CN115833830A - 一种占空比可调的可编程分频器 - Google Patents

Abstract

本发明公开了一种占空比可调的可编程分频器，包括多个依次级联的分频单元cell₁、cell₂、cell₃～cell_n，以及一个可编程逻辑控制模块MUX，所述分频单元cell₁、cell₂、cell₃为互不相同的分频单元，分频单元cell₃～cell_n为相同的分频单元，所述可编程逻辑控制模块MUX的输出分别与分频单元cell₂～cell_n的置数端连接，通过可编程逻辑控制模块MUX实现任意可编程分频比。本发明在传统2/3分频单元级联的基础上进行改进，主要采用常用的触发器结构、基本逻辑门结构和选择器，各个模块之间交互关系简单，保证了电路的灵活性和复用性。

Description

一种占空比可调的可编程分频器

技术领域

本发明涉及分频器集成电路技术领域，尤其涉及一种占空比可调的可编程分频器。

背景技术

随着现代通信技术和半导体技术的蓬勃发展，系统工作的时钟频率越来越高，采样和参考电路对输入时钟信号的要求也越来越严格。基于锁相环的频率综合器作为射频收发机中的关键模块，产生高质量高精度可调的本振信号，实现信号的调制和解调。可编程分频器作为锁相环频率综合器的重要模块，该模块的功能和性能对整个系统产生重要影响。

如图2所示，图2为2/3分频单元级联型可编程分频器结构图，该结构由若干个2/3分频单元级联而成，每级2/3分频单元的输出作为下一级的输入，而除第一级以外的每级的mod控制信号输出要反馈回上一级，最后一级mod控制信号接高电平，每一级mod控制信号的输出向上一级传递，并且沿着分频器链路往回传递，传递时被上一级分频器的工作时钟同步。其结构内部由相同的2/3分频模块统一构成，模块化程度高，可复用性强。

工作原理为：当可编程控制位P和Mod_in均为高电平时，2/3分频单元进行3分频，否则进行2分频。当可编程控制位P₀～P_n-1全部为0，此时每级2/3分频单元都进行2分频，总的分频比为2ⁿ；当只有P₀为1，其余可编程控制位都为0时，第一级2/3分频单元将进行一次3分频，在分频周期内进行一次吞脉冲，其他级2/3分频单元为2分频，则该分频周期的分频比为2ⁿ+1；当只有P₁为1，P₀和P₂～P_n-1均为0时，第二级2/3分频器将进行一次3分频，且该分频周期内只进行一次吞脉冲，则第二级2/3分频器做的这一次吞脉冲操作对于总的输入失踪来说，相当于多了一次2分频，则该分频周期的分频比为2ⁿ+2；依次类推，可以得出该结构实现总的分频比DX为：

D_x＝P₀+2·P₁+2²·P₂+…+2^n-1·P_n-1+2ⁿ

当P₀和P_n-1全部为1时，分频比最大，为2ⁿ⁺¹-1；当P₀和P_n-1全部为0时，分频比最小，为2ⁿ。故该结构能实现的分频比范围为(2ⁿ，2ⁿ⁺¹-1)，可见该结构所能实现的分频比范围较窄，能实现的最大分频比约为最小分频比的两倍。

如图3所示，图3为2/3分频模块，具有输入端f_in，信号输出端f_out，模式控制信号输入端mod_in，模式控制信号输出端mod_out和置数端P。上半部分为基本2/3分频，下半部分为分频模式控制逻辑，一共包含4个D锁存器和3个二输入与门。工作原理为当mod_in和置数端P均为高电平时，输出时钟信号f_out实现对输入信号f_in进行三分频功能；当mod_in或P为低电平时，周期终止逻辑被屏蔽，输出f_out实现对输入信号二分频的功能。

传统的2/3可编程分频器可以覆盖小分频比，且每一级分频单元都是相同且独立的，模块化程度高，复用性好，但该类分频器所能实现的分频比范围较窄，能实现的最大分频比约为最小分频比的两倍。

发明内容

本发明的目的是提供一种占空比可调的可编程分频器，以解决现有分频器所能实现的分频比范围较窄的技术问题。

本发明的目的是采用以下技术方案实现的：一种占空比可调的可编程分频器，包括多个依次级联的分频单元cell₁、cell₂、cell₃～cell_n，以及一个可编程逻辑控制模块MUX，所述分频单元cell₁、cell₂、cell₃为互不相同的分频单元，分频单元cell₃～cell_n为相同的分频单元，分频单元cell₂的输出与分频单元cell₃一个输入端连接，分频单元cell₃～cell_n的输出与前一级分频单元的输出逻辑“与”后与后一级分频单元的一个输入端连接，分频单元cell₂～cell_n的输出端还各与其自身的另一个输入端连接，自最后一级分频单元cell_n起，前向依次将分频单元cell₂～cell_n的输出分组接入多个级联的三输入与门，最后一级三输入与门的输出分别与各分频单元的一个输入端连接，分频单元cell₁的第一输出端与其自身的另一个输入端连接，第二输出端与可编程逻辑控制模块MUX的输入端连接，所述可编程逻辑控制模块MUX的输出分别与分频单元cell₂～cell_n的置数端连接，通过可编程逻辑控制模块MUX实现任意可编程分频比。

进一步的，所述分频单元cell₁、最后一级三输入与门和可编程逻辑控制模块MUX的输入端共同接入同步信号SYNC。

进一步的，根据所需要的最大分频比选择分频单元cell₃～cell_n的个数。

进一步的，所述分频比通过HC和LC的值来确定，其中，LC＝低周期数量-1；HC＝高周期数量-1，HC和LC的取值范围为[0，15]。

进一步的，当分频器被旁路时，分频比为1，其它情况下，分频比＝HC+LC+2。

进一步的，所述可编程分频器的输出信号占空比为：(HC+1)/(HC+LC+2)。

进一步的，所述分频单元cell₁包括D触发器1、异或门1和缓冲器，所述D触发器1的输入端与异或门1相连接，D触发器1的输入端还接入外部时钟CLKin，输出端与缓冲器的输入端相连接，同时输出信号f_out，所述缓冲器的Q1输出端与异或门1的输入端相连接，缓冲器的Q2输出端与可编程逻辑控制模块MUX的输入端相连接；所述异或门1的输入端还接入同步信号SYNC、初始逻辑信号SH和模式控制信号mod_in。

进一步的，所述分频单元cell₂包括选择器MUX2和D触发器2，所述D触发器2的输入端与选择器MUX2的输出端相连接，D触发器2的输入端还接入外部时钟CLKin，第一输出端与选择器MUX2的输入端相连接，第二输出端输出f_out，所述选择器MUX2的输入端还分别与可编程逻辑控制模块MUX和三输入与门相连接。

进一步的，所述分频单元cell₃包括D触发器3和异或门3，所述D触发器3的输入端与异或门3的输出端相连接，D触发器3的输入端还接入外部输入时钟CLKin，输出端与异或门3的输入端相连接；所述异或门3的输入端还分别与前级分频单元和可编程逻辑控制模块MUX相连接；所述异或门3的输入端还接入模式控制信号mod_in。

进一步的，所述可编程逻辑控制模块MUX包括多个选择器MUX3，所述选择器MUX3的输入端与分频单元cell₁相连接，输出端分别与分频单元cell₂和分频单元cell₃～cell_n相连接；所述选择器MUX3的输入端还接入同步信号SYNC以及不同的LC、HC和PO的值。

本发明的有益效果在于：本发明在传统2/3分频单元级联的基础上进行改进，主要采用常用的触发器结构、基本逻辑门结构和选择器，各个模块之间交互关系简单，保证了电路的灵活性和复用性；本发明进一步扩展了传统分频器的分频比范围，使单个可编程分频器实现1～2ⁿ的整数分频，另外本发明还提供以输入时钟周期为步进的相位延迟调整功能；本发明可实现可编程占空比控制，通过预先设置分频比高电平周期和低电平周期的个数，在设置分频比的同时实现了占空比的配置。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。

图1为实施例一结构示意图；

图2为现有技术的基于2/3分频模块级联可编程分频器结构示意图；

图3为现有技术的2/3分频模块结构示意图；

图4为分频单元cell₁结构示意图；

图5为分频单元cell₂结构示意图；

图6为分频单元cell₃结构示意图；

图7为可编程逻辑控制模块MUX结构示意图；

图8为实施例一相位延迟功能时序图；

图9为实施例一分频时的工作实例图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。

下面结合附图，对本发明的一些实施方式作详细说明。在不冲突的情况下，下述的实施例及实施例中的特征可以相互组合。

实施例一：

参阅图1，该实施例可实现1～32整数分频，电路总的包括5个分频单元，具体为：包括一个分频单元cell₁、一个分频单元cell₂和3个相同的分频单元(分频单元cell₃、分频单元cell₄、分频单元cell₅)，2个三输入与门(第一三输入与门和第二三输入与门)，2个二输入与门(第一二输入与门和第二二输入与门)和一个可编程逻辑控制模块MUX。

其中，分频单元cell₁的具体结构可见图4，分频单元cell₁包括一个D触发器1、一个二输入异或门1和一个缓冲器，D触发器1的输入端口D与二输入异或门1的输出端口相连接，D触发器1还接有外部输入时钟CLKin(经过前级VCO分频器分频的输出信号)，D触发器1的输出端与缓冲器的输入端连接，同时输出信号f_out，缓冲器的Q1输出端与二输入异或门1的输入端(置数端AP)相连接，缓冲器的Q2输出端与可编程逻辑控制模块MUX的输入端相连接；所述二输入异或门1的输入端(置数端BP)与第一三输入与门的输出端相连接，输入mod_in信号，当mod_in与D触发器1反馈的信号逻辑相异时，输出为高电平，否则输出低电平，当分频比为2分频时，只有分频单元cell₁工作。

进一步的，二输入异或门1还接有初始逻辑信号SH和同步控制信号SYNC，当SH＝0时，起始输出为低电平，SH＝1时，起始输出为高电平；同步功能会使所有设置进行同步的输出在开始同步输出前都处于预设状态，而预设的状态则由每个通道分频器的SH控制位以及相位失配来决定。这些设置在同步过程中决定了输出的静态模式，同时也决定了在重新开始输出信号时，下一个输出的相位。当开始输出以后，只有相位失配的设置在起作用，SH控制位将不再起作用。可编程分频器在使用同步(SYNC)功能的时候可通过编程实现相位偏移，这些设置决定了用来延迟分频器输出上升沿的通道分频器输入频率的周期数(连续上升边沿)，这个延迟是相对于没有开启延迟的输出的(即相位偏移等于零)。延迟的周期个数通过n位相位偏移(PO)寄存器加上分频器初始高(SH)的一位决定。

分频单元cell₂的具体结构可见图5，分频单元cell₂位于第二级，作为分频器的预分配单元，所述分频单元cell₂包括选择器MUX2和D触发器2，其中，D触发器2的输入端D与选择器MUX2的输出端相连接，D触发器2还接有外部输入时钟CLKin；D触发器2的输出端分别与选择器MUX2的输入端(置数端AP)、第一三输入与门输入端和分频单元cell₃的置数端BP相连接；所述选择器MUX2的输入端接入可编程逻辑控制模块MUX的输出信号P₀，还接入第一三输入与门输出端的信号mod_in，当mod_in为高电平时，选择器MUX2选择来自可编程逻辑控制模块MUX的脉冲；mod_in为低电平时，选择器MUX2选择D触发器2反馈的脉冲信号。最后一位可编程逻辑控制模块MUX的输出信号P₀主要用于决定分频值的奇偶，当分频比为奇数分频时，分频比控制逻辑HC₀＝0，LC₀＝1，选择器MUX2进行一次吞脉冲，输出奇数分频，分频单元cell₁和分频单元cell₂共同实现2、3、4分频。

分频单元cell₃的具体结构可见图6，分频单元cell₃包括二输入异或门3和D触发器3，分频单元cell₄包括二输入异或门4和D触发器4，分频单元cell₅包括二输入异或门5和D触发器5，分频单元cell₃、分频单元cell₄和分频单元cell₅的结构完全相同。

其中，D触发器3的输入端与二输入异或门3的输出端相连接，D触发器3还接有外部输入时钟CLKin，D触发器3的输出端分别与二输入异或门3输入端、第二三输入与门输入端和第一二输入与门输入端相连接，第二三输入与门输出端与第一三输入与门输入端相连接，第一三输入与门输入端还接有同步控制信号SYNC，第一二输入与门输入端还连接分频单元cell₂的输出端。第一二输入与门输出端与二输入异或门4输入端相连接，二输入异或门4输入端还与D触发器4输出端相连接。二输入异或门3输入端还与分频单元cell₂的输出端(接入信号f_in)、可编程逻辑控制模块MUX输出端(接入信号P₁)和第二三输入与门输出端相连接(接入信号mod_in)。fin为前级分频单元相与后的输出信号，mod_in为第一三输入与门输出的mod信号，分频单元cell₃作为基本分频单元在实例中复用，当分频比为偶数时，根据可编程逻辑输出的Pi(i＝1，2，3…)信号，二输入异或门3输出D触发器3反馈的信号，实现2分频，当分频比为奇数时，逐级分频单元进行相位调整实现分频。

分频单元cell₄和分频单元cell₅之间的连接关系同分频单元cell₄与分频单元cell₃之间的连接关系相同，此处不再赘述。此外，本领域技术人员可以根据所需要的最大分频比来选择相同分频单元cell₃级联的个数，也就是说分频单元cell₃的个数可以根据实际情况进行设置，本领域技术人员可在本申请的基础上通过改变分频单元cell₃的数量来实现不同整数的分频(本实施例可实现1～32整数分频)都应属于本申请的保护范围。

可编程逻辑控制模块MUX的具体结构可见图7，所述可编程逻辑控制模块MUX包括四个三选一选择器MUX3(根据分频单元cell₃的数量进行调整)，所述选择器MUX3的输入端均接入分频单元cell₁的输出端Q2和同步控制信号SYNC，第一选择器MUX3的输出端接入分频单元cell₂，其它选择器MUX3的输出端分别接入分频单元cell₃、分频单元cell₄和分频单元cell₅，决定该分频单元是否工作。选择器MUX3通过输入不同的LC，HC，PO的值，确定分频比和相位延迟周期，分频器根据可编程逻辑控制单元输出的P₀，P₁，P₂，P₃信号产生不同的分频比D_X，其中多输入与门用于串联各个基本分频单元的输出信号和mod信号的与操作，当由不同基本分频单元的输入的信号都为高电平时，模输出选择高电平，当有一个分频单元输出为低电平时，模选择为低电平。

本发明分频比D_X是由HC和LC的值来确定的(HC和LC可通过编程来从0到15之间进行取值)，在这里：低周期数量＝LC+1，高周期数量＝HC+1，分频器被旁路时D_X＝1，在其它情况下，D_X＝(LC+1)+(HC+1)＝HC+LC+2。通道输出信号的占空比由通道分频器的HC和LC的值和输入时钟的占空比共同影响，根据上述分析，可得输出信号占空比为(HC+1)/(HC+LC+2)。

进一步的，本实施例在分频时的时序如图8和图9所示。

本发明在传统2/3分频单元级联的基础上进行改进，主要采用常用的触发器结构、基本逻辑门结构和选择器。各个模块之间交互关系简单，保证了电路的灵活性和复用性。本发明进一步扩展了传统分频器的分频比范围，使单个可编程分频器实现1～2ⁿ的整数分频，另外本发明还提供以输入时钟周期为步进的相位延迟调整功能。本发明可实现可编程占空比控制，通过预先设置分频比高电平周期和低电平周期的个数，在设置分频比的同时实现了占空比的配置。

需要说明的是，对于前述的实施例中，术语“连接”、“设置”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“连接”、“设置”的特征可以明示或者隐含的包括一个或者更多个该特征。而且，术语“连接”、“设置”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。

上述实施例中，描述了本发明的基本原理和主要特征和本发明的优点。本行业的技术人员应该了解，本发明不受上述实施例的限制，上述实施例和说明书中描述的只是说明本发明的原理，在不脱离本发明精神和范围的前提下，本领域人员所进行的改动和变化不脱离本发明的精神和范围，则都应在本发明所附权利要求的保护范围内。

Claims (10)

1.一种占空比可调的可编程分频器，其特征在于，包括多个依次级联的分频单元cell₁、cell₂、cell₃～cell_n，以及一个可编程逻辑控制模块MUX，所述分频单元cell₁、cell₂、cell₃为互不相同的分频单元，分频单元cell₃～cell_n为相同的分频单元，分频单元cell₂的输出与分频单元cell₃一个输入端连接，分频单元cell₃～cell_n的输出与前一级分频单元的输出逻辑“与”后与后一级分频单元的一个输入端连接，分频单元cell₂～cell_n的输出端还各与其自身的另一个输入端连接，自最后一级分频单元cell_n起，前向依次将分频单元cell₂～cell_n的输出分组接入多个级联的三输入与门，最后一级三输入与门的输出分别与各分频单元的一个输入端连接，分频单元cell₁的第一输出端与其自身的另一个输入端连接，第二输出端与可编程逻辑控制模块MUX的输入端连接，所述可编程逻辑控制模块MUX的输出分别与分频单元cell₂～cell_n的置数端连接，通过可编程逻辑控制模块MUX实现任意可编程分频比。

2.如权利要求1所述的一种占空比可调的可编程分频器，其特征在于，分频单元cell₁、最后一级三输入与门和可编程逻辑控制模块MUX的输入端共同接入同步信号SYNC。

3.如权利要求1所述的一种占空比可调的可编程分频器，其特征在于，根据所需要的最大分频比选择分频单元cell₃～cell_n的个数。

4.如权利要求1所述的一种占空比可调的可编程分频器，其特征在于，所述分频比通过HC和LC的值来确定，其中，LC＝低周期数量-1；HC＝高周期数量-1，HC和LC的取值范围为[0，15]。

5.如权利要求4所述的一种占空比可调的可编程分频器，其特征在于，当分频器被旁路时，分频比为1，其它情况下，分频比＝HC+LC+2。

6.如权利要求4所述的一种占空比可调的可编程分频器，其特征在于，可编程分频器的输出信号占空比为：(HC+1)/(HC+LC+2)。

7.如权利要求1所述的一种占空比可调的可编程分频器，其特征在于，所述分频单元cell₁包括D触发器1、异或门1和缓冲器，所述D触发器1的输入端与异或门1相连接，D触发器1的输入端还接入外部时钟CLKin，输出端与缓冲器的输入端相连接，同时输出信号f_out，所述缓冲器的Q1输出端与异或门1的输入端相连接，缓冲器的Q2输出端与可编程逻辑控制模块MUX的输入端相连接；所述异或门1的输入端还接入同步信号SYNC、初始逻辑信号SH和模式控制信号mod_in。

8.如权利要求1所述的一种占空比可调的可编程分频器，其特征在于，所述分频单元cell₂包括选择器MUX2和D触发器2，所述D触发器2的输入端与选择器MUX2的输出端相连接，D触发器2的输入端还接入外部时钟CLKin，第一输出端与选择器MUX2的输入端相连接，第二输出端输出f_out，所述选择器MUX2的输入端还分别与可编程逻辑控制模块MUX和三输入与门相连接。

9.如权利要求1所述的一种占空比可调的可编程分频器，其特征在于，所述分频单元cell₃包括D触发器3和异或门3，所述D触发器3的输入端与异或门3的输出端相连接，D触发器3的输入端还接入外部输入时钟CLKin，输出端与异或门3的输入端相连接；所述异或门3的输入端还分别与前级分频单元和可编程逻辑控制模块MUX相连接；所述异或门3的输入端还接入模式控制信号mod_in。

10.如权利要求1所述的一种占空比可调的可编程分频器，其特征在于，所述可编程逻辑控制模块MUX包括多个选择器MUX3，所述选择器MUX3的输入端与分频单元cell₁相连接，输出端分别与分频单元cell₂和分频单元cell₃～cell_n相连接；所述选择器MUX3的输入端还接入同步信号SYNC以及不同的LC、HC和PO的值。

Images