JP2017143411A - タイムインターリーブ型ａｄ変換装置、受信装置、及び通信装置 - Google Patents

Abstract

【課題】デジタル回路の動作時に発生するノイズによるＡＤ変換特性劣化を軽減できるタイムインターリーブ型ＡＤ変換装置を提供する。【解決手段】アナログ入力電圧をデジタル値にそれぞれ変換する複数Ｍ個のＡＤ変換器と、複数Ｍ個のＡＤ変換器から出力されるＭ個のデジタルデータから複数Ｎ個のデジタルデータを選択しかつ同期して出力するデータ出力制御回路とを備えたデジタル信号処理システムのためのタイムインターリーブ型ＡＤ変換装置であって、タイムインターリーブ型ＡＤ変換装置は複数Ｍ個のＡＤ変換器を備え、ＭとＮとは互いに素となる関係である。【選択図】図１

Description

本開示は、タイムインターリーブ型ＡＤ変換装置と、上記タイムインターリーブ型ＡＤ変換装置を備えた受信装置と、上記受信装置を備えた通信装置とに関する。当該明細書等において、アナログ／デジタル変換をＡＤ変換といい、デジタル／アナログ変換をＤＡ変換という。

車載向けミリ波レーダーシステム等において、高帯域信号処理が求められている。そのため、信号受信回路では、入力された高帯域信号を、非常に高速な周波数でサンプリングして、その電圧値をデジタル信号に変換する高速ＡＤ変換器が必須となっている。しかし、一般的なＣＭＯＳ半導体プロセスでは、単体のＡＤ変換器でサンプリング周波数が１ＧＨｚを超えるような高速ＡＤ変換器を実現しようとすると、消費電力や面積の大幅な増加を招くことになる。

そこで、Ｍ個（Ｍは２以上の整数）からなる複数のＡＤ変換器（チャネルＡＤ変換器）を配置して、それぞれに位相を均等にずらした動作クロックを入力してＡＤ変換を実施するタイムインターリーブ型のＡＤ変換器を用いられることが多い。この方式を用いることで、各チャネルの動作クロック周波数はサンプリング周波数の１／Ｍ倍の周波数にすることができるため、サンプリング周波数が１ＧＨｚを超える高速なＡＤ変換器でも実現することが可能になる。

しかし、タイムインターリーブ型ＡＤ変換装置では、トランジスタや容量等の素子ばらつきにより、Ｍ個のチャネルＡＤ変換器の特性が一致しないという課題がある。このようなチャネルＡＤ変換器間誤差は、タイムインターリーブ型ＡＤ変換装置の出力特性の非線形性を招くことに繋がり、ＳＮ比を劣化させてしまう。そこで、チャネルＡＤ変換器間の特性誤差を見積もり、それらを補正する手法が提案されている（例えば、特許文献１参照）。

特開２００６−３１３１６２号公報

前述のタイムインターリーブ型ＡＤ変換装置を用いることで、高速なＡＤ変換処理が可能となるが、一方、ＡＤ変換後のデータを処理するデジタル回路においても高速処理が困難という問題が発生する。

そこで、ＡＤ変換後のデジタルデータをＮ並列（Ｎは２以上の整数）で処理を行うことで、後段のデジタル回路ブロックの動作周波数を１／Ｎに下げる手法が多く用いられる。しかし、Ｍ並列（Ｍは２以上の整数）のタイムインターリーブ型ＡＤ変換装置と、Ｎ並列のデジタルデータ処理において、並列数ＭとＮとの間に公約数を持つような関係があるとき、デジタル回路から発生する周期的なノイズが、電源等の配線を介して、タイムインターリーブ型ＡＤ変換装置内のある特定のチャネルＡＤ変換器に影響を与えるという課題が発生する。

このとき、前述のチャネルＡＤ変換器間誤差の補正を行うと、周期ノイズの影響を受けるチャネルのみ異なる補正値を算出してしまうため、チャネルＡＤ変換器間誤差を完全に取り除くことができない。従って、タイムインターリーブ型ＡＤ変換装置は、誤差を含んだチャネルＡＤ変換器の影響で、その出力特性に周期的な誤差が発生し、出力スペクトラム上にスプリアスを発生させてしまう。

本開示の目的は、後段のデジタル回路の周期ノイズの影響を軽減することができる、タイムインターリーブ型ＡＤ変換装置を提供することにある。

本開示に係るタイムインターリーブ型ＡＤ変換装置は、アナログ入力電圧をデジタル値にそれぞれ変換する複数Ｍ個のＡＤ変換器と、前記複数Ｍ個のＡＤ変換器から出力されるＭ個のデジタルデータから複数Ｎ個のデジタルデータを選択して出力するデータ出力制御回路とを備えたデジタル信号処理システムのためのタイムインターリーブ型ＡＤ変換装置であって、
前記タイムインターリーブ型ＡＤ変換装置は前記複数Ｍ個のＡＤ変換器を備え、
ＭとＮとは互いに素となる関係である。

本開示によれば、デジタル回路の動作時に発生するパターンノイズが、ある特定のチャネルＡＤ変換器だけに影響を与えるという現象を回避できるため、チャネルＡＤ変換器間の誤差補正が可能になり、性能劣化を防ぐことができる。また、チャネル間誤差を、後段のデジタル回路から発生するノイズの影響下においても、正確に補正することができるため、性能劣化を防ぐことができる。

本開示の実施形態１に係る、タイムインターリーブ型ＡＤ変換装置１とデジタル信号処理回路２を含むデジタル信号処理システムの構成を示すブロック図である。 図１のチャネルＡＤ変換器１０の構成を示す回路図である。 図１のデータ出力制御回路４の構成を示すブロック図である。 図１のデジタル信号処理システムにおいて、並列数Ｍが８で並列数Ｎが４のときの動作を示すタイミングチャートである。 図４の動作のときのタイムインターリーブ型ＡＤ変換装置１から出力される信号のスペクトラムを示すグラフである。 図１のデジタル信号処理システムにおいて、並列数Ｍが９で並列数Ｎが４のときの動作を示すタイミングチャートである。 図６の動作のときのタイムインターリーブ型ＡＤ変換装置１から出力される信号のスペクトラムを示すグラフである。 図３のデータ出力制御回路４の動作を示すタイミングチャートである。 変形例に係るデータ出力制御回路４Ａの構成を示すブロック図である。 本開示の実施形態２に係るレーダ装置１０１の構成を示すブロック図である。

以下、本開示に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。

実施形態１．
図１は本開示の実施形態１に係る、タイムインターリーブ型ＡＤ変換装置１とデジタル信号処理回路２を含むデジタル信号処理システムの構成を示すブロック図である。図１において、本実施形態に係るデジタル信号処理システムは、入力された信号を高速にサンプリングしてデジタル値に変換するタイムインターリーブ型ＡＤ変換装置１と、変換されたデジタル値を有するデジタル信号に対して、例えばデジタルフィルタ処理などの所定のデジタル信号処理を行うデジタル信号処理回路２を備える。

図１において、タイムインターリーブ型ＡＤ変換装置１は、Ｍ（Ｍは２以上の整数）個のチャネルＡＤ変換器（ＡＤＣ）１０−１〜１０−Ｍ（総称して，符号１０を付す）と、分周クロック生成回路３と、データ出力制御回路４とを備えて構成される。

図２は図１のチャネルＡＤ変換器１０の構成を示す回路図である。図２において、チャネルＡＤ変換器１０は、例えばＭＯＳトランジスタで構成されるサンプリングスイッチ６と、キャパシタ７と、量子化器８とを備える。ここで、チャネルＡＤ変換器１０は、クロック信号ＣＬＫに基づいて、サンプリングクロックのタイミングでサンプリングスイッチ６を導通状態から解放状態にして入力信号電圧Ｖｉｎをキャパシタ７に保持するサンプリング回路９と、保持した電圧Ｖｉｎと参照電圧との比較を行うことで複数ビットのデジタルコードを有するデジタルデータＶｏｕｔに変換する量子化器８とを備える。チャネルＡＤ変換器１０−１〜１０−Ｍはそれぞれ、デジタルデータＤＩ１〜ＤＩＭをデータ出力制御回路４に出力する。

図１の分周クロック生成回路３は、サンプリング周波数Ｆｓのクロック信号ＣＬＫを、周波数Ｆｓ／Ｍの分周クロック信号に分周することで、位相２π／Ｍ×ｋ（ｋ＝１，２，…，Ｍ）からなるＭ個の位相のクロック信号ＣＬＫ１，ＣＬＫ２，…，ＣＬＫＭ及びクロック信号ＣＬＫ０を生成する。クロック信号ＣＬＫ１，ＣＬＫ２，…，ＣＬＫＭはそれぞれ対応する各チャネルＡＤ変換器１０−１〜１０−Ｍに入力され、クロックＣＬＫ０はデータ出力制御回路４に入力される。また、分周クロック生成回路５は、サンプリング周波数Ｆｓのクロック信号ＣＬＫを、周波数Ｆｓ／Ｎの分周クロック信号ＣＬＫＤに分周してデータ出力制御回路４及びデジタル信号処理回路２に出力する。ここで、Ｎ＜Ｍである。データ出力制御回路４は、入力側のクロック信号ＣＬＫ０及び出力側のクロック信号ＣＬＫＤに基づいて、マルチプレクサにより、入力されたＭ個の位相からなるＭ個のデジタルデータＤＩ１〜ＤＩＭから複数Ｎ個のデジタルデータＤＯ１〜Ｄ０Ｎを選択して出力する。

図３は図１のデータ出力制御回路４の具体的構成を示すブロック図である。図３において、データ出力制御回路４は、
（１）複数個のデータを環状で一時的に記憶するリングバッファメモリ２０と、
（２）クロック信号ＣＬＫ０に基づいて、リングバッファメモリ２０の書き込みアドレスを生成してリングバッファメモリ２０に指定するライトアドレスポインタ２１と、
（３）クロック信号ＣＬＫＤに基づいて、リングバッファメモリ２０の読み出しアドレスを生成してリングバッファメモリ２０に指定するリードアドレスポインタ２２と、
（４）クロック信号ＣＬＫ０に基づいて、並列に入力される例えば９個のデジタルデータＤＩ１〜ＤＩ９を一時的に記憶して出力する遅延型フリップフロップを備えたフリップフロップ回路２３と、
（５）クロック信号ＣＬＫ０に基づいて、フリップフロップ回路２３から入力されるデジタルデータＤＩ１〜ＤＩ９から、リングバッファメモリ２０に対して書き込むべき１つのデジタルデータを選択してリングバッファメモリ２０に出力するセレクタ２４と、
（６）リングバッファメモリ２０２３から入力されるデジタルデータＤＯ１〜ＤＯ４をクロック信号ＣＬＫＤに同期させて並列に出力するセレクタ２５とを備える。

以下、サンプリング周波数Ｆｓでの図１のタイムインターリーブＡＤ変換装置１の動作を説明する。入力信号電圧Ｖｉｎは、各チャネルＡＤ変換器１０−１〜１０−Ｍのサンプリング回路９に入力される。各チャネルＡＤ変換器１０−１〜１０−Ｍは、分周クロック生成回路３により生成されたＭ個の位相のクロックＣＬＫ１，ＣＬＫ２，…，ＣＬＫＭでそれぞれサンプリングしてＡＤ変換を行う。ＡＤ変換後のＭ個のデジタルデータＤＩ１〜ＤＩＭは、データ出力制御回路４により選択的に出力されることで、サンプリング周波数ＦｓでのＡＤ変換動作を実現することができる。ここで、各チャネルＡＤ変換器１０−１〜１０−Ｍは、Ｆｓ／Ｍの周波数で動作することができるため、非常に速いサンプリング周波数の場合も並列数Ｍを増やすことで実現可能になる。

しかし、タイムインターリーブ型ＡＤ変換装置１は、素子ばらつきにより各チャネルＡＤ変換器１０−１〜１０−Ｍの特性に誤差が生じるという課題が存在する。そのため、それらの誤差を見積もり、補正する機構が設けられることが多い。チャネルＡＤ変換器１０−１〜１０−Ｍ間誤差には、コンパレータのトランジスタのしきい値電圧のばらつきによるオフセット誤差、並びに、分周クロック生成回路３に配置されたクロックバッファのミスマッチによるサンプリング位相誤差などが含まれる。これらの誤差を補正するために、補正期間にテスト用の信号を入力して各チャネルＡＤ変換器１０−１〜１０−Ｍ間の誤差を見積もり、素子のトリミング及びデジタル回路で補正を行う手法が用いられる。

デジタル信号処理回路２は、タイムインターリーブ型ＡＤ変換装置１で得られたデジタルコードを有するデジタルデータＤＯ１〜ＤＯＮに対して、例えばデジタルフィルタ等の信号処理を行う。デジタル信号処理回路２もチャネルＡＤ変換器１０−１〜１０−Ｍと同様に、高速なクロック周波数Ｆｓで動作させることが困難という課題が発生する。

そこで、図１のように、タイムインターリーブ型ＡＤ変換装置のデータ出力制御回路４から、Ｎ（Ｎは２以上の整数）個並列に分割したデジタルデータＤＯ１，ＤＯ２，…，ＤＯＮをデジタル信号処理回路２に入力し、Ｎ個並列のデータ演算処理を行うようにする。これにより、デジタル信号処理回路２の動作クロックは、デジタル信号処理用分周クロック生成回路５を用いて、Ｆｓ／Ｎの周波数までさげることが可能になる。

図４は図１のデジタル信号処理システムにおいて、並列数Ｍが８で並列数Ｎが４のときの動作を示すタイミングチャートである。図５は図４の動作のときのタイムインターリーブ型ＡＤ変換装置１から出力される信号のスペクトラムを示すグラフである。

例えば、サンプリング周波数Ｆｓが１ＧＨｚのとき、各チャネルＡＤ変換器１０−１〜１０−Ｍは８位相１２５ＭＨｚのクロック信号で動作し、デジタル信号処理回路２は２５０ＭＨｚのクロック信号で動作する。各チャネルＡＤ変換器１０−１〜１０−Ｍのクロック信号は、「１」のときに図２のサンプリングスイッチ６を導通状態にして入力電圧をキャパシタ７にチャージしてサンプルする一方、「０」のときにサンプリングスイッチ６を解放状態にする。つまり、各チャネルＡＤ変換器１０−１〜１０−Ｍはクロック信号ＣＬＫの立ち下がりのタイミングで、その瞬間の値をホールドすることになる。保持された信号入力電圧Ｖｉｎは、クロック信号ＣＬＫが「０」の期間に量子化され、デジタル値の出力電圧Ｖｏｕｔを出力する。

もし、サンプルホールドした値が入力信号電圧Ｖｉｎからずれてしまうと、ＡＤ変換した結果にも誤差が生じるため、特性が劣化してしまう。そのため、サンプルホールド動作時、特に、サンプリングクロック信号が「１」から「０」になるときに、誤差が入り込まないようにすることが重要となる。

しかし、ＡＤ変換器等のアナログ回路とデジタル信号処理回路が１チップに搭載されているようなシステムＬＳＩにおいては、デジタル回路の動作時に発生するノイズが電源やグランド配線を通じてＡＤ変換器に影響を与えるということが多々発生する。さらに、デジタル回路から発生するノイズはクロックのエッジ起因であることから、ランダム性のノイズではなく、周期的な性質を持ったパターンノイズであることが問題となる。

図４の例では、デジタル信号処理回路２の動作クロックＣＬＫＤの立ち上がり時及び立ち下がりの動作が、クロック信号ＣＬＫ１とＣＬＫ５の動作タイミングに同期していることが分かる。つまり、チャネルＡＤ変換器１０−１と１０−５のみ、サンプルホールド動作時にデジタル信号処理回路２からのノイズの影響を受けていることになる。上記のように、デジタル信号処理回路２からのノイズが、ある特定のチャネルＡＤ変換器１０のみに影響することで、チャネルＡＤ変換器１０間誤差を補正する時に補正値を誤算出してしまうという課題が発生する。

前述のとおり、タイムインターリーブ型ＡＤ変換装置ではチャネルＡＤ変換器１０間の誤差補正が必須となるが、それらの誤差値を見積もる際に、ある基準値をすべてのチャネルＡＤ変換器１０−１〜１０−Ｍに入力してその変換結果の値を用いることが多い。その際に、同じ基準値をＡＤ変換しないといけないはずが、ノイズが混入するチャネルＡＤ変換器（図４において１０−１と１０−５）のみ異なる値に対して動作している可能性がある。

一般的に、補正値等を見積もる場合、同じ値に対するＡＤ変換を複数回実施して平均をとる方法が用いられるが、これはランダム性のノイズの影響を軽減するためであって、前述の周期性のあるパターンノイズがある特定のチャネルに影響し続けるというケースには効果が期待できない。従って、チャネルＡＤ変換器１０−１と１０−５のみ正確な補正値が算出できず、チャネルＡＤ変換器間の誤差を補正しきれないという問題が発生する。

図５は、チャネルＡＤ変換器間の誤差が補正しきれなかった時のシミュレーション結果である。図５は約４６０ＭＨｚの正弦波を入力した時のスペクトラムを表しており、入力信号以外のノイズ成分の中にスプリアスが含まれていることが分かる。これらは、チャネルＡＤ変換器間のオフセットやサンプリング位相誤差に起因するスプリアスであり、信号対雑音比（Ｓ／Ｎ比）の劣化を招いている。

デジタル信号処理回路２からのパターンノイズがある特定のチャネルＡＤ変換器１０に影響を与えるかどうかは、チャネルＡＤ変換器１０の動作周波数と、デジタル信号処理回路２の動作周波数との関係に依存する。つまり、タイムインターリーブ型ＡＤ変換装置１のチャネルＡＤ変換器１０の数Ｍと、デジタル信号処理回路２の入力側データ並列数Ｎとの間に公約数を持つような関係にあるとき、それぞれの動作周波数が同期し、ある特定のチャネルＡＤ変換器１０だけ、常にデジタル回路のノイズに晒されるということになるということを本発明者は発見した。

そこで、図１の構成において、例えば、タイムインターリーブ型ＡＤ変換装置１のチャネルＡＤ変換器１０の個数Ｍを９とし、デジタル信号処理回路２の入力側データ並列数Ｎを４とするように設定して、ＭとＮが互いに素の関係になるような構成をとる。こうすることで、上述のように、ある特定チャネルだけがデジタル信号処理回路のパターンノイズの影響を受けることを防ぐことができる。

図６は図１のデジタル信号処理システムにおいて、並列数Ｍが９で並列数Ｎが４のときの動作を示すタイミングチャートである。図７は図６の動作のときのタイムインターリーブ型ＡＤ変換装置１から出力される信号のスペクトラムを示すグラフである。

サンプリング周波数Ｆｓを１ＧＨｚとしたとき、タイムインターリーブ型ＡＤ変換装置１の各チャネルＡＤ変換器の動作クロックの周波数は約１１１ＭＨｚとなる。デジタル信号処理回路２の動作クロックＣＬＫＤの周波数は２５０ＭＨｚである。前述のように、分周クロック信号ＣＬＫＤの立ち上がり、又は、立下りのタイミングで入力信号をサンプルホールドするチャネルＡＤ変換器１０がノイズの影響を受けることになる。

ところが、図６に示すように、ある分周クロック信号ＣＬＫＤの動作時がチャネルＡＤ変換器１０−１のサンプルホールド動作時に影響を与えれば、次の分周クロック信号ＣＬＫＤの動作時はチャネルＡＤ変換器１０−５、その次の分周クロック信号ＣＬＫＤの動作時にはチャネルＡＤ変換器１０−９、その次はチャネルＡＤ変換器１０−４→チャネルＡＤ変換器１０−８→チャネルＡＤ変換器１０−３というように、均等に全てのチャネルＡＤ変換器１０−１〜１０−Ｍに分周クロック信号ＣＬＫＤのパターンノイズが加わることになる。従って、ある特定のチャネルＡＤ変換器１０のみノイズが加わるということにならない。そのため、チャネルＡＤ変換器１０間の誤差値を算出する際に、複数回補正演算を繰り返して平均化する処理を施せば、デジタル信号処理回路２のパターンノイズの影響を軽減することができ、安定かつ正確な誤差補正値を見積もることができる。図７から明らかなように、各チャネルＡＤ変換器１０−１〜１０−Ｍのオフセットやサンプリング位相誤差によるスプリアスが抑制されていることが分かる。

図８は図３のデータ出力制御回路４の動作を示すタイミングチャートである。具体的には、９個のチャネルＡＤ変換器１０−１〜１０−９のデジタルデータＤＩ１〜ＤＩ９を、４個のデジタルデータＤＯ−１〜ＤＯ４に変換するデータ出力制御回路４の入出力タイミングチャートの一例である。

図８において、まず、図３のフリップフロップ回路２３により、９個のチャネルＡＤ変換器１０−１〜１０−９からの９位相の出力デジタルデータを、１つのクロックＣＬＫ０に同期させて揃えてから、デジタルデータＤＩ１，ＤＩ２，…，ＤＩ９として、データ出力制御回路４のリングバッファメモリ２０に入力する。ここで、９個の入力データを４個の出力データに変換するためには、ＦＩＦＯ（First In First Out）型バッファメモリなどのリングバッファメモリ２０を用いる。これは、時系列で早く入力されたデジタルデータから順に、出力デジタルデータとして取り出していく手法で、非同期クロック信号の乗り換え等に用いられる。９個の入力デジタルデータをサンプリングの早い順に、デジタルデータＤＩ１，ＤＩ２，…，ＤＩ９とすると、４個の出力デジタルデータＤＯ１〜ＤＯ４への変換は、図８のタミングチャートのような入出力関係になる。ここで、データの識別子ＤＸ（Ｘ＝１，２，…）のＸは、サンプリングした順序を示している。

なお、本実施形態において、チャネルＡＤ変換器１０−１〜１０−Ｍの個数Ｍとデジタル信号処理回路２のデータ並列数Ｎは、それぞれ９と４に限定されない。高速な信号処理を必要とするデジタル信号処理システムにおいて、ＭとＮがそれぞれ２以上となるときに、ＭとＮとの間に互いに素となる関係を作ることで、デジタル信号処理回路２からのパターンノイズによる影響を軽減することが可能となる。

図９は変形例に係るデータ出力制御回路４Ａの構成を示すブロック図である。図９において、データ出力制御回路４Ａは、
（１）複数の遅延型フリップフロップ３１−１〜３１−９を備え、クロック信号ＣＬＫ０に基づいて、入力されるデジタルデータＤＩ１〜ＤＩ９を一時的に格納して出力するフリップフロップ回路３１と、
（２）複数のＦＩＦＯ型メモリ３２−１〜３２−９を備え、クロック信号ＣＬＫ０に基づいて、フリップフロップ回路３１からのデジタルデータＤＩ１〜ＤＩ９を先入れ先出しで格納して出力するＦＩＦＯ型メモリ回路３２と、
（３）クロック信号ＣＬＫ０及びクロック信号ＣＬＫＤに基づいて、ＦＩＦＯ型メモリ回路３２から出力されるデジタルデータから選択的に４個のデジタルデータを選択して出力するセレクタ３３と、
（４）複数の遅延型フリップフロップ３４−１〜３４−４を備え、クロック信号ＣＬＫＤに基づいて、セレクタ３３から出力されるデジタルデータＤＯ１〜ＤＯ４を一時的に格納して同期して出力するフリップフロップ回路３４とを備えて構成される。

図９のように構成された変形例に係るデータ出力制御回路４Ａは、図３のデータ出力制御回路４と同様に動作し、同様の作用効果を有する。

実施形態２．
図１０は本開示の実施形態２に係るレーダ装置１０１の構成を示すブロック図である。レーダ装置１０１は、車両を含む移動体に搭載されたレーダ装置であり、実施形態１に係るタイムインターリーブ型ＡＤ変換装置１をＡＤ変換部１１６，１１７として用いたことを特徴としている。

レーダ装置１０１は、例えば、進行方向に沿って直進又は曲進する移動体（例えば車両ＣＲ、以下同様である）に設置される。但し、レーダ装置が設置される移動体は、車両ＣＲに限定されず、例えば、自動２輪（オートバイ）、自立走行するロボットを含む。本実施形態では、例えば車両ＣＲの前方方向ＦＲに対して、車両ＣＲの前方の左右の側方にそれぞれ、２つのレーダ装置１０１Ｌ，１０１Ｒが設置されるが、車両ＣＲの後方よりの側方に２つのレーダ装置が設置されてもよい。レーダ装置１０１Ｌ，１０１Ｒの内部構成は同様であるため、レーダ装置１０１Ｌ，１０１Ｒを、設置角度γ、方位角θを用いてレーダ装置１０１として説明する。

図１０において、レーダ装置１０１は、レーダ送信部Ｔｘが生成した高周波のレーダ送信信号を送信アンテナＴＡ１から送信する。レーダ装置１０１は、物体（図示せず）が反射したレーダ送信信号である反射波信号を、４個の受信アンテナＲＡ１〜ＲＡ４で構成されたアレーアンテナにて受信する。レーダ装置１０１は、４個の受信アンテナＲＡ１〜ＲＡ４が受信した反射波信号の信号処理により、物体（以下、静止物体又は静止ターゲット、移動物体又は移動ターゲットともいう）を検出し、さらに、レーダ装置１０１が搭載された車両ＣＲに対する移動物体の相対速度ｖｄ（ｆｓ）を推定する。

なお、静止物体及び移動物体はレーダ装置１０１が検出する対象の物体であり、例えば自動車、二輪車、又は人を含み、以下の各実施形態においても同様である。なお、受信アンテナＲＡ１〜ＲＡ４は受信アンテナ素子でもよい。また、レーダ装置１０１のアレーアンテナを構成する受信アンテナは４個に限定されない。

レーダ装置１０１は、基準信号生成部Ｌｏと、レーダ送信部Ｔｘと、レーダ受信部Ｒｘとを備える。レーダ送信部Ｔｘは、送信信号生成部１０２と、送信アンテナＴＡ１が接続された送信高周波部１０３とを備える。

基準信号生成部Ｌｏは、レーダ送信部Ｔｘ及びレーダ受信部Ｒｘに接続される。基準信号生成部Ｌｏは、基準信号をレーダ送信部Ｔｘ及びレーダ受信部Ｒｘに共通に供給し、レーダ送信部Ｔｘ及びレーダ受信部Ｒｘの処理を同期させる。

レーダ受信部Ｒｘは、例えば４系統のアンテナ系統処理部Ｄ１０１，Ｄ１０２，Ｄ１０３，Ｄ１０４とを備える。レーダ受信部Ｒｘは、例えば受信アンテナの個数に応じて４系統のアンテナ系統処理部Ｄ１０１〜Ｄ１０４を有する。なお、各アンテナ系統処理部Ｄ１０１〜Ｄ１０４は同様の構成を有するため、以下の各実施形態ではアンテナ系統処理部Ｄ１０１を例示して説明する。アンテナ系統処理部Ｄ１０１は、１個の受信アンテナＲＡ１が接続された遅延時間測定部１１２と、ドップラー周波数解析部１２０とを備える。

送信信号生成部１０２は、基準信号生成部Ｌｏが生成した基準信号を基に、基準信号を所定倍に逓倍した送信基準クロック信号を生成する。送信信号生成部１０２の各部は、送信基準クロック信号に基づいて動作する。送信信号生成部１０２が生成したベースバンドの送信信号は、例えば符号化パルスでもよく、あるいは周波数変調を施したチャープパルスでもよく、所定の送信周期毎に繰り返し送信される。

送信高周波部１０３は、送信信号生成部１０２が生成した送信信号をアップコンバートし、キャリア周波数帯域（例えばミリ波帯域）のレーダ送信信号を生成する。送信アンテナＴＡ１は、送信高周波部１０３が生成したレーダ送信信号を空間に放射する。受信アンテナＲＡ１は、レーダ送信部Ｔｘが送信したレーダ送信信号が静止物体又は移動物体により反射された反射波信号を受信する。受信アンテナＲＡ１が受信した高周波のレーダ受信信号は、遅延時間測定部１１２に入力される。

遅延時間測定部１１２は、送信周期毎に、受信アンテナＲＡが受信した受信信号と送信信号との相関を演算し、静止物体又は移動物体により反射された反射波信号の受信遅延時間、すなわちレーダ送信信号の送信開始時からの遅延時間を可変させ、遅延時間毎の相関演算値（複素数の成分を有する値）を測定する。なお、遅延時間毎の遅延時間測定部１１２の相関演算値の出力は、送信周期毎或いは送信周期の整数倍毎に得られる。

ドップラー周波数解析部１２０は、遅延時間毎の遅延時間測定部１１２の相関演算値の出力に、複数のドップラー周波数ｆｓΔθに応じた位相変動の補正係数ε（ｆｓ）をそれぞれ乗算し、コヒーレント加算処理（振幅及び位相成分を含めた加算処理）し、遅延時間毎に複数のドップラー周波数成分のコヒーレント加算処理結果を出力する。なお、ドップラー周波数成分のコヒーレント加算処理結果によって、相関演算値に含まれるドップラー周波数ｆｓΔθの多寡を判断できる。また、複数のドップラー周波数ｆｓΔθに応じた位相変動の補正係数ε（ｆｓ）は、想定される最大ドップラー周波数と所望のドップラー周波数間隔とを基に、予め保持している係数である。ここで、ｆｓ＝−Ｎｆ＋１，…，０，…，Ｎｆ−１である。Ｎｆは２以上の整数、Δθは検出されるドップラー周波数の範囲を調整するためのパラメータであり、想定する静止物体又は移動物体のドップラー周波数成分の範囲に応じて予め設定された値であり、位相回転単位（所定値）である。

図１０において、レーダ送信部Ｔｘは、送信信号生成部１０２と、送信アンテナＴＡ１が接続された送信高周波部１０３とを備える。

送信信号生成部１０２は、符号生成部１０４と、変調部１０５と、ローパスフィルタ（以下、ＬＰＦという）１０６と、ＤＡ変換部１０７とを有する。図３において、ＬＰＦ６の出力はＤＡ変換部１０７に入力される。送信高周波部１０３は、周波数変換部１０８と、増幅器１０９とを含む。

以下、送信信号生成部１０２において、符号化パルスを用いたレーダ送信信号について説明する。送信信号生成部１０２は、レーダ送信信号として符号化パルスを出力する。送信周期Ｔｒの送信区間Ｔｗ［秒］では、符号長Ｌの符号系列Ｃｎの１つの符号あたり送信基準クロック信号のＮｏ［個］のサンプルを用いて変調される。ここで、ｎは１からＬ（＞０）である。Ｌ（整数）は符号系列Ｃｎの符号長を表す。

送信信号生成部１０２におけるサンプリングレートは（Ｎｏ×Ｌ）／Ｔｗであり、送信信号生成部１０２において、レーダ送信信号を生成する。レーダ送信信号は、送信周期Ｔｒの送信区間Ｔｗ［秒］ではＮｒ（＝Ｎｏ×Ｌ）［個］のサンプルを用いて変調し、残りの無信号区間（Ｔｒ−Ｔｗ）［秒］は無信号区間が含まれる。送信周期Ｔｒに含まれる無信号区間（Ｔｒ−Ｔｗ）［秒］ではＮｕ［個］のサンプルが含まれる。

送信信号生成部１０２は、符号長Ｌの符号系列Ｃｎの変調によってベースバンドのレーダ送信信号ｒ（ｋ，Ｍ）を周期的に生成する。ｊは、ｊ^２＝−１を満たす虚数単位である。時刻ｋは、送信周期Ｔｒの開始タイミングを基準（ｋ＝０）とした離散時刻であり、ｋは０から（Ｎｒ＋Ｎｕ）−１までの離散値であり、送信信号の生成タイミング（サンプルタイミング）を表す時刻である。ここで、Ｍはレーダ送信信号の送信周期Ｔｒの序数を表す。送信信号ｒ（ｋ，Ｍ）は、第Ｍ番目の送信周期Ｔｒの離散時刻ｋにおける送信信号を表し、同相信号成分Ｉ（ｋ，Ｍ）と、虚数単位ｊが乗算された直交信号成分Ｑ（ｋ，Ｍ）を用いて示される。

符号生成部１０４は、送信周期Ｔｒ毎に、符号長Ｌの符号系列Ｃｎの送信符号を生成する。符号系列Ｃｎの要素は、例えば、［−１，１］の２値、若しくは［１，−１，ｊ，−ｊ］の４値を用いて構成される。送信符号は、レーダ受信部Ｒｘが受信する反射波信号の低サイドローブ特性を得るために、例えば相補符号のペアを構成する符号系列、Ｂａｒｋｅｒ符号系列、ＰＮ（Pseudorandom Noise）符号、Ｇｏｌａｙ符号系列、Ｍ系列符号、及びスパノ符号を構成する符号系列のうち少なくとも１つを含む符号であることが好ましい。符号生成部１０４は、生成された符号系列Ｃｎの送信符号を変調部１０５に出力する。以下、符号系列Ｃｎの送信符号を、便宜的に送信符号Ｃｎと記載する。

符号生成部１０４は、送信符号Ｃｎとして相補符号（例えば、Ｇｏｌａｙ符号系列、スパノ符号系列）のペアを生成するために、２個の送信周期（２Ｔｒ）を用いて、送信周期毎に交互にペアとなる送信符号Ｐｎ，Ｑｎをそれぞれ生成する。すなわち、符号生成部１０４は、第Ｍ番目の送信周期では相補符号のペアを構成する一方の送信符号Ｐｎを生成して変調部１０５に出力し、続く第（Ｍ＋１）番目の送信周期では相補符号のペアを構成する他方の送信符号Ｑｎを生成して変調部１０５に出力する。同様に、符号生成部１０４は、第（Ｍ＋２）番目以降の送信周期では、第Ｍ番目及び第（Ｍ＋１）番目の２個の送信周期を一つの単位として、所定の送信符号Ｐｎ，Ｑｎを生成して変調部１０５に出力する。

変調部１０５は、符号生成部１０４が生成した送信符号Ｃｎをパルス変調してベースバンドの送信信号ｒ（ｋ，Ｍ）を生成する。パルス変調は、振幅変調、ＡＳＫ（Amplitude Shift Keying））又は位相変調（ＰＳＫ（Phase Shift Keying）である。変調部１０５は、送信信号ｒ（ｋ，Ｍ）のうち予め設定された制限帯域以下の送信信号ｒ（ｋ，Ｍ）を、ＬＰＦ６を介してＤＡ変換部１０７に出力する。ＤＡ変換部１０７は、変調部１０５が生成したデジタルの送信信号ｒ（ｋ，Ｍ）をアナログの送信信号に変換する。ＤＡ変換部１０７は、アナログの送信信号を送信高周波部１０３に出力する。

送信高周波部１０３は、基準信号生成部Ｌｏが生成した基準信号を基に、基準信号を所定倍に逓倍したキャリア周波数帯域の送信基準信号を生成する。送信高周波部１０３の各部は、送信基準信号に基づいて動作する。

周波数変換部１０８は、送信信号生成部１０２が生成した送信信号ｒ（ｋ，Ｍ）をアップコンバートし、キャリア周波数帯域（例えばミリ波帯域）のレーダ送信信号を生成する。周波数変換部１０８は、レーダ送信信号を増幅器１０９に出力する。増幅器１０９は、周波数変換部１０８が生成したレーダ送信信号の信号レベルを所定の信号レベルに増幅して送信アンテナＴＡに出力する。増幅器１０９が増幅したレーダ送信信号は、送信アンテナＴＡを介した空間に放射される。

送信アンテナＴＡは、送信高周波部１０３が生成したレーダ送信信号を空間に放射する。ここで、送信高周波部１０３と、各アンテナ系統処理部Ｄ１０１〜Ｄ１０４の遅延時間測定部１１２とには、基準信号生成部Ｌｏが生成した基準信号が共通に入力される。送信高周波部１０３は基準信号を所定倍に逓倍した送信基準信号に基づいて動作し、各アンテナ系統処理部Ｄ１０１〜Ｄ１０４の遅延時間測定部１１２は基準信号を送信高周波部１０３と同一の所定倍に逓倍した受信基準信号に基づいて動作する。従って、送信高周波部１０３と各アンテナ系統処理部Ｄ１０１〜Ｄ１０４の遅延時間測定部１１２との間の処理は同期する。

図１０において、レーダ受信部Ｒｘは、アレーアンテナを構成する受信アンテナの個数（例えば４本）に応じて設けられたアンテナ系統処理部Ｄ１０１〜Ｄ１０４と、方位推定部１２５とを備える。

アンテナ系統処理部Ｄ１０１は、受信アンテナＲＡ１が接続された遅延時間測定部１１２と、ドップラー周波数解析部１２０とを備える。遅延時間測定部１１２は、増幅器１１３と、周波数変換部１１４と、直交検波部１１５と、２個のＡＤ変換部１１６，１１７と、相関演算部１１８と、コヒーレント加算部１１９とを含む。レーダ受信部Ｒｘは、レーダ送信信号の各送信周期Ｔｒを、各アンテナ系統処理部Ｄ１０１〜Ｄ１０４の遅延時間測定部１１２における信号処理区間として周期的に演算する。

レーダ受信部Ｒｘにおいて、受信アンテナＲＡ１は、レーダ送信部Ｔｘが送信したレーダ送信信号が物体により反射された反射波信号を受信する。受信アンテナＲＡ１が受信した高周波のレーダ受信信号は、遅延時間測定部１１２に入力される。遅延時間測定部１１２は、送信高周波部１０３と同様に、基準信号生成部Ｌｏが生成した基準信号を基に、基準信号を所定倍に逓倍したキャリア周波数帯域の受信基準信号を生成する。遅延時間測定部１１２の各部は、受信基準信号に基づいて動作する。増幅器１１３は、受信アンテナＲＡ１が受信したレーダ受信信号の信号レベルを所定の信号レベルに増幅して周波数変換部１１４に出力する。周波数変換部１１４は、増幅器１１３が増幅したレーダ受信信号と受信基準信号とを用いて、高周波のレーダ受信信号をベースバンドにダウンコンバートし、ベースバンドの受信信号を生成する。周波数変換部１１４は、ベースバンドの受信信号を直交検波部１１５に出力する。直交検波部１１５は、周波数変換部１１４が生成したベースバンドの受信信号を直交検波し、同相信号及び直交信号を含む受信信号を生成する。直交検波部１１５は、ベースバンドの受信信号のうち、同相信号をＡＤ変換部１１６に出力し、直交信号をＡＤ変換部１１７に出力する。

ＡＤ変換部１１６は、直交検波部１１５が生成したベースバンドの同相信号を離散時刻ｋ毎にサンプリングし、アナログデータの同相信号をデジタルデータに変換する。ＡＤ変換部１１６は、デジタルデータの同相信号成分を相関演算部１１８に出力する。ＡＤ変換部１１６は、レーダ送信部Ｔｘが生成する送信信号ｒ（ｋ，Ｍ）の１つのパルス幅（パルス時間）Ｔｐ（＝Ｔｗ／Ｌ）あたりＮｓ［個］をサンプリングする。すなわち、ＡＤ変換部１１６のサンプリングレートは（Ｎｓ×Ｌ）／Ｔｗ＝Ｎｓ／Ｔｐとなり、１パルスあたりのオーバーサンプル数はＮｓとなる。

ＡＤ変換部１１７は、直交検波部１１５が生成したベースバンドの直交信号に対して、ＡＤ変換部１１６と同様に動作し、デジタルデータの直交信号成分を相関演算部１１８に出力する。また、ＡＤ変換部１１７のサンプリングレートはＮｓ／Ｔｐとなり、１パルスあたりのオーバーサンプル数はＮｓである。以下、ＡＤ変換部１１６，１７の出力としての第Ｍ番目の送信周期Ｔｒの離散時刻ｋにおけるベースバンドの受信信号を、同相信号成分Ｉｒ（ｋ，Ｍ）及び直交信号成分Ｑｒ（ｋ，Ｍ）を用いて複素信号ｘ（ｋ，Ｍ）として示す。

相関演算部１１８は、基準信号生成部Ｌｏが生成した基準信号を所定倍に逓倍した受信基準クロック信号に基づいて、離散時刻ｋ毎に、符号長Ｌの送信符号Ｃｎを周期的に生成する。ｎは１〜Ｌの整数であり、Ｌは符号系列Ｃｎの符号長を表す。相関演算部１１８は、ＡＤ変換部１１６，１７の出力としての各離散サンプル値Ｉｒ（ｋ，Ｍ），Ｑｒ（ｋ，Ｍ）、すなわち、受信信号としての離散サンプル値ｘ（ｋ，Ｍ）と、送信符号Ｃｎとのスライディング相関値ＡＣ（ｋ，Ｍ）を演算し、レーダ送信信号の送信開始時からの遅延時間τを測定する。ＡＣ（ｋ，Ｍ）は、第Ｍ番目の送信周期の離散時刻ｋにおけるスライディング相関値を表す。

コヒーレント加算部１１９は、第Ｍ番目の送信周期Ｔｒの離散時刻ｋ毎に相関演算部１１８が演算したスライディング相関値ＡＣ（ｋ，Ｍ）を用いて、所定回数（Ｎｐ回）の送信周期Ｔｒの期間（Ｎｐ×Ｔｒ）にわたってスライディング相関値ＡＣ（ｋ，Ｍ）をコヒーレント加算（振幅成分及び位相成分を含めた加算）する。

具体的には、コヒーレント加算部１１９は、所定回数（Ｎｐ回）の送信周期Ｔｒの期間（Ｎｐ×Ｔｒ）にわたるスライディング相関値ＡＣ（ｋ，Ｍ）を離散時刻ｋ毎に加算し、第ｍ番目のＮｐ回の送信周期Ｔｒにおける離散時刻ｋ毎のコヒーレント加算値ＣＩ（ｋ，ｍ）を演算する。Ｎｐは、コヒーレント加算部１１９における加算回数を表す所定値である。ｍは、各アンテナ系統処理部のコヒーレント加算部１１９におけるコヒーレント加算回数Ｎｐ毎のコヒーレント加算出力の序数を示す。例えばｍ＝１なら、コヒーレント加算部１１９から出力される第１番目のコヒーレント加算出力を表す。コヒーレント加算部１１９は、コヒーレント加算値ＣＩ（ｋ，ｍ）をドップラー周波数解析部１２０に出力する。

コヒーレント加算部１１９は、スライディング相関値ＡＣ（ｋ，Ｍ）のＮｐ回の加算により、物体からの反射波信号が高い相関を有する時間区間における位相を含む加算処理によって反射波信号に含まれる雑音成分を抑圧でき、反射波信号の受信品質（ＳＮＲ）を改善できる。さらに、コヒーレント加算部１１９は、反射波信号の受信品質を改善できるので、物体により反射された反射波信号の到来方向の推定精度を向上できる。

車両ＣＲに対する物体の想定最大移動速度が大きいほど、物体により反射された反射波信号に含まれるドップラー周波数の変動量が大きく、高い相関値を有する離散時間間隔が短くなる。このため、加算回数Ｎｐが小さくなり、コヒーレント加算部１１９のコヒーレント加算利得の向上効果が小さくなる。

ドップラー周波数解析部１２０は、予め用意しておいた２Ｎｆ個の異なるドップラー周波数ｆｓΔθに応じた位相変動を、補正係数ε（ｆｓ）として用い、離散時刻ｋ毎に得られたコヒーレント加算部１１９のＮｃ個の出力としてのコヒーレント加算結果ＣＩ（ｋ，Ｎｃ（ｗ−１）＋１）〜ＣＩ（ｋ，Ｎｃ×ｗ）を単位としてコヒーレント加算する。つまり、ドップラー周波数解析部１２０は、予め用意した補正係数ε（ｆｓ）を、ドップラー周波数が未知である受信信号に乗算し、乗算結果の値が高い値となる補正係数を基に、受信信号に含まれるドップラー周波数成分の多寡を検出できる。

ドップラー周波数解析部１２０は、上記の演算により得られるコヒーレント加算回数Ｎｃ回のコヒーレント加算結果を方位推定部１２５に出力する。ここで、Δθは、検出されるドップラー周波数の範囲を調整するためのパラメータであり、想定する静止物体又は移動物体のドップラー周波数成分の範囲に応じて予め設定された値であり、位相回転単位（所定値）である。

これにより、各アンテナ系統処理部Ｄ１０１〜Ｄ１０４は、所定の演算により、送信周期Ｔｒの（Ｎｐ×Ｎｃ）回の期間（Ｔｒ×Ｎｐ×Ｎｃ）毎に、離散時刻ｋ毎の２Ｎｆ個のドップラー周波数ｆｓΔθに応じたコヒーレント加算結果であるＦＴ＿ＣＩＮａｎｔ（ｋ，−Ｎｆ＋１，ｗ）〜ＦＴ＿ＣＩＮａｎｔ（ｋ，Ｎｆ，ｗ）を出力する。各アンテナ系統処理部Ｄ１０１〜Ｄ１０４のドップラー周波数解析部の出力であるＦＴ＿ＣＩ１（ｋ，ｆｓ，ｗ）〜ＦＴ＿ＣＩＮａ（ｋ，ｆｓ，ｗ）は、相関ベクトルｈ（ｋ，ｆｓ，ｗ）として方位推定部１２５に入力される。

方位推定部１２５は、各アンテナ系統処理部Ｄ１０１〜Ｄ１０４からの出力により構成される相関ベクトルｈ（ｋ，ｆｓ，ｗ）と、所定の方法により算出されたアレー補正値ｈ＿ｃａｌ［ｎｎ］とを用いて、相関ベクトルｈ（ｋ，ｆｓ，ｗ）に生じる振幅及び位相の偏差を補正するための補正相関ベクトルｈ＿ａｆｔｅｒ＿ｃａｌ（ｋ，ｆｓ，ｗ）をに従って算出する。方位推定部１２５は上記補正相関ベクトルｈ＿ａｆｔｅｒ＿ｃａｌ（ｋ，ｆｓ，ｗ）を用いて、各受信アンテナＲＡ１〜ＲＡ４にて受信された反射波信号の受信アンテナ間の位相差に基づく方位推定処理を行って方位角を算出して出力する。また、方位推定部１２５は算出された到来方向推定値ＤＯＡ（ｋ，ｆｓ，ｗ）を基に、離散時刻ｋ、ドップラー周波数ｆｓΔθ及び方位角θｕを、移動物体に対するレーダ測位結果として出力する。

以上により、本実施形態のレーダ装置１０１は、車両ＣＲの側面方向に存在する静止物体により反射された反射波信号におけるドップラー周波数がゼロ（０）、及び各受信アンテナＲＡ１〜ＲＡ４により検出される方位は−γ［ｒａｄ］となる性質を基に、車両ＣＲが直進している場合に、各受信アンテナＲＡ１〜ＲＡ４において受信された反射波信号を用いて、各アンテナ系統処理部Ｄ１０１〜Ｄ１０４からの出力（相関ベクトル）に生じる振幅及び位相の偏差を補正するための補正相関ベクトルｈ＿ａｆｔｅｒ＿ｃａｌ（ｋ，ｆｓ，ｗ）を算出する。

レーダ装置１０１は、補正相関ベクトルｈ＿ａｆｔｅｒ＿ｃａｌ（ｋ，ｆｓ，ｗ）を用いて、移動物体により反射された反射波信号の到来方向を推定し、さらに、レーダ装置１０１から移動物体までの距離Ｒ（ｋ）及び相対速度ｖｄ（ｆｓ）を算出する。ここで、アレーアンテナを構成する各受信アンテナＲＡ１〜ＲＡ４及び能動回路（例えば低雑音増幅器期である増幅器１１３）は、経時的又は経年的に特性が変化するため、各アンテナ系統処理部Ｄ１０１〜Ｄ１０４からの出力（相関ベクトル）に生じる振幅及び位相の偏差が経時的にあるいは経年的に変化する。

本実施形態のレーダ装置１０１は、以上のような動作により、レーダ装置１０１は、アレーアンテナを構成する各受信アンテナＲＡ１〜ＲＡ４が受信した反射波信号間に生じる振幅及び位相の偏差が経時的にあるいは経年的に変化した場合でも、高精度に補正でき、静止物体又は移動物体の方位推定精度の劣化を抑制できる。

以上の実施形態においては、レーダ装置１０１について説明しているが、レーダ装置１０１の構成を用いて、受信装置及び送信装置を備えた通信装置を構成してもよい。

実施形態のまとめ．
第１の態様に係るタイムインターリーブ型ＡＤ変換装置は、アナログ入力電圧をデジタル値にそれぞれ変換する複数Ｍ個のＡＤ変換器と、前記複数Ｍ個のＡＤ変換器から出力されるＭ個のデジタルデータから複数Ｎ個のデジタルデータを選択して出力するデータ出力制御回路とを備えたデジタル信号処理システムのためのタイムインターリーブ型ＡＤ変換装置であって、
前記タイムインターリーブ型ＡＤ変換装置は前記複数Ｍ個のＡＤ変換器を備え、
ＭとＮとは互いに素となる関係である。

第２の態様に係るタイムインターリーブ型ＡＤ変換装置は、第１の態様に係るタイムインターリーブ型ＡＤ変換装置において、
前記データ出力制御回路をさらに備える。

第３の態様に係るタイムインターリーブ型ＡＤ変換装置は、第２の態様に係るタイムインターリーブ型ＡＤ変換装置において、
前記データ出力制御回路は、ＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）型バッファメモリを備える。

第４の態様に係るタイムインターリーブ型ＡＤ変換装置は、第３の態様に係るタイムインターリーブ型ＡＤ変換装置において、
前記ＦＩＦＯ型バッファメモリはリングバッファメモリである。

第５の態様に係る受信装置は、入力信号を受信する受信装置であって、
前記受信された入力信号をＡＤ変換する、第１〜第４の態様うちのいずれか１つの態様に係るタイムインターリーブ型ＡＤ変換装置を備える。

第６の態様に係る通信装置は、入力信号を受信し、出力信号を送信する通信装置であって、
前記受信された入力信号をＡＤ変換する。

第７の態様に係る通信装置は、第６の態様に係る通信装置において、前記入力信号は、前記送信される出力信号が反射されて戻ってくる信号であり、
前記通信装置はレーダ装置を構成する。

本開示に係るタイムインターリーブ型ＡＤ変換装置は、後段のデジタル信号処理回路の動作時に発生するノイズがあっても、安定した変換特性を維持することができるため、無線通信装置やレーダ装置などに有用である。

１…タイムインターリーブ型ＡＤ変換装置、
２…デジタル信号処理回路、
３，５…分周クロック生成回路、
４，４Ａ…データ出力制御回路、
６…サンプリングスイッチ、
７…キャパシタ、
８…量子化器、
９…サンプリング回路、
１０，１０−１〜１０−Ｍ…チャネルＡＤ変換器、
２０…リングバッファメモリ、
２１…ライトアドレスポインタ、
２２…リードアドレスポインタ、
２３，３１，３４…フリップフロップ回路、
２４，２５…セレクタ、
３２…ＦＩＦＯ型メモリ回路、
３３…セレクタ、
１０１…レーダ装置、
１０２…送信信号生成部、
１０３…送信高周波部、
１１０…遅延時間測定部、
１１６，１１７…ＡＤ変換部、
１２０…ドップラー周波数解析部、
１２５…方位推定部、
Ｔｘ…レーダ送信部、
Ｒｘ…レーダ受信部、
Ｌｏ…基準信号生成部、
Ｄ１０１〜Ｄ１０４…アンテナ系統処理部、
ＴＡ１…送信アンテナ、
ＲＡ１〜ＲＡ４…受信アンテナ。

Claims (7)

1. アナログ入力電圧をデジタル値にそれぞれ変換する複数Ｍ個のＡＤ変換器と、前記複数Ｍ個のＡＤ変換器から出力されるＭ個のデジタルデータから複数Ｎ個のデジタルデータを選択して出力するデータ出力制御回路とを備えたデジタル信号処理システムのためのタイムインターリーブ型ＡＤ変換装置であって、
   前記タイムインターリーブ型ＡＤ変換装置は前記複数Ｍ個のＡＤ変換器を備え、
   ＭとＮとは互いに素となる関係である、
   タイムインターリーブ型ＡＤ変換装置。
2. 前記データ出力制御回路をさらに備える、
   請求項１記載のタイムインターリーブ型ＡＤ変換装置。
3. 前記データ出力制御回路は、ＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）型バッファメモリを備える、
   請求項２に記載のタイムインターリーブ型ＡＤ変換装置。
4. 前記ＦＩＦＯ型バッファメモリはリングバッファメモリである、
   請求項３記載のタイムインターリーブ型ＡＤ変換装置。
5. 入力信号を受信する受信装置であって、
   前記受信された入力信号をＡＤ変換する、請求項１〜４のうちのいずれか１つに記載のタイムインターリーブ型ＡＤ変換装置を備える
   受信装置。
6. 入力信号を受信し、出力信号を送信する通信装置であって、
   前記受信された入力信号をＡＤ変換する、請求項１〜４のうちのいずれか１つに記載のタイムインターリーブ型ＡＤ変換装置を備える
   通信装置。
7. 前記入力信号は、前記送信される出力信号が反射されて戻ってくる信号であり、
   前記通信装置はレーダ装置を構成する
   請求項６記載の通信装置。

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