JPH03291577A - 波形生成回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は半導体集積回路の試験装置における出力駆動
部の入出力制御や出力駆動波形をパターン情報をもとに
生成する波形生成回路に関する。

「従来の技術」 第５図に従来の波形生成回路を示す。パターン発生器（
図示せず）からのパターン情報が端子１１から同期用フ
リップフロップ１２のデータ端子りへ供給され、そのフ
リップフロップ１２のクロック端子ＣＫに端子１３から
システムクロックが入力されて、同期用フリップフロッ
プ１２からシステムクロックに同期したパターン情報が
得られ、このパターン情報は波形生成ロジック１４へ入
力され、波形生成ロジック１４は、そのセット用出力端
子Ｓ及びリセット用出力端子Ｒから、入力されたパター
ン情報、つまりＲＺ波形、ＮＲＺ波形、ＸＯＲ波形、Ｆ
ＯＲ波形、あるいはこれらの反転波形などと“１”又は
“０”とに応じて高レベル又は低レベルをそれぞれ出力
する。そのセント用出力端子Ｓ、リセット用出力端子Ｒ
の各出力はそれぞれ、第１１第２ゲー）１５．１６へ供
給される。

一方、端子１３のシステムクロックはタイミング発生器
１７内のアドレスカウンタ１Ｂで計数されると共に、そ
のシステムクロックごとにカウンタ１９がリセットされ
る。カウンタ１９はクロック発生器２１からのクロック
を計数する。このクロックは端子１３のシステムクロッ
クより十分速いものである。アドレスカウンタ１８の計
数値がアドレスとしてタイミング情報メモリ２２へ供給
されて続出される。タイミング情報メモリ２２から読出
されたタイミング情報中のセットタイミング情報とリセ
ットタイミング情報とがそれぞれ比較器２３．２４でカ
ウンタ１９の出力（計数値）と比較され、比較器の再入
力が一致すると、対応する比較器２３．２４からそれぞ
れ遅延クロックが出力される。比較器２３．２４の各出
力遅延クロックは第１、第２ゲー）１５．１６へそれぞ
れ供給される。第１ゲート１５の出力でセソトリセノト
フリンブフロ・ンブ２５がセットされ、フリップフロッ
プ２５は第２ゲート１６の出力でリセットされる。フリ
ップフロップ２５の出力が波形生成回路の出力端子２６
より出力される。

このようにして入力されたパターン情報に応し、かつタ
イミング発生器１７からの遅延クロックのタイミングを
もつ波形が出力端子２６に生成される。この第６図に示
した従来の回路においては、第６図に示すように、シス
テムクロック（第６図Ａ）と同期したパターン情報（第
６図Ｂ）に対し、比較器２３からの遅延クロック（第６
図Ｃ）をシステムクロックの１周期以内しか変化させる
ことができない。つまりパターン情報Ａのパターンを取
出すことができる遅延クロックの範囲は時点ｔ〜ｔ２で
あり、時点ｔ！より遅れてパターン情報Ａのパターンを
取出すことはできない。

このような点から従来において、インターリーブ方式と
呼ばれる波形生成回路が提案されている。

すなわち第７図に示すように、端子１３のシステムクロ
ックは分周回路２７で２分の１に分周され、同期用フリ
ップフロップ１２の出カバターン情報が分周回路２７の
Ｑ出力でＤ形フリップフロップ２８に取込まれ、分周回
路２７の４出力でＤ形フリップフロップ２９に取込まれ
、Ｄ形フリップフロップ２８．２９の各出カバターン情
報はそれぞれ波形生成ロジック１４．３１へ供給され、
波形生成ロジック１４．３１の各セット用出力端子Ｓの
出力はそれぞれゲート３２．３３へ供給され、各リセッ
ト用出力端子Ｒの出力はゲート３４．３５へそれぞれ供
給される。ゲー）３２．３３の各出力はオアゲート３６
を通してゲー）１５へ供給される。ゲート３４．３５の
各出力はオアゲート３７を通してゲート１６へ供給され
る。タイごング発生器１７からの比較器２３（第５図）
の出力に対応する遅延クロックが分周回路３８で２分の
１に分周され、分周回路３８のＱ出力、ｄ出力はそれぞ
れゲート３２．３３へ供給される。タイミング発生器１
７からの比較器２４の出力に対応する遅延クロックは分
周回路３９で２分のｌに分周され、その分周回路３９の
Ｑ出力、ｄ出力はそれぞれゲート３４．３５へ供給され
る。

従って同期用フリップフロップ１２の出カバターン情報
（第６図Ｂ）は第６図り、Ｈに示すように各パターン情
報ごとにフリップフロップ２８２９に交互に取込まれ、
かつシステムクロック周期の２倍の長さとなる。分周回
路３日に人力される遅延クロックが第６図Ｆに示すよう
な場合、分周回路３８のＱ出力、０出力はそれぞれ第６
図Ｇ、Ｈに示すようになる。従って遅延クロックＰ、と
Ｑ出力（第６図Ｇ）とにより波形生成ロジック１４から
パターン情報Ａと対応した出力を取出すことができ、同
様に、遅延クロックＰ、とｄ出力（第６図Ｈ）とにより
波形生成ロジック３１からパターン情報Ｂと対応した出
力を取出すことができ、同様にしてパターン情報Ｃと対
応した出力を波形生成ロジック１４から取出すことがで
きる。遅延クロックＰ、は原パターン情報（第６図Ｂ）
のパターン情報りよりも遅れているが、遅延クロックＰ
、と４出力とにより波形生成ロジック３１からパターン
情報りと対応した出力を取出すことができる。このよう
に遅延クロックをシステムクロ。

りの１サイクルを越えて設定することができる。

しかし、各システムサイクルに対応じて１遅延クロツク
を発生するとは限らず、遅延クロックが省略されること
がある。これはクロックオープンと呼ばれている。クロ
ックオープンの場合は第７図に示したインタリープ方式
では問題が生しる。

すなわち、第８図Ｂ、Ｄ、ＥＳＦ、Ｇ、Ｈに第６図Ｂ、
Ｄ、Ｅ、Ｆ、Ｇ、Ｈと対応するものを示すようにパター
ン情報Ｃと対応する遅延クロックＰｃが省略された場合
は、パターン情報りと対応する遅延クロックＰ、はＱ出
力（第８図Ｇ）により波形生成ロジック１４のパターン
情報Ｅに対応する出力を取出してしまい、パターン情報
りと対応するものを出力することができない。同様にパ
ターン情報Ｅと対応する遅延クロックＰＥはｄ出力によ
り波形生成ロジック３１からパターン情報りに対応する
ものを出力してしまう。このようにパターン情報と遅延
クロックとの対応がつかなくなる。

また同一パターン情報に対し、複数の遅延クロックを用
いる場合がある。１つのパターン情報に対して２つの遅
延クロ、りを用いる場合をダブルクロック、３つ以上用
いる場合をマルチクロックと呼ぶ。例えばダブルクロッ
クの場合にインクリープ方式を通用すると、第９図Ｂ、
Ｄ、Ｅ、Ｆ。

Ｇ、Ｈに第６図Ｂ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈと対応するもの
を示すように、パターン情報Ａに対し、二つの遅延クロ
ックＰ　Ａ１．　　Ｐ　Ａ２が出力され、本来は両遅延
クロックＰ　Ａ１．　　Ｐ　Ａｚともパターン情報Ａと
対応する出力を取出したい所であるが、遅延クロックＰ
＾１はＱ出力とによりパターン情報Ａと対応する出力を
波形生成ロジック１４から取出すが、遅延クロックＰＡ
２は４出力とによりパターン情報Ａの前のパターン情報
Ｘと対応する出力を波形生成ロジック３１から取出して
しまい、この場合もパターン情報と遅延クロックとの対
応がとれなくなる。

この発明の目的は遅延クロックをシステムクロックのサ
イクルを超えて設定することができ、しかも、クロック
オープン、ダブルクロック、マルチクロックでもパター
ン情報と遅延クロックとを対応させることができる波形
生成回路を提供することにある。

「課題を解決するための手段」 請求項１の発明によれば波形生成ロジックのセット用出
力端子と直列に第１遅延用フリップフロップが挿入され
、この第１遅延用フリップフロップに、システムクロッ
クに対してその１サイクル以下の遅延が与えられた固定
遅延クロックでセ・ント用出力端子の出力が取込まれて
遅延され、その第１遅延用フリップフロップの出力とそ
の遅延されない入力との一方が第１セレクタで選択され
る。

また波形生成ロジックのリセット用出力端子と直列に第
２遅延用フリップフロップが挿入され、その第２遅延用
フリップフロップに上記固定遅延クロックでリセット用
出力端子の出力が取込まれて遅延され、その第２遅延用
フリップフロップの出力と、その遅延されない入力との
一方が第２セレクタで選択され、遅延クロックの遅延量
と、固定遅延クロックの遅延量と対応した遅延量とが比
較器で比較され、前者の方が大きい時はその比較出力に
より第１、第２セレクタは、遅延用フリップフロップの
出力を選択するように制御される。第１、第２セレクタ
の各出力はそれぞれ第１、第２ゲートへ供給され、第１
、第２ゲートへ遅延クロックが供給され、第１、第２ゲ
ートの各出力でそれぞれフリップフロップがセット、リ
セットされる。

請求項２の発明によれば、同期用フリップフロップの出
力側に遅延用フリップフロップが直列に挿入され、シス
テムクロックに対してその１サイクル以下の遅延が与え
られた固定遅延クロックで同期用フリップフロップの出
力が遅延用フリップフロップに取込まれる。その遅延用
フリップフロップの出力とその人力との一方がセレクタ
で選択され、その選択された出力が波形生成ロジックへ
人力される。遅延りｎツクの遅延量と、固定遅延クロッ
クの遅延量と対応した遅延量とが比較器で比較され、前
者の方が大きい時に、その比較出力によりセレクタは遅
延用フリップフロップの出力を選択するように制御され
る。

「実施例」 第１図に請求項１の発明の実施例を示し、第５図と対応
する部分に同一符号を付けである。この例では波形生成
ロジック１４のセット用出力端子Ｓ及びリセット用出力
端子Ｒに第１、第２遅延用フリップフロップ４１．４２
の各データ端子りがそれぞれ接続される。タイミングが
発生器１７からシステムクロックに対し、その１サイク
ル以下の遅延が与えられた固定遅延クロックが出力され
、この固定遅延クロックで波形生成ロジック１４のセン
ト用出力端子Ｓ及びリセット用出力端子Ｒの各出力がそ
れぞれ第１、第２遅延用フリツプフロンブ４１４２に取
込まれる。第１遅延用フリンプフロノプ４１の人力と出
力との何れか一方が第１セレクタ４３で選択されて第１
ゲート１５へ供給される。第２遅延用フリップフロップ
４２の人力と出力との何れか一方が第２セレクタ４４で
選択されて第２ゲート１６へ供給される。タイミング発
生器１７から出力される選択制御信号により第１、第２
セレクタ４３．４４が制御される。

タイミング発生器１７は例えば第２図に示すように構成
される。第２図において第５図中のクイくング発生器１
７の対応する部分に同一符号を付けである。カウンタ１
９の計数値と、固定遅延レジスタ４５の設定された値と
が比較器４６で比較され、両者が一致するごとに固定遅
延クロックが出力される。タイミング情報メモリ２２か
ら読出されたセットタイミング情報及びリセットタイ旦
ング情報はレジスタ４７に設定された遅延量と比較器４
８．４９でそれぞれ比較され、比較器４８４９からそれ
ぞれ第１、第２セレクタ４３．４４に対する選択制御信
号が出力される。比較器２３から得られる遅延クロック
の遅延量が、レジスチ４７の設定遅延量より大きい場合
は第１セレクタ４３は第１遅延用フリップフロップ４１
の出力を選択するように制御される。同様に比較器２４
から得られる遅延クロックの遅延量が、レジスタ４７の
設定遅延量より大きい場合は第２セレクタは第２遅延用
フリップフロップ４２の出力を選択するように制御され
る。

例えば固定遅延クロックのシステムクロックに対する遅
延Ｔ、がその１サイクルのほぼ３分の１とする。この時
、第３図Ａのシステムクロックに対し、波形生成ロジッ
ク１４のセット用出力端子Ｓから例えば第３図Ｂに示す
ようにパターンＡ、Ｂ、Ｃ・・・が各システムクロック
ごとに順次得られたとすると、第１遅延用フリップフロ
ップ４１の出力として第３図Ｃに示すようにその入力に
対し、Ｔ９だけ遅延したものとなる。従ってレジスタ４
７に設定する遅延量Ｔ、を例えばシステムクロックのほ
ぼ半サイクルとすると、比較器２３の出力遅延クロック
の遅延量がＴ、より小さい時は、第１遅延用フリップフ
ロップ４１の人カバターン（第３図Ｂ）が第１セレクタ
４３で選択され、そのパターンがその時の遅延クロック
で取出されてフリップフロップ２５へ供給される。遅延
クロックの遅延量がＴｓより大きい時は、第１遅延用フ
リップフロップ４１の出カバターン（第３図Ｃ）が第１
セレクタ４３で選択され、そのパターンがその時の遅延
クロックで取出されてフリップフロップ２５へ供給され
る。このため例えばパターンＡを、そのサイクルを越え
て遅延クロックで取出すことができる。しかもこの場合
は各パターン情報に対して遅延クロックが１対１で対応
じているため、クロックオープンとなっても、パターン
情報と遅延クロックとの対応関係がくずれるおそれはな
い。

同様にダブルクロックやマルチクロックになってもパタ
ーン情報と遅延クロックとの対応関係が保持される。

第４図に請求項２の発明の実施例を示し、第１図と対応
する部分に同一符号を付けである。この例では同期用フ
リップフロップ１２の出力端子に遅延用フリップフロッ
プ５１のデータ端子りが接続され、遅延用フリップフロ
ップ５１に、タイミング発生器１７から固定遅延クロッ
クにより同期用フリップフロップ１２の出力が取込まれ
る。遅延用フリッププロップ５１の入力と出力との何れ
かがセレクタ５２で選択されて波形生成ロジック１４へ
供給される。セレクタ５２はタイミング発生器１７から
の選択制御信号により制御され、遅延クロックが設定遅
延量より大きい時に、遅延用フリップフロップ５１の出
力が選択されるようにする。この場合もシステムクロッ
クのレートを越えて遅延クロ・ツクを設定することがで
き、かつクロックオープン、ダブルクロック、マルチク
ロックにおいてパターン情報と遅延クロックとの対応が
保持されることは容易に理解されよう。

「発明の効果」 以上述べたようにこの発明によればシステムクロックの
レイトを越えて遅延クロックを設定することができ、し
かもクロックオープン、ダブルクロック、マルチクロッ
クの場合もパターン情報と遅延クロックとの対応が保持
される。また第７図と比較して見ればわかるようにイン
タリーブ方式よりも構成が簡単になる。

【図面の簡単な説明】

第１図はこの発明の実施例を示すブロック図、第２図は
第１図中のタイミング発生器１７の具体例を示すブロッ
ク図、第３図はシステムクロックと、固定遅延前後のパ
ターンとの関係例を示す図、第４図はこの発明の他の実
施例を示すブロック図、第５図は従来の波形生成回路を
示すブロック図、第６図は従来の回路の動作を説明する
ためのタイムチャート、第７図は従来のインターリーブ
方式の波形生成回路を示すブロック図、第８図は第７図
の回路におけるクロックオープンの際の問題点を示すタ
イムチャート、第９図は第７図の回路におけるダブルク
ロックの際の問題点を示すタイムチャートである。

Claims (2)

【特許請求の範囲】
1. （１）パターン情報を同期用フリップフロップでシステ
   ムクロックに同期化し、その同期化されたパターン情報
   を波形生成ロジックでそのパターン情報に応じてセット
   用出力端子及びリセット用出力端子にそれぞれ高レベル
   又は低レベルを出力し、上記システムクロックと同期し
   、これに対して設定された量だけ遅延された遅延クロッ
   クをタイミング発生器から出力し、その遅延クロックの
   １つを第１ゲートへ供給し、他の１つを第２ゲートへ供
   給し、これら第１、第２ゲートにそれぞれ上記セット用
   出力端子及びリセット用出力端子の各出力を供給し、そ
   の第１、第２ゲートの出力でセットリセットフリップフ
   ロップをそれぞれセット、リセットする波形生成回路に
   おいて、 上記波形生成ロジックのセット用出力端子と直列に挿入
   され、そのセット用出力端子の出力を、上記システムク
   ロックに対し、その１サイクル以下の遅延が与えられた
   固定遅延クロックで取込む第１遅延用フリップフロップ
   と、 その第１遅延用フリップフロップの入力と出力との一方
   を選択して上記第１ゲートへ供給する第１セレクタと、 上記波形生成ロジックのリセット用出力端子と直列に挿
   入され、そのリセット用出力端子の出力を、上記固定遅
   延クロックで取込む第２遅延用フリップフロップと、 その第２遅延用フリップフロップの入力と出力との一方
   を選択して上記第２ゲートへ供給する第２セレクタと、 上記遅延クロックの遅延量と、上記固定遅延クロックの
   遅延量と対応した遅延量とを比較し、前者の方が大きい
   時に上記第１、第２セレクタを、上記遅延用フリップフ
   ロップの出力を選択するように制御する比較器と、 を具備することを特徴とする波形生成回路。
2. （２）パターン情報を同期用フリップフロップでシステ
   ムクロックに同期化し、その同期化されたパターン情報
   を波形生成ロジックでそのパターン情報に応じてセット
   用出力端子及びリセット用出力端子にそれぞれ高レベル
   又は低レベルを出力し、上記システムクロックと同期し
   、これに対して設定された量だけ遅延された遅延クロッ
   クをタイミング発生器から出力し、その遅延クロックの
   １つを第１ゲートへ供給し、他の１つを第２ゲートへ供
   給し、これら第１、第２ゲートにそれぞれ上記セット用
   出力端子及びリセット用出力端子の各出力を供給し、そ
   の第１、第２ゲートの出力でセットリセットフリップフ
   ロップをそれぞれセット、リセットする波形生成回路に
   おいて、 上記同期用フリップフロップの出力側に直列に挿入され
   、その同期用フリップフロップの出力を、上記システム
   クロックに対し、その１サイクル以下の遅延が与えられ
   た固定遅延クロックで取込む遅延用フリップフロップと
   、 その遅延用フリップフロップの入力と出力との一方を選
   択して上記波形生成ロジックへ供給するセレクタと、 上記遅延クロックの遅延量と、上記固定遅延クロックの
   遅延量と対応した遅延量とを比較し、前者の方が大きい
   時に上記セレクタを、上記遅延用フリップフロップの出
   力を選択するように制御する比較器と、 を具備することを特徴とする波形生成回路。