WO2014101103A1 - 时钟产生器以及包括其的开关电容电路 - Google Patents

时钟产生器以及包括其的开关电容电路 Download PDF

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clock
overlapping
phase
signal
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刘松
杨飞琴
吴柯
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香港中国模拟技术有限公司
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    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator

Definitions

  • the present invention relates to the field of integrated circuit (IC) design technology, and relates to a clock generator, and more particularly to a clock generator which can generate a multi-phase non-overlapping clock signal and is affected by a PVT factor, and a switched capacitor circuit including an application clock generator.
  • IC integrated circuit
  • Figure 1 shows a two-phase non-overlapping clock signal (Two-phase None-Overlapping)
  • Multiphase non-overlapping clock signals such as those shown in Figure 1 are widely used in integrated circuits, and the higher the timing accuracy, the better the performance of the integrated circuit.
  • a two-phase non-overlapping clock signal as an example, it is widely used in Switch-Capacitor Circuits.
  • ADC analog-to-digital converter
  • the implementation of the sampling and amplification functions of the switched-capacitor circuit 'need to provide clock signal control; to avoid the appearance in the switched-capacitor circuit
  • the phenomenon of "charge sharing" of i reduces the destructiveness of information reliability due to "charge sharing”.
  • the switching circuit usually uses a two-phase non-overlapping clock signal as shown in FIG.
  • FIG. 2 is a circuit diagram showing a conventional clock generator for generating a two-phase non-overlapping clock signal as shown in FIG. 1.
  • the inverter 10 is used to implement clock flipping; the input clock of the NAND gate N1 is connected to the reference clock signal, and the other end is input of the clock2 signal, and the NAND gate
  • the output end of N1 is output to the first group of inverters ( ⁇ 1/ ⁇ 12/ ⁇ 3) formed by serial connection in series; the clock signal (10 output) after the flipping of one input terminal of the NAND gate N2, and the clockl signal input to the other end,
  • the output of the NAND gate N2 is output to a second group of inverters (I21/I22/I23) formed in series in series.
  • the closed-loop circuit composed of NAND gates (Nl, N2) and two sets of inverters (II 1/I12/I13 and I21/I22/I23) can guarantee the time interval ⁇ between clockl and clock2, and the specific time interval ⁇
  • the size can also be determined by the delay ( ⁇ ) of the first set of inverters (I11/I12/I13) or the second set of inverters (I21/I22/I23).
  • the present invention provides the following technical solutions.
  • a comparison module (34) for comparing a frequency of the standard clock signal (clock4) and a frequency of the third clock signal (clock3)';
  • the bias signal is fed back to the ring oscillator (32) to adjust the frequency of the third clock signal (clock3) until the frequency of the third clock signal (clock3) and the standard clock.
  • the frequencies of the signals (cl 0C k4) are compared in the comparison module (34) to be substantially equal;
  • the bias signal is fed back to the non-overlapping clock signal generating module (31) to reduce the offset of the two-phase clock time interval ( ⁇ ).
  • a clock generator according to an embodiment of the present invention, wherein the non-overlapping clock signal generating module (31) and the ring oscillator (32) are adjacently arranged in a chip and are formed in synchronization with the same process.
  • the delay generated by the inverter used ( ⁇ ) is in the non-overlapping clock signal generation module (31)
  • a clock generator according to still another embodiment of the present invention, wherein the offset of the two-phase clock time interval ( ⁇ ) is caused by the multiphase non-overlapping clock signal being affected by process, voltage and/or temperature factors.
  • the third clock signal (clock3) is affected by the process, voltage, and/or temperature factors substantially the same as the process of the multiphase non-overlapping clock signal. , voltage and / or temperature are affected by the chapter.
  • the non-overlapping clock signal generating module (31) is a current controllable non-overlapping clock signal generating module (31), and the ring oscillator (32) is current controllable.
  • the ring oscillator (32), the bias signal is a bias current signal.
  • the bias current signal adjusts a current magnitude according to a comparison result of the comparison module (34) to correct a frequency of the third clock signal (clock3) and a two-phase clock. Time interval ( ⁇ ).
  • the bias signal is biased to all of the gates of the ring oscillator (32), the bias signals being also biased to the non-overlapping clock signal generation All the gates of module (31).
  • the multi-phase non-overlapping clock signal may be a multi-phase non-overlapping clock of two or more phases: ⁇ , ⁇ .
  • the reference clock signal generated by the pass-through crystal is input to the non-overlapping clock signal generating block (31).
  • the standard clock signal (clock4) is unaffected by process, voltage and/or temperature factors.
  • a switched capacitor circuit comprising any of the clock generators described above, the multiphase non-overlapping clock signal output by the clock generator being applied in the switching circuit.
  • the clock generator and the switched capacitor circuit provided by the invention form a feedback loop (ie, a compensation loop or a compensation system) through a ring oscillator, a frequency detection module, a comparison module, a programmable number, a generation module, and a bias signal feedback adjustment loop.
  • the frequency of the clock signal output by the oscillator is equal to the frequency of the standard clock signal : '
  • the two-phase clock interval of the multi-phase non-overlapping clock signal can also be corrected in real time or at one time, and the two-phase clock time interval is reduced.
  • the offset of ⁇ is such that it is largely unaffected by factors such as PVT.
  • the two-phase clock time interval ⁇ of the multi-phase non-overlapping clock signal output by the clock generator is stable and high in accuracy, and the performance of the switched capacitor circuit using the clock generator is good.
  • Figure 1 is a schematic diagram of a two-phase non-overlapping clock signal.
  • FIG. 3 is a schematic structural diagram of a clock generator according to an embodiment of the invention.
  • the following is a description of some of the various possible embodiments of the present invention, which are intended to provide a basic understanding of the invention and are not intended to identify key or critical elements of the invention. It is to be understood that, in accordance with the technical scope of the present invention, those skilled in the art can propose other implementations that are interchangeable without departing from the spirit of the invention. Therefore, the following detailed description and the accompanying drawings are merely illustrative of the embodiments of the invention, and are not intended to
  • the clock generator 30 is used to generate a two-phase non-overlapping clock signal, ie, a clock *g ⁇ * Factory King: JL signal generation module 31, non-overlapping clock signal generation module 31 can refer to the input one way ci ⁇
  • the reference clock signal can be, but is not limited to, generated by an over-crystal. Specifically, as shown in FIG.
  • the clock generator 30 further includes a ring oscillator 32.
  • the ring oscillator 32 may specifically be composed mainly of a NAND gate and a plurality of inverters.
  • the delay ⁇ ⁇ generated by the plurality of inverters determines the The frequency of the clock signal clock3 output by the ring oscillator 32.
  • the layout layout of the inverter is also the same.
  • the ring oscillator 32 have the same process (ie, the same manufacturing process) as the non-overlapping clock signal generating module 31, the same voltage (ie, the power supply voltage is the same), the same temperature (ie, the same ambient temperature), and the output of the ring oscillator 32.
  • the influence of the PVT of the clock signal clock3 is substantially the same as the influence of the PVT of the output clock signals clockl and clock2 of the non-overlapping clock signal generating module 31.
  • the frequency change caused by the clock signal clock3 being affected by the PVT can reflect the clockl and clock2
  • the offset of the two-phase clock interval ⁇ In this embodiment, the frequency of clock3 is determined by the delay ⁇ of the plurality of series inverters used by it.
  • the ratio between the on state (ON) and the off state (.OFF) is also the same as the ratio between the on state (ON) and the off state GOFF of the clock signal clockl or clock2.
  • ⁇ 1 ⁇
  • the frequency ⁇ of the clock information clock3 is one-nth of the clock signal clock1 or clock2
  • the PVT affects the ring oscillator 32 by 5 and the PVT pair non-overlapping clock signal generating module 31 The impact is equally consistent.
  • the output terminal 351 of the programmable bias signal generating module 35 outputs the bias signal pi to the ring oscillator 32, and the output terminal 352 outputs the bias signal p2 to the non-overlapping clock signal generating module 31, the bias signal.
  • P2 and pi are the same signals.
  • the bias signals pi and p2 are the same 0 bias current signals.
  • the magnitudes of the bias signals pi and p2 can be adjusted to be output according to the comparison of the frequencies £ and f4 in the comparison module 34.
  • the bias signals pi and p2 can be set as a bias voltage signal whose voltage magnitude can be adjustably changed according to the comparison result, thereby correcting the frequency of the third clock signal clock3 and the two-phase clock time interval ⁇ .
  • the bias signals pi and p2 can be set as a bias voltage signal whose voltage magnitude can be adjustably changed according to the comparison result, thereby correcting the frequency of the third clock signal clock3 and the two-phase clock time interval ⁇ .
  • the bias current signal pi can be biased to all gates of the ring oscillator 32 (eg, NAND gates, inverters), that is, the output 351 is coupled to all gates of the ring oscillator 32.
  • the bias current signal p2 can also be biased to all gates (eg, NAND gates, inverters) of the non-overlapping clock signal generation module 31, and the output 352 is coupled to all of the non-overlapping clock signal generation modules 31.
  • the bias current signal p2 can be generated by mirroring the bias current signal pi current.
  • the "programmable" in the programmable bias signal generation module 35 reflects the adjustable size of the output bias signal.
  • a clock generator for multiphase non-overlapping clock signals For example, if it is necessary to generate a multi-phase non-overlapping clock signal of three-phase three-phase or more, the non-overlapping clock signal generating module 31 is equivalently converted to have a function of generating a three-phase or three-phase non-overlapping clock signal function.
  • the overlapping clock signal generating module may be used, and other modules (for example, the frequency detecting module 33, the comparing module 34, and the programmable bias signal generating module (5) are configured to be adaptively changed, and may not be substantially changed.

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Abstract

本发明涉及集成电路设计领域，提供了一种时钟产生器（30）以及包括其的开关电容电路。时钟产生器（30）包括：非重叠时钟信号产生模块（31）、用于形成反馈回路的环型振荡器（32）、频率检测模块（33）、比较模块（34）、和可编程偏置信号产生模块（35）。可编程偏置信号产生模块（35）生成的偏置信号被反馈输入至环形振荡器（32）以调节其输出的第三时钟信号的频率，直至第三时钟信号的频率和标准时钟信号的频率在比较模块（34）中基本相等。偏置信号被反馈输入至非重叠信号产生模块（31）以减小所述两相时钟的时间间隔的偏移。时钟产生器（30）输出的多相非重叠时钟信号的两相时钟的时间间隔稳定、精确度高。使用时钟产生器（30）的开关电容电路的性能好。

Description

时钟产生器以及包括其的开关电容电 技术领域
本发明属于集成电路（IC )设计技术领域， 涉及时钟产生器， 尤 其涉及受 PVT 因素影响小的可以生成多相非重叠时钟信号的时钟产 生器以及包括应用时钟产生器的开关电容电路。 背景技术
在 IC 设计中， 芯片中的某些电路模块需要同时使用多相时钟信 号， 特别是多相非重叠时钟信号 （ Multiple phase None-Overlapping Clocks Signal ) , 任意两个时钟信号之间被设置时间间隔以使各相时 钟信号在任一时刻不会出现其中 壬意两个时钟信号同时处于 "开态
( ON ) " , 因此， 必须控制好各相时钟信 的时序关系， 以保证其非 會眷
图 1 所示为两相非重叠时钟信号 （ Two-phase None-Overlapping
Clocks Signal )的示意图。其中, "clockl'，表示其中一个时钟信号， "clock 2"表示另一个时钟信号。 在图 1所示实施例中， clockl和 clock2之间 的相位差为 180。， 两相时钟在任何时刻都不可以同时处于' ΌΝ"状态。 为确保时钟之间的非重叠性， 相应的时钟产生器需保证其中任何一个 时钟信号的下降沿与另一个时钟信号的上升沿保持一个间隙 （gap ) , 这个间隙被称为两相时钟时间间隔 （即如图 1 中所示的 τ ) 。
诸如图 1所示的多相非重叠时钟信号在集成电路中被广泛使用， 并且， 时序精度越高， 集成电路的性能越好。 以两相非重叠时钟信号 为例， 其广泛地应用于开关电容 各 （Switch-Capacitor Circuit ) 中。 例如， 模数转换器 （ADC ) 的采样保持 (Sample and Hold)电路中， 其 开关电容电路的采样和放大功能的实现，'需要为之提供时钟信号控 制； 为了避免在开关电容电路中出现所 i 的"电荷共享"的现象、 降低 因"电荷共享"对信息准确度的破坏性， 其开关电路电路通常选用如图 1所示的两相非重叠时钟信号。
图 2所示为传统的用于生成如图 1所示的两相非重叠时钟信号的 时钟产生器的电路示意图。 其中， 反相器 10用于实现时钟翻转； 与非 门 N1的一输入端接参考时钟信号， 另一端输入 clock2信号， 与非门 Nl的输出端输出至依次串联连接形成的第一组反相器（ Π1/Ί12/Π3 ); 与非门 N2的一输入端接翻转后的时钟信号 （10输出） ， 另一端输入 clockl信号， 与非门 N2的输出端输出至依次串联连接形成的第二组 反相器（I21/I22/I23 ) 。 与非门 （Nl, N2 )和两组反向器（ II 1/I12/I13 和 I21/I22/I23 )组成的闭环电路可^保证 clockl和 clock2之间的时间 间隔 τ, 时间间隔 τ的具体大小也可以由第一组反相器 （I11/I12/I13 ) 或第二组反相器 （I21/I22/I23 ) 的延迟 （τ) 决定。
但是， 在实际的集成电路中， 产生多 非重叠时钟信号的时钟产 生器容易受工艺、 电压和 /或温度（Process/Voltage/Temperature, 业界 简称为 PVT)等诸多因素的影响， 两相时钟时间间隔 τ也容易随 PVT 的变化而偏移。 例如， 晶圆批次不同时， 时间间隔 τ可能不同； 环境
/J^Ui./ *又, -Γ |、 1=1 c HOJ- , E .■、" Γ.Β，Ι f.a，l JI T -sr 6b -Γ、 rs "Ji .， 飞、 * r -r "J 5 ■·、 f.a··l l.¾l， P '¾■ T - —ΓJΓ 能不同。 因此， 现有的时钟产生器中， 其产生的任意两相时钟信号之 丄 "_η ½» 曰 , 丄
iM日 p\i IWJ IWJ ri¾ 1 ^Λ^^Λ,^ , ^ 7及 父 夕 , CJ I itg r 日 \n 夕 越大， 越容易影响使用该时钟信号的电路系统的性能。 例如， 在开关
一 ，― . , , '一 ,、 、
¾谷¾ 甲， ¾ τ Ί且- 137^^— ^王/夂 、 w— j 偏移牧 子級 ， 由于时钟产生器之后的緩冲器的 « 失匹配， 可能导致开关电容电路 发生"电荷共享"现象， 使开关电容电路 大大降低。 发明内容 η
本发明的目的在于， 减小多相非重叠时钟信号的两相时钟时间间 隔 τ的偏移， 提高两相时钟时间间隔 τ的稳定性。
为实现以上目的或者其他目的， 本发明提供以下技术方案。
按照本发明的一方面， 提供一种时钟产生器， 包括用于产生多相 非重叠时钟信号的非重叠时钟信号产生模块 （31 ) ， 并且还包括： 环形振荡器 （32) , 其用于生成反映所述多相非重叠时钟信 号的两相时钟时间间隔 （τ) 的偏移的第三时钟信号 （clock3 ) ； 频率检测模块 （ 33 ) ， 用于检测其输入的标准时钟信号 ( clock4 ) 和所述第三时钟信 ( clock3 ) 的频率；
比较模块 （34) ， 其用于比较^ "述标准时钟信号 （clock4) 的频率和所述第三时钟信号 （clock3 )'的频率；
可编程偏置信号产生模块（35 ) ，： 其用于根据所述比较模块 ( 34 ) 输出的比较结果可调节地输出偏置信号；
其中， 所述偏置信号被反馈输入至所述环形振荡器 （32) 以调节 所述第三时钟信号（ clock3 )的频率， 直至所述第三时钟信号（ clock3 ) 的频率和所述标准时钟信号 （cl0Ck4) 的频率在所述比较模块 （34) 中被比较为基本相等；
并且， 所述偏置信号被反馈输入至所述非重叠时钟信号产生模块 (31) 以减小所述两相时钟时间间隔 （τ) 的偏移。
按照本发明一实施例的时钟产生器， 其中， 所述非重叠时钟信号 产生模块 （31 ) 与所述环形振荡器 （32) 在芯片中相邻布局并以相同 的工艺同步制造形成。
睡
进一步， 可选地， 所述非重叠时钟信号产生模块 （31 ) 中使用的
Figure imgf000005_0001
^r ,所 f ) Φ Jfl 千 Ψ 5ί 迟的反相器相同， 反相器之间的版图布局结构也相同。
、 ， 、 口 、
用的反相器所产生的延迟 （τΐ) 是非重叠时钟信号产生模块 （31 ) 中
ΓΠ c: J-o fiFi- it *1- J-m π - ^ π - ^Π Γ^Π HSL ― 、 « ^ „ J- ：^ trj 人 ^ n\ j ^t- trj ^ ^TW W， '^T Μ 'HJ Ί V I / w、j 11 Ί"σ , ll v J "-^ 于 1的整数。
在之前任一实施例的时钟产生器中， 所述非重叠时钟信号产生模 块 （31) 中使用的多个反相器可以相同， 也可以不同。
按照本发明又一实施例的时钟产生器， 其中， 所述两相时钟时间 间隔 （τ) 的偏移是由于所述多相非重叠时钟信号受工艺、 电压和 /或 温度因素影响所导致。
在之前任一实施例的时钟产生 *器中， 所述第三时钟信号（clock3) 所受工艺、电压和 /或温度因素的影响基本相同于所述多相非重叠时钟 信号所受所述工艺、 电压和 /或温度因章 影响。
在之前任一实施例的时钟产生器中， 所述非重叠时钟信号产生模 块 （31) 为电流可控型非重叠时钟信号产生模块 （31 ) , 所述环形振 荡器 （32) 为电流可控型环形振荡器 （32) , 所述偏置信号为偏置电 流信号。
在之前任一实施例的时钟产生器中， 所述偏置电流信号根据所述 比较模块 （34) 的比较结果调节电流大小， 以校正所述第三时钟信号 ( clock3 ) 的频率和两相时钟时间间隔 （τ) 。 在之前任一实施例的时钟产生器中， 所述偏置信号偏置至所述环 形振荡器 （32 ) 的所有门电路上， 所述偏置信号也偏置至所述非重叠 时钟信号产生模块 （31 ) 的所有门电路上。
擧
在之前任一实施例的时钟产生器中， 所述多相非重叠时钟信号可 以为两相或两相以上的多相非重叠时钟: ί言,号。
在之前任一实施例的时钟产生器中'， 籩过晶振产生的参考时钟信 号被输入至所述非重叠时钟信号产生模块 （31 ) 。
在之前任一实施例的时钟产生器中， 所述标准时钟信号（clock4 ) 不受工艺、 电压和 /或温度因素的影响。
在之前任一实施例的时钟产生器中， 所述多相非重叠时钟信号的 两相时钟时间间隔受标准时钟信号 （clock4 ) 控制。
按照本发明的又一方面， 提供一种开关电容电路， 其包括以上所 述及的任一种时钟产生器， 所述时钟产生器输出的多相非重叠时钟信 号在所述开关电路中应用。
本发明提供的时钟产生器和开关电容电路中， 通过环形振荡器、 频率检测模块、比较模块、可编程 置 号,产生模块形成反馈回路（即 补偿回路或补偿系统） ， 偏置信号反馈调整环形振荡器输出的时钟信 号的频率等于标准时钟信号的频率的同 :时；'还可以实时地或者一次性 地校正多相非重叠时钟信号的两相时钟时间间隔， 减小了两相时钟时 间间隔 τ的偏移， 使其基本不受 PVT等因素的影响。 该时钟产生器输 出的多相非重叠时钟信号的两相时钟时间间隔 τ稳定， 精确度高， 使 用该时钟产生器的开关电容电路的性能好。 附图说明
从结合附图的以下详细说明中， 将会使本发明的上述和其他目的 及优点更加完全清楚，其中，相同或相似的要素采用相同的标号表示。
图 1是两相非重叠时钟信号的示意图。
图 2是传统的用于生成如图 1 所示的两相非重叠时钟信号的时钟 产生器的电路示意图。
图 3是按照本发明一实施例的时钟产生器的结构示意图。 具体实施方式 下面介绍的是本发明的多个可能实施例中的一些， 旨在提供对本发 明的基本了解， 并不旨在确认本发明的关键或决定性的要素或限定所要 保护的范围。 容易理解， 根据本发明的技术方案， 在不变更本发明的实 质精神下， 本领域的一般技术人员可以提出可相互替换的其他实现方 式。 因此， 以下具体实施方式以及附图仅是对本发明的技术方案的示例 性说明， 而不应当视为本发明的全部或者视为对本发明技术方案的限定 或限制。
下面的描述中， 为描述的清楚和简明， 并没有对图中所示的所有 多个部件进行描述。 附图中公开杀1 ¾了为本领域普通技术人员提供本 发明的完全能够实现的多个部件。 对于,本 4 域技术人员来说， 许多部 件的操作都是熟悉而且明显的。
l¾ T. ^ 昭 太 *日 β— frfi Η+ · fi 哭 ΑΑ έΐ ^ ·^咅闳 ή- 该实施例中， 时钟产生器 30 用于产生两相非重叠时钟信号， 即时钟
Figure imgf000007_0001
*g σ * 厂 王 ： JL 信号产生模块 31 , 非重叠时钟信号产生模块 31可以将输入的一路参 考 ci\| -?T s可 W ffi厂; ϊ· 、 里： K: ^ ^Τ Ί5 T ρΓ ^Τ Ί¾ T ClOC 1 口 clock2。 参考时钟信号可以但不限于通<过晶振产生。 具体地， 如图 1 所示， 非重叠时钟信号产生模块 31 使用了若千反相器和与非门， 其 中反相器 311用于将参考时钟信号翻转， 并进一步输入至与非门 316 的一端； 与非门 312的一输入端接入参考时钟信号， 其另一输入端由 时钟信号 clock2反馈输入， 与非 312 参考时钟信号和时钟信号 clock2作与非逻辑处理后输出至反相器 3.i3 , 进一步， 依次串联连接 的反相器 313、 314和 315用于产生延迟，该延迟基本等于时间间隔 τ, 进一步地， 反相器 315输出时钟信号 clockl ; 与非门 316的另一输入 端由时钟信号 clockl反馈输入， 与非门 316将翻转的参考时钟信号和 时钟信号 clockl作与非逻辑处理后输出至反相器 317， 进一步， 依次 串联连接的反相器 317、 318和 319用于产生延迟， 该延迟基本等于 时间间隔 Γ , 反相器 319进而输出时钟信号 clock2。 时钟信号 clockl 反馈输入至与非门 312, 时钟信号 clock2反馈输入至与非门 316， 这 样保证 clockl和 clock2之间存在两相 B†钟时间间隔 τ (以下也简称为 "时间间隔 τ" ；) 。 在不考虑 PVT等因素的影响下， 时间间隔 τ的偏 移基本为 0， 也即时间间隔 τ为某一预定的恒定值， 但是， 在 PVT等 因素的影响下， clockl和 clock2的频率的变化使时间间隔 τ可以发生 变化， 其相对预定恒定值发生偏 ,, 也即产生两相时钟时间间隔 τ的 偏移。
为减小时间间隔 τ受 PVT影响所产生的偏移， 优选地， 反相器 313、 314、 315、 317、 318和 319为相同的反相器， 它们不但结构相 同、 参数相同， 版图布局等也相同， 并且它们之间相邻布局， 这样使 反相器 313、 314和 315产生的延迟与反相器 317、 318和 319产生的 延迟尽量相等。
继续如图 3所示， 时钟产生器 30还包括环形振荡器 32， 环形振 荡器 32 具体地也可以主要由与非门和多个反相器组成， 多个反相器 产生的延迟 τΐ决定该环形振荡器 32输出的时钟信号 clock3的频率。
^A . ί ^ ¾ 9.fe fe Ε -^Ψί -¾- fi it 31 A 中相邻布局并以相同的工艺同步制造形成， 环形振荡器 32 所使用的 i=. 门 h. ^ -^ ^. ^r A^- 3- it. A- -i^+i. 11 f m A h. ib 门 -ipi IS! TT J¾ 一 -i「 I ·! ~"V "l「 玉 ： JL H-g | |c> 工 穴 J l r/\ 15^ /ig »'j - "l「 ι ■) 叮 I— J ， l、 " ~n、 荡器 32所使用的反相器也与非重叠时钟信号产生模块 31使用的反相 口, 3 丄 t-r Μλ le -Hr «3 Λ «3 丄 OL .4t Li,
I°J , ^-^ T H^^^ra^--^ 里 E O\J ^TI& 厂 尺 i> i 、 j 反相器的版图布局结构也相同。 这样， 容易使环形振荡器 32 与非重 叠时钟信号产生模块 31 的工艺相同 （即制造工艺相同） 、 电压相同 (即电源电压相同） 、 温度相同 （即环境温度相同） , 环形振荡器 32 的输出时钟信号 clock3所受 PVT的影响与非重叠时钟信号产生模块 31的输出时钟信号 clockl和 clock2所受 PVT的影响基本相同，因此， 时钟信号 clock3 受 PVT影响所导致的频率变化可以反映 clockl 和 clock2 之间的两相时钟时间间隔 τ 的偏移。 在该实施例中， clock3 的频率由其使用的多个串联的反相器的延迟 τΐ 决定， τ1=τ时， 时钟 信号 clock3的频率等于时钟信号 clockl和 clock2的频率， 并且， 时 钟信号 clock3 的开态 （ON) 与关态 （.OFF)之间的比也与时钟信号 clockl或 clock2的开态（ ON )与奚态 GOFF )之间的比相同。 时钟信 号 clock3的频率相对标准信号 clock4的频率的差值越大，其反映非重 叠时钟信号产生模块 31中的两相时钟时间间隔 τ的偏移越大（ τ变得 更大或更小） ， 反之则偏移越小。
在其他实施例中， 在时钟产生器 30应用于高速情形时， 为避免 clock3 的周期太短 （或频率太高） ， τΐ可以与 τ之间成倍数关系， 即， 环形振荡器 32 使用的反相器的数目是非重叠时钟信号产生模块 31 中用于产生时间间隔 τ的反相器的数目的 η倍 （η为大于或等于 2 的整数， 例如 η=10 ) , 这样， τ1=ητ， 时钟信息 clock3的频率 β是时 钟信号 clockl或 clock2的 n分之一， 此时， PVT对环形振荡器 32的 5 影响与该 PVT对非重叠时钟信号产生模块 31的影响同样是一致的。
继续如图 3所示， 时钟产生器 30还包括频率检测模块 33 , 环形 振荡器 32 输出的时钟信息 clock3 以及外部提供的标准时钟信号 clock4被同时输入至频率检测模块 33 , '频:率检测模块 33可以检测时 钟信息 clock3的频率 f3， 还可以检测标准时钟信号 clock4的频率 f4。 i n Jt ^>ϋ Η+ r.lnr.W4且右^堂 frfiM "唐 · 太 ？ ^ PVT ¾ 响， 其基本与非重叠时钟信号产生模块 31 在两相时钟时间间隔 τ的
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两相非重叠时钟信号 （ clockl和 clock2 ) 的两相时钟时间间隔可以受 二 Ά nJ- k , I-r S- — 一 ^. *k,l
仲 /(i H、J 'Vy '| θ ClO f -iic. Wi。
15 继续如图 3所示， 时钟产生器 30 包括比较模块 34和可编程偏 置信号产生模块 35 ,比较模块 34可以将时钟信息 clock3的频率 f3和 时钟信号 clock4的频率 f4进行比较； 若频率 β与 f4不相同， 表明环 形振荡器 32受 PVT影响， 两相非重叠时钟信号的两相时钟时间间隔 τ产生偏移， 比较模块 34可以输出控制信，号至可编程偏置信号产生模 0 块 35，以使可编程偏置信号产生柳夬 35 节输出的偏置信号的高度； 若频率 β与 f4相同， 则表明环形振荡器 32基本不受 PVT影响， 两 相非重叠时钟信号的两相时钟时间间隔 τ没有产生偏移， 比较模块 34 输出另一控制信号至可编程偏置信号产生模块 35，以使可编程偏置信 号产生模块 35维持输出同一高度的偏置信号。
5 在该实施例中， 可编程偏置信号产生模块 35 的输出端 351 输出 偏置信号 pi至环形振荡器 32,输出端 352输出偏置信号 p2至非重叠 时钟信号产生模块 31 , 偏置信号 p2与 pi为相同的信号。 在非重叠时 钟信号产生模块 31 为电流可控型非重叠时钟信号产生模块、 环形振 荡器 32为电流可控型环形振荡器 32时， 偏置信号 pi和 p2为相同的 0 偏置电流信号， 偏置信号 pi 和 p2 的电流大小可以根据比较模块 34 中频率 £3与 f4的比较结果来可调节地输出， 因此， 输出的偏置电流 信号的大小变化可以进一步使环 ¾振荡,器、 32 的频率变化， 直到频率 f3与 f4基本相等； 此过程中， 偏置电流信号 （ p2 ) 也被同步地调节， 从而可以调节 clockl和 clock2的频率，进而可以减小两相时钟时间间 隔 τ的偏移。 频率 f3与 f4基本相等时， 即表示两相时钟时间间隔 τ 的偏移基本被消除， 此时输出的两相非重叠时钟信号 （ clockl 和 clock2 ) 的精确度高， 容易确保两个时钟信号 （clockl 和 clock2 ) 不 产生重叠，其应用于 CMOS开关电容电路中时，不会出现"电荷共享" 现象， 在 ADC (模数转换器） 中非常有利于模拟信号的精确线性化处 理。
在其他实施例中， 在非重叠时钟信号产生模块 31 为电压可控型 非重叠时钟信号产生模块、 环形振荡器 32 为电压可控型环形振荡器 32时， 相应地， 偏置信号 pi和 p2可以设置为偏置电压信号， 其电压 大小可以根据比较结果可调节地变化， 进而校正第三时钟信号 clock3 的频率和两相时钟时间间隔 τ。 , 以 J 实施例中， 两相时钟时
I I Γ 「οΙ PJ.
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校正（在 PVT不再变化的情况下） ， 以减小两相时钟时间间隔 τ的偏 夕
在一实施例中， 偏置电流信号 pi可以偏置至环形振荡器 32的所 有门电路（例如与非门、 反相器） 上， 也即输出端 351耦接至环形振 荡器 32的所有门电路； 偏置电流信号 p2也可以偏置至非重叠时钟信 号产生模块 31的所有门电路（例如与非门、 反相器）上， 输出端 352 耦接至非重叠时钟信号产生模块 31 的所有门电路。 偏置电流信号 p2 可以通过对偏置电流信号 pi 电流镜像来生成。 例如， 如果频率 β大 于 f4 , 比较模块 34将输出信号使可编程偏置信号产生模块 35输出的 偏置电流信号 pi 的电流减小， p2的电流 同样减小， 这样， 时钟信 号 clock3的频率 β将减小， 两相时钟时间.间隔 τ的偏移也减小， 其 受 PVT等因素的影响将得到校正。
需要理解的是， 可编程偏置信号产生模块 35 中的 "可编程" 反 映了其输出的偏置信号大小可调节的特征。
图 3所示实施例的时钟产生器 30可以应用于诸如 ADC和模拟滤 波器的开关电 ^电路中， 时钟产生器 30 所提供的两相非重叠时钟信 号不易受 PVT条件影响， 其两相时钟时间间隔的偏移小， 两相时钟时 间间隔稳定且精确。 因此， 开关电容电路使用该实施例的时钟产生器 30时， 可以避免发生 "电荷共享" 现象， 大大开关电容电路的性能。 尽管以上示例是基于产生两相非重叠时钟信号的时钟产生器 30 来说明的， 应当理解的是， 本领域技术人员将可以基于以上教导或启 示， 形成可以产生两相时钟时间间隔的偏移小的多相非重叠时钟信号 的时钟产生器。 例如， 如果需要生成三相 三相以上的多相非重叠时 钟信号， 对非重叠时钟信号产生模块 31 作等同变换， 使其被设置为 具有产生三相或三相以上非重叠时钟信号功能的非重叠时钟信号产 生模块即可， 其他模块 （例如， 频率检测模块 33、 比较模块 34、 可 编程偏置信号产生模块 （5 ) 结构设置在作适应性变化外， 可以不进 行实质性的改变。
将理解， 当据称将部件 "连接" 或 "耦接" 到另一个部件时， 它可 以直接连接或耦接到另一个部件或可以存在中间部件。 相反， 当据称将 部件 "直接耦接"或 "直接连接" 到另一个部件时， 则不存在中间部件。 而且， 如本文使用的 "连接" 或 "耦合" 可以包括以无线方式连接或耦 合。 正如本文所使用的， 术语 "和 /或" 包括一个或多个相关列出的项目 的任何和所有组合， 并且可以缩写为 。 容电路。 尽管只对其中一些本发明的实施 ^式^行了描述，、但是本领 域普通技术人员应当了解， 本发明可以在-不偏离其主旨与范围内以许 多其他的形式实施。 因此， 所展示的例子与实施方式被视为示意性的 而非限制性的， 在不脱离如所附各权利要求所定义的本发明精神及范 围的情况下， 本发明可能涵盖各种的修改与替换。

Claims

权 利 要 求
1. 一种时钟产生器，包括用于产生多相非重叠时钟信号的非重叠 时钟信号产生模块 （31) ， 其特征在于， 还包括：
环形振荡器（32) , 其用于生成反映所述多相非重叠时钟信 号的两相时钟时间间隔 （τ) 的偏移的第三时钟信号 （clock3) ； 频率检测模块 （ 33 ) , 用于检测其输入的标准时钟信号 ( clock4 ) 和所述第三时钟信号 ( clock3 ) 的频率；
比较模块 （34) ， 其用于比较所述标准时钟信号 （clock4) 的频率和所述第三时钟信号 （clock3) 的频率；
可编程偏置信号产生模块（35) , 其用于 >据所述比较模块 (34)输出的比较结果可调 也输出偏置信号；
其中， 所述偏置信号被反馈输入至所述环形振荡器 （ 32 ) 以调节 所述第三时钟信号（clock3)的频率，直至所述第三时钟信号（clock3) 的频率和所述标准时钟信号 （ei0ek4) 的频率在所述比较模块 （34) 中被比较为基本相等；
并且， 所述偏置信号被反馈输入至所述非重叠时钟信号产生模块 (31 ) 以减小所述两相时钟时间间隔 （;c) 的偏移。
2. 如权利要求 1所述的时钟产生器， 其特征在于， 所述非重叠时 钟信号产生模块（31) 与所述环形振荡器 （32)在芯片中相邻布局并 以相同的工艺同步制造形成。
3. 如权利要求 2所述的时钟产生器， 其特征在于， 所述非重叠时 钟信号产生模块（31 ) 中使用的用于产生延迟的反相器与所述环形振 荡器 （32) 中使用的用于产生延 ¾ ^反相器相同， 反相器之间的版图 布局结构也相同。
4. 如权利要求 1所述的时钟产生器， 其特征在于， 所述环形振荡 器 （32) 中使用的反相器所产生的延迟（τΐ) 是非重叠时钟信号产生 模块 （31 ) 中使用的反相器所产生的两相时钟时间间隔 （τ) 的 η倍， η为大于或等于 1的整数。
5. 如权利要求 1所述的时钟产生器， 其特征在于， 所述两相时钟 时间间隔 （τ) 的偏移是由于所述多相非重叠时钟信号受工艺、 电压 ^ l£J京^ ^尸Γ矛 。
6. 如权利要求 5所述的时钟产生器， 其特征在于， 所述第三时钟 信号 （clock3 ) 所受工艺、 电压和 /或温度因素的影响基本相同于所述 多相非重叠时钟信号所受所述工艺、 电压 或温度因素的影响。
7. 如权利要求 1所述的时钟产生器， λ特征在于， 所述非重叠时 钟信号产生模块（ 31 )为电流可控 非重叠时钟信号产生模块（ 3 1 ) ， 所述环形振荡器 （32 ) 为电流可控型环形振荡器 （32 ) , 所述偏置信 号为偏置电流信号。
8. 如权利要求 7所述的时钟产生器， 其特征在于， 所述偏置电流 信号根据所述比较模块 （34 ) 的比较结果调节电流大小， 以校正所述 第三时钟信号 （clock3 ) 的频率和两相时钟时间间隔 （τ )
9. 如权利要求 1所述的时钟产生器， 其特征在于， 所述偏置信号 偏置至所述环形振荡器 （32 ) 的所有门电路上， 所述偏置信号也偏置
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10. 如权利要求 1 所述的时钟产生器， 其特征在于， 所述多相非
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1 1. 如权利要求 1 所述的时钟产生器, t其特征在于， 通过晶振产 生的参考时钟信号被输入至所述^ 叠时钟信号产生模块 （31 )
12. 如权利要求 1所述的时钟产生器， 其特征在于， 所述标准时 钟信号 （clock4 ) 不受工艺、 电压和 /或温度因素的影响。
13. 如权利要求 1所述的时钟产生器， 其特征在于， 所述多相非 重叠时钟信号的两相时钟时间间隔受标准时钟信号 （clock4 ) 控制。
14. 一种开关电容电路， 其特征在于， 包括如权利要求 1 所述的 时钟产生器， 所述时钟产生器输出的多、相非重叠时钟信号在所述开关 电路中应用。
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