JP2017121014A - クロック選択回路及びこれを備えた電源装置 - Google Patents

クロック選択回路及びこれを備えた電源装置 Download PDF

Info

Publication number
JP2017121014A
JP2017121014A JP2015257252A JP2015257252A JP2017121014A JP 2017121014 A JP2017121014 A JP 2017121014A JP 2015257252 A JP2015257252 A JP 2015257252A JP 2015257252 A JP2015257252 A JP 2015257252A JP 2017121014 A JP2017121014 A JP 2017121014A
Authority
JP
Japan
Prior art keywords
clock
circuit
output
selection circuit
detection signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2015257252A
Other languages
English (en)
Inventor
幸輔 ▲高▼田
幸輔 ▲高▼田
Kosuke Takada
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ablic Inc
Original Assignee
Ablic Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ablic Inc filed Critical Ablic Inc
Priority to JP2015257252A priority Critical patent/JP2017121014A/ja
Priority to TW105141011A priority patent/TW201724753A/zh
Priority to US15/385,186 priority patent/US9887693B2/en
Priority to CN201611197484.9A priority patent/CN107024961A/zh
Priority to KR1020160179762A priority patent/KR20170077825A/ko
Publication of JP2017121014A publication Critical patent/JP2017121014A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/324—Power saving characterised by the action undertaken by lowering clock frequency
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3287—Power saving characterised by the action undertaken by switching off individual functional units in the computer system
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
    • Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • Dc-Dc Converters (AREA)
  • Electronic Switches (AREA)

Abstract

【課題】第１クロックに同期している状態から、第２クロックに切り替わる際に発生するクロック抜けを減少させることができるクロック選択回路を提供する。【解決手段】第１のクロックを検出して検出信号を出力するクロック検出回路と、検出信号が第１のレベルのときは第１のクロックを出力し、検出信号が第１のレベルと異なる第２のレベルのときは第２のクロックを出力するスイッチと、検出信号が前記第１のレベルから第２のレベルに切り替わったことに応答してワンショットパルスを出力するワンショット回路とを備え、スイッチの出力とワンショット回路の出力とを合わせて出力クロックとして出力する。【選択図】図１

Description

本発明は、クロック選択回路及びこれを備えた電源装置に関する。
図４に、従来のクロック選択回路の一例として、特許文献１に示されたクロック選択回路４００の回路図を示す。
クロック選択回路４００は、クロック切り替え回路１、メインクロック監視回路２、シフトレジスタ３を備えている。
クロック切り替え回路１には、第１クロックｆ１及び第２クロックｆ２が入力され、シフトレジスタ３の出力４に基づき、第１クロックｆ１及び第２クロックｆ２のいずれか一方をクロック選択回路４００の出力クロックφとして出力する。
シフトレジスタ３は、２つのＤフリップフロップ回路４１及び４２を含んでいる。Ｄフリップフロップ回路４１の出力Ｑ１がＤフリップフロップ回路４２の入力端子Ｄに入力され、Ｄフリップフロップ回路４２の出力Ｑ２がシフトレジスタ３の出力４として出力され、クロック切り替え回路１に入力される。
メインクロック監視回路２は、第１クロックｆ１に基づいて生成したリセット信号Ｒ１をＤフリップフロップ回路４１及び４２の各リセット端子Ｒに供給する。
Ｄフリップフロップ回路４１及び４２の各クロック端子Ｃには、第２クロックｆ２が供給される。
かかる従来のクロック選択回路４００は、第１クロックｆ１が入力されているときはクロック選択回路４００の出力クロックφとして第１クロックｆ１を出力し、第１クロックｆ１が停止すると、出力クロックφとして第２クロックｆ２を出力する。
このように、従来のクロック選択回路４００によれば、第１クロックｆ１及び第２クロックｆ２を選択的に出力することができる。
特開平５−１６５５４３号公報
しかしながら、クロック選択回路４００では、図５のタイミングチャートに示すように、時間ｔ０に第１クロックｆ１の入力が停止してから、出力クロックφとして第２クロックｆ２が出力されるまでの間に、第２クロックｆ２の２回分のクロックが失われてしまうクロック抜けが発生する。
すなわち、Ｄフリップフロップ回路４１は、時間ｔ０に第１クロックｆ１の入力が停止すると、その後の１回目の第２クロックｆ２の立下がりエッジに応答して、入力端子Ｄに入力されているＨＩＧＨレベルを取り込み、出力端子ＱからＨＩＧＨレベルの信号Ｑ１を出力する。続いて、Ｄフリップフロップ回路４２が２回目の第２クロックｆ２の立下がりエッジに応答して、入力端子Ｄに入力されているＨＩＧＨレベルの信号（Ｑ１）を取り込み、出力端子Ｑからシフトレジスタ３の出力４としてＨＩＧＨレベルの信号Ｑ２を出力する。
シフトレジスタ３の出力４がＨＩＧＨレベルとなったことにより、クロック切り替え回路１は、出力クロックφとして第２クロックｆ２を出力する状態に切り替わる。これにより、続く３回目の第２クロックｆ２がクロック選択回路４００の出力クロックφとして出力される。
以上のように動作するため、従来のクロック選択回路４００では、第１クロックｆ１の入力が停止してから出力クロックφとして第２クロックｆ２が出力されるまでの間に、第２クロックｆ２の２回分のクロックが失われてしまうクロック抜けが発生するという課題がある。このようなクロック抜けは、例えば出力クロックφを供給するアプリケーションがスイッチングレギュレータの場合、出力電圧の低下につながるおそれがある。
本発明は、上記のような課題を解決するために考案されたものであり、第１クロック（例えば、外部クロック）に同期している状態から、第２クロック(例えば、内部クロック)に切り替わる際に発生するクロック抜けを減少させることができるクロック選択回路を提供することを目的としている。
本発明のクロック選択回路は、第１のクロックを検出して検出信号を出力するクロック検出回路と、前記検出信号が第１のレベルのときは前記第１のクロックを出力し、前記検出信号が第１のレベルと異なる第２のレベルのときは第２のクロックを出力するスイッチと、前記検出信号が前記第１のレベルから前記第２のレベルに切り替わったことに応答してワンショットパルスを出力するワンショット回路とを備え、前記スイッチの出力と前記ワンショット回路の出力とを合わせて出力クロックとして出力することを特徴とする。
本発明のクロック選択回路によれば、検出信号の切り替わりに応答してワンショットパルスを発生させ、これをスイッチの出力に加えて出力するため、第１のクロック（例えば、外部クロック）に同期している状態から第２のクロック（例えば、内部クロック）に切り替わる際に発生するクロック抜けを減少させることができるという効果がある。
本実施形態のクロック選択回路を説明するための回路図である。 図１のクロック選択回路の動作を示すタイミングチャートである。 図１のクロック選択回路を備えたスイッチングレギュレータの回路図である。 従来のクロック選択回路の回路図である。 従来のクロック選択回路の動作を示すタイミングチャートである。
図１は、本実施形態のクロック選択回路１００の回路図である。
本実施形態のクロック選択回路１００は、外部クロックＳＹＮＣ（以下、「第１のクロック」とも呼ぶ）が入力される入力端子１１０と、クロック検出回路１２０と、内部クロックＯＳＣ（以下、「第２のクロック」とも呼ぶ）を出力する内部発振回路１１３と、スイッチ１１４と、クロック選択回路１００の出力クロックＣＬＫを出力する出力端子１１５と、ワンショット回路１１６と、ＯＲ回路１１７とを備えている。
クロック検出回路１２０は、Ｄフリップフロップ回路１１１及び１１２で構成されている。
Ｄフリップフロップ回路１１１は、入力端子Ｄ１に０Ｖを受け、入力端子ＣＫ１に内部クロックＯＳＣを受け、出力端子Ｑ１がＤフリップフロップ回路１１２の入力端子Ｄ２に接続されている。
Ｄフリップフロップ回路１１２は、入力端子ＣＫ２に内部クロックＯＳＣを受け、出力端子Ｑ２の信号をクロック検出回路１２０の検出信号ＤＴとして出力する。
検出信号ＤＴは、ワンショット回路１１６に入力されるとともに、スイッチ１１４の制御信号として機能する。
ＯＲ回路１１７は、ワンショット回路１１６の出力信号とスイッチ１１４の出力信号を入力として受け、出力端子１１５に出力クロックＣＬＫを出力する。
スイッチ１１４は、第１の入力端子１１４ａに外部クロックＳＹＮＣを受け、第２の入力端子１１４ｂに内部クロックＯＳＣを受け、出力端子１１４ｃの信号がＯＲ回路１１７に入力される。そして、制御信号である検出信号ＤＴがＨＩＧＨレベルのとき、第１の入力端子１１４ａと出力端子１１４ｃを接続し、制御信号である検出信号ＤＴがＬＯＷレベルのとき、第２の入力端子１１４ｂと出力端子１１４ｃを接続する。
ワンショット回路１１６は、入力信号、すなわち検出信号ＤＴの信号に立下りエッジが発生したときのみワンショットパルスを出力し、それ以外ではＬＯＷレベルの信号を出力するように構成されている。
次に、本実施形態のクロック選択回路の動作を図１及び図２を参照して説明する。
まず、外部クロックＳＹＮＣが入力されている外部同期状態について説明する。
Ｄフリップフロップ回路１１１は、入力端子Ｄ１に０Ｖが入力され、入力端子ＣＫ１に内部クロックＯＳＣが入力され、セット端子Ｓに外部クロックＳＹＮＣが入力されるため、出力端子Ｑ１からＨＩＧＨレベルの信号を出力する。
Ｄフリップフロップ回路１１２は、入力端子Ｄ２に出力端子Ｑ１からのＨＩＧＨレベルの信号が入力され、入力端子ＣＫ２に内部クロックＯＳＣが入力されるため、出力端子Ｑ２からＨＩＧＨレベルの信号を出力する。つまり、クロック検出回路１２０は、外部クロックＳＹＮＣが入力されている状態では、検出信号ＤＴとしてＨＩＧＨレベルの信号を出力する。
スイッチ１１４は、検出信号ＤＴがＨＩＧＨレベルであるため、第１の入力端子１１４ａと出力端子１１４ｃを接続し、外部クロックＳＹＮＣを出力する。また、ワンショット回路１１６は、検出信号ＤＴがＨＩＧＨレベルである外部同期状態においてはＬＯＷレベルの信号を出力する。
ＯＲ回路１１７は、ワンショット回路１１６の出力信号であるＬＯＷレベルの信号とスイッチ１１４の出力信号である外部クロックＳＹＮＣを入力として受けるため、出力クロックＣＬＫは外部クロックＳＹＮＣと等価となる。
次に、外部クロックＳＹＮＣが停止している外部同期解除状態について説明する。
時間ｔ１に外部クロックＳＹＮＣの入力が停止され、その後に１回目の内部クロックＯＳＣの立下がりエッジが発生すると、Ｄフリップフロップ回路１１１は、入力端子Ｄ１が０Ｖに接続され、セット端子ＳにＬＯＷレベルが入力されているため、出力端子Ｑ１からＬＯＷレベルの信号を出力する。
続いて２回目の内部クロックＯＳＣの立下がりエッジが発生すると、Ｄフリップフロップ回路１１２は、入力端子Ｄ２にＬＯＷレベルの信号が入力されているため、出力端子Ｑ２から検出信号ＤＴとしてＬＯＷレベルの信号を出力する。
スイッチ１１４は、制御信号である検出信号ＤＴがＬＯＷレベルになると、第２の入力端子１１４ｂと出力端子１１４ｃを接続し、内部クロックＯＳＣをＯＲ回路１１７へ出力する。
また、ワンショット回路１１６は、検出信号ＤＴの立下りエッジに反応してワンショットパルスを出力する。
ＯＲ回路１１７は、ワンショット回路１１６の出力と、スイッチ１１４の出力、すなわち内部クロックＯＳＣとを合わせて出力することから、出力クロックＣＬＫは、図２に示すように、外部クロックＳＹＮＣが停止してから２回目の内部クロックＯＳＣに対応するクロックを含んだ信号となる。
このように、本実施形態によれば、従来技術と比べて、クロック抜けを低減することができる。
次に、本実施形態のクロック選択回路を電源装置に用いた例を説明する。
図３は、電源装置の一例として、スイッチングレギュレータ３００に図１のクロック選択回路１００を用いた場合の回路図である。
スイッチングレギュレータ３００の構成は一般的なものであるため、ここでは詳細な説明は省略し、クロック選択回路１００の出力クロックＣＬＫがどのように使用されるかについて説明する。
三角波生成回路３１３は、クロック選択回路１００から供給されるクロックＣＬＫ、すなわち、外部クロックＳＹＮＣ又は内部クロックＯＳＣに対応するクロックＣＬＫを受けて三角波を生成する。ＰＷＭコンパレータ３１０は、誤差増幅回路３１１から出力される誤差電圧Ｖｅｒｒと、三角波とを比較し、比較結果を出力制御回路３１２に供給する。
本スイッチングレギュレータ３００では、クロック選択回路１００を用いることにより、ＰＷＭコンパレータ３１０が受けるクロックＣＬＫにおいては、外部クロックＳＹＮＣに同期している状態から内部クロックＯＳＣ（図１参照）に切り替わる際に発生するクロック抜けが少ない。したがって、クロック抜けによるスイッチングレギュレータ３００の出力電圧Ｖｏｕｔの低下を低減することが可能となる。
このように、二つのクロック（例えば、外部クロックと内部クロック）を切り替えて一つのクロックとして用いる電源装置において、本発明のクロック選択回路を用いることにより、クロック抜けによる影響を低減させることができるという効果を奏する。
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更が可能であることは言うまでもない。
例えば、上記実施形態においては、スイッチ１１４の出力とワンショット回路１１６の出力とを合わせて出力クロックとして出力する回路としてＯＲ回路１１７を用いているが、パルスの向き等に応じて、適宜変更可能である。
また、上記実施形態においては、２つのＤフリップフロップを用いる例を示したが、Ｄフリップフロップの個数は特に限定されず、必要に応じて、より多くのＤフリップフロップ回路を用いるても構わない。
さらに、スイッチングレギュレータを電源装置の一例として説明したが、電源装置はスイッチングレギュレータに特に限定されるものではない。
１００ クロック選択回路
１１０ 外部クロック入力端子
１１１，１１２ Ｄフリップフロップ回路
１１３ 内部発振回路
１１４ スイッチ
１１５ 出力端子
１１６ ワンショット回路
１１７ ＯＲ回路
１２０ クロック検出回路
３１０ ＰＷＭコンパレータ
３１１ 誤差増幅回路
３１２ 出力制御回路
３１３ 三角波生成回路
３００ スイッチングレギュレータ

Claims (4)

  1. 第１のクロックを検出して検出信号を出力するクロック検出回路と、
    前記検出信号が第１のレベルのときは前記第１のクロックを出力し、前記検出信号が第１のレベルと異なる第２のレベルのときは第２のクロックを出力するスイッチと、
    前記検出信号が前記第１のレベルから前記第２のレベルに切り替わったことに応答してワンショットパルスを出力するワンショット回路とを備え、
    前記スイッチの出力と前記ワンショット回路の出力とを合わせて出力クロックとして出力することを特徴とするクロック選択回路。
  2. 前記クロック検出回路は、前記第１のクロックが入力されるセット端子を有する第１のＤフリップフロップ回路と、前記第１のＤフリップフロップ回路の出力が入力端子に入力される第２のＤフリップフロップ回路とを有し、
    前記第１及び第２のＤフリップフロップ回路の各クロック端子に前記第２のクロックが入力され、
    前記第２のＤフリップフロップ回路の出力が前記検出信号であることを特徴とする請求項１に記載のクロック選択回路。
  3. 内部クロックを発生する内部発振回路をさらに備え、
    前記第１のクロックは、前記クロック選択回路の外部から供給されるクロックであり、
    前記第２のクロックは、前記内部クロックであることを特徴とする請求項１又は２に記載のクロック選択回路。
  4. 請求項１乃至３のいずれか一項に記載のクロック選択回路を備えることを特徴とする電源装置。
JP2015257252A 2015-12-28 2015-12-28 クロック選択回路及びこれを備えた電源装置 Pending JP2017121014A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2015257252A JP2017121014A (ja) 2015-12-28 2015-12-28 クロック選択回路及びこれを備えた電源装置
TW105141011A TW201724753A (zh) 2015-12-28 2016-12-12 時脈選擇電路及具備其的電源裝置
US15/385,186 US9887693B2 (en) 2015-12-28 2016-12-20 Clock selection circuit and power supply device equipped with the same
CN201611197484.9A CN107024961A (zh) 2015-12-28 2016-12-22 时钟选择电路以及具有该时钟选择电路的电源装置
KR1020160179762A KR20170077825A (ko) 2015-12-28 2016-12-27 클록 선택 회로 및 이것을 구비한 전원 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015257252A JP2017121014A (ja) 2015-12-28 2015-12-28 クロック選択回路及びこれを備えた電源装置

Publications (1)

Publication Number Publication Date
JP2017121014A true JP2017121014A (ja) 2017-07-06

Family

ID=59086863

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015257252A Pending JP2017121014A (ja) 2015-12-28 2015-12-28 クロック選択回路及びこれを備えた電源装置

Country Status (5)

Country Link
US (1) US9887693B2 (ja)
JP (1) JP2017121014A (ja)
KR (1) KR20170077825A (ja)
CN (1) CN107024961A (ja)
TW (1) TW201724753A (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109254522B (zh) * 2018-09-26 2020-09-01 上海星秒光电科技有限公司 时钟切换装置、方法及时间测量设备、方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05165543A (ja) 1991-12-11 1993-07-02 Mitsubishi Electric Corp クロック補償回路を備えた半導体集積回路
JPH07225631A (ja) * 1994-02-15 1995-08-22 Hitachi Ltd クロック切替方法とその回路
JP4671549B2 (ja) * 2001-07-09 2011-04-20 ルネサスエレクトロニクス株式会社 マイクロコンピュータ発振切り替え回路
JP2009213228A (ja) * 2008-03-03 2009-09-17 Nec Electronics Corp Ｄｃコンバータ
US8212601B2 (en) * 2010-10-29 2012-07-03 Netgear, Inc. Method and apparatus for providing system clock failover
CN103647530A (zh) * 2013-11-28 2014-03-19 苏州贝克微电子有限公司 一种时钟选择电路

Also Published As

Publication number Publication date
US9887693B2 (en) 2018-02-06
CN107024961A (zh) 2017-08-08
TW201724753A (zh) 2017-07-01
US20170187362A1 (en) 2017-06-29
KR20170077825A (ko) 2017-07-06

Similar Documents

Publication Publication Date Title
US20160231763A1 (en) Voltage conversion apparatus and power-on reset circuit and control method thereof
CN103620961A (zh) 用于校正占空比的装置
US9184738B2 (en) PWM (pulse width modulation) signal outputting circuit and method of controlling output of PMW signal
US8847639B1 (en) Waveform generator
KR100829453B1 (ko) Ｄｌｌ 회로의 기준 클럭 생성 장치 및 방법
KR100925393B1 (ko) 반도체 메모리 장치의 도메인 크로싱 회로
JP2017121014A (ja) クロック選択回路及びこれを備えた電源装置
JP3821825B2 (ja) タイミング発生回路
US10305625B2 (en) Data recovery circuit
US9985617B2 (en) Circuit for generating at least two rectangular signals with adjustable phase shift and use of said circuit
JP2014090381A (ja) デューティ補正回路
US9660615B2 (en) Flip-flop devices with clock sharing
JP6213381B2 (ja) スイッチング電源装置
TWI552528B (zh) 時脈產生裝置
JP2017041951A (ja) モータ駆動制御装置
CN108964634B (zh) 数据还原电路
US8841939B2 (en) Switching control circuit and switching device
US8581642B2 (en) Data transfer circuit
JP6291181B2 (ja) 発振器
JP6254465B2 (ja) 分周クロック生成回路
JP2015162866A (ja) クロック遅延生成回路
JP2008196917A (ja) 非同期式カウンタ回路
JP2009017151A (ja) 遅延回路およびそれを用いた信号発生回路
CN110784176A (zh) 振荡器装置
JP2005198272A (ja) 出力信号を安定して生成する同期化回路

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20160112

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180302

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20181004

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190626

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190702

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20191224