CN108964634B - 数据还原电路 - Google Patents

Abstract

本发明提出一种数据还原电路，包含：第一比较电路，用于比较第一与第二模拟数据信号，并于正时钟信号处于有效电平时输出逻辑值相反的第一与第二比较信号，且于正时钟信号处于无效电平时将第一与第二比较信号设为具有相同逻辑值；第二比较电路，用于比较第一与第二模拟数据信号，并于负时钟信号处于有效电平时输出逻辑值相反的第三与第四比较信号，且于负时钟信号处于无效电平时将第三与第四比较信号设为具有相同逻辑值；以及数据信号产生电路，用于依据第一至第四比较信号产生数字数据信号。当第一至第四比较信号的逻辑值组合呈现特定实施方式时，数据信号产生电路会将输出的数字数据信号的逻辑值维持不变。本发明可降低整体电路的控制复杂度。

Description

数据还原电路

技术领域

本发明有关数据还原电路，特别涉及一种用于避免输出的数字数据信号中出现短时脉冲波形干扰(glitch)的数据还原电路。

背景技术

传统的数据还原电路通常会利用多工器来交替输出不同比较器的比较结果。由于元件制程偏差、操作电压、温度等许多因素的影响，不同比较器的输出信号之间经常出现无法预期的延迟量差异。前述的状况会造成多工器的控制电路难以准确控制多工器的切换时间点，因而导致输出的数据信号中常会出现短时脉冲波形干扰的问题。

有鉴于此，如何减轻或消除传统数据还原电路的缺失，实为业界有待解决的问题。

发明内容

本说明书提供一种数据还原电路的实施例，用于依据由一第一模拟数据信号与一第二模拟数据信号组成的一差分式数据输入信号产生一数字数据信号。该数据还原电路包含：一第一比较电路，设置成比较该第一模拟数据信号与该第二模拟数据信号，并于一正时钟信号处于一有效电平时输出逻辑值相反的一第一比较信号与一第二比较信号，以反应该第一模拟数据信号与该第二模拟数据信号的比较结果，且于该正时钟信号处于一无效电平时将该第一比较信号与该第二比较信号设置为具有相同逻辑值；一第二比较电路，设置成比较该第一模拟数据信号与该第二模拟数据信号，并于一负时钟信号处于该有效电平时输出逻辑值相反的一第三比较信号与一第四比较信号，以反应该第一模拟数据信号与该第二模拟数据信号的比较结果，且于该负时钟信号处于该无效电平时将该第三比较信号与该第四比较信号设置为具有相同逻辑值；以及一数据信号产生电路，耦接于该第一比较电路与该第二比较电路，设置成依据该第一比较信号、该第二比较信号、该第三比较信号、与该第四比较信号来产生该数字数据信号；其中，该数据信号产生电路在前述的第一至第四比较信号的逻辑值组合呈现特定实施方式时，便会将输出的数字数据信号的逻辑值维持不变。

上述实施例的优点之一，是数据信号产生电路在前述的第一至第四比较信号的逻辑值组合呈现特定实施方式时，便会将输出的数字数据信号的逻辑值维持不变，故能有效避免输出的数字数据信号中出现短时脉冲波形干扰的问题。

本发明的其他优点将搭配以下的说明和附图进行更详细的解说。

附图说明

图1为本发明一实施例的数据还原电路简化后的功能方框图。

图2为图1中的数据还原电路的信号逻辑关系简化后的示意图。

图3为图1中的第一比较电路的一实施例简化后的功能方框图。

图4为图1中的第二比较电路的一实施例简化后的功能方框图。

图5为图1中的数据信号产生电路的一实施例简化后的功能方框图。

附图标记说明：

100 数据还原电路

110 第一比较电路

120 第二比较电路

130 数据信号产生电路

301 电压输入端

303、305、307 节点

312、314、322、324、332、334、342、344、352 开关

501、503 节点

505 电压输入端

507 固定电位端

512、514、516、522、524、526、532、534、536、542、544、546 开关

550 控制电路

552、554、556、558 反相器

具体实施方式

以下将配合相关附图来说明本发明的实施例。在附图中，相同的标号表示相同或类似的元件或方法流程。

请参考图1与图2。图1为本发明一实施例的数据还原电路100简化后的功能方框图。图2为数据还原电路100的信号逻辑关系的一实施例简化后的示意图。

数据还原电路100用于依据一差分式数据输入信号DIN产生一数字数据信号DOUT，且该差分式数据输入信号DIN是由模拟数据信号Vip和Vin组成。

如图1所示，数据还原电路100包含一比较电路110、一比较电路120、以及一数据信号产生电路130。

比较电路110依据一正时钟信号CLK进行运行，比较电路120依据一负时钟信号CLKB进行运行。正时钟信号CLK与负时钟信号CLKB两者的频率相同，但极性相反。此外，正时钟信号CLK与负时钟信号CLKB两者的频率，都是差分式数据输入信号DIN的频率的一半。

为了方便说明，以下假设正时钟信号CLK与负时钟信号CLKB两者都是高态有效(active high)信号。由于正时钟信号CLK与负时钟信号CLKB两者的极性相反，所以当正时钟信号CLK处于有效电平(例如逻辑高电平)时，负时钟信号CLKB会处于无效电平(例如逻辑低电平)，而当正时钟信号CLK处于无效电平(例如逻辑低电平)时，负时钟信号CLKB会处于有效电平(例如逻辑高电平)。

前述的正时钟信号CLK与负时钟信号CLKB亦可改用低态有效信号来实现。在此情况下，相关开关的控制逻辑要适应性修改。

比较电路110用以比较模拟数据信号Vip和Vin。比较电路110于正时钟信号CLK处于有效电平时，输出逻辑值相反的比较信号R1和S1，以反应模拟数据信号Vip和Vin的比较结果。另外，比较电路110于正时钟信号CLK处于无效电平时，将比较信号R1和S1设置为具有相同逻辑值，使得比较信号R1和S1两者的逻辑值与模拟数据信号Vip和Vin的比较结果无关。

比较电路120用以比较模拟数据信号Vip和Vin。比较电路120于负时钟信号CLKB处于有效电平时，输出逻辑值相反的比较信号R2和S2，以反应模拟数据信号Vip和Vin的比较结果。另外，比较电路120于负时钟信号CLKB处于无效电平时，将比较信号R2和S2设置为具有相同逻辑值，使得比较信号R2和S2两者的逻辑值与模拟数据信号Vip和Vin的比较结果无关。

数据信号产生电路130耦接于比较电路110和120，并设置成依据比较信号R1、S1、R2、和S2来产生数字数据信号DOUT。

比较电路110与比较电路120的逻辑值设计可参阅图2的实施例，在此不另赘述。

请参考图3与图4。图3为比较电路110的一实施例简化后的功能方框图。图4为比较电路120的一实施例简化后的功能方框图。

在图3的实施例中，节点303可提供前述的比较信号S1，而节点305则可提供前述的比较信号R1。

如图3所示，开关312和314耦接于电压输入端301与节点303之间，且形成并联组态。开关322和324耦接于电压输入端301与节点305之间，且形成并联组态。开关332和334都耦接于节点303与节点307之间，形成串联组态，且位置可以互换。开关342和344都耦接于节点305与节点307之间，形成串联组态，且位置可以互换。开关352耦接于节点307与一固定电位端(例如接地端)之间。

开关312、322、和352都受控于正时钟信号CLK。开关314和332都受控于比较信号R1，开关324和342都受控于比较信号S1。开关334受控于模拟数据信号Vip，而开关344则受控于模拟数据信号Vin。

图4的元件架构与图3基本上相同，差别之一在于图4中的开关312、322、和352都受控于负时钟信号CLKB，而非正时钟信号CLK。另一项差别在于图4中的节点303可提供前述的比较信号S2，而节点305则可提供前述的比较信号R2。

实作上，图3与图4中的每一开关元件都可用一适当的晶体管来实现。例如，开关312、314、322、和324可用P型晶体管来实现，而开关332、334、342、344、和352则可以用N型晶体管来实现。

为了避免数字数据信号DOUT中出现短时脉冲波形干扰(glitch)的问题，数据信号产生电路130会根据比较信号R1、S1、R2、和S2的逻辑值组合实施方式，来调整数字数据信号DOUT的设置方式。

具体而言，当比较信号R1和S1具有相反逻辑值、但比较信号R2和S2具有相同逻辑值时，数据信号产生电路130会将数字数据信号DOUT的逻辑值设置成与比较信号R1的逻辑值相同。

当比较信号R1和S1具有相同逻辑值、但比较信号R2和S2具有相反逻辑值时，数据信号产生电路130会将数字数据信号DOUT的逻辑值设置成与比较信号R2相同。

当比较信号R1、S1、R2、和S2变成具有相同逻辑值时，数据信号产生电路130会将数字数据信号DOUT的逻辑值维持不变，保持与先前一个阶段的逻辑值相同。

此外，当比较信号R1和S1具有相反逻辑值、且比较信号R2和S2从具有相同逻辑值变成具有相反逻辑值时，数据信号产生电路130也会将数字数据信号DOUT的逻辑值维持不变，保持与先前一个阶段的逻辑值相同。

请注意，当比较信号R1、S1、R2、和S2变成具有相同逻辑值时，代表此时比较信号R1、S1、R2、和S2的逻辑值，都与模拟数据信号Vip和Vin的比较结果无关。

另外，当比较信号R1和S1具有相反逻辑值、且比较信号R2和S2从具有相同逻辑值变成具有相反逻辑值时，代表此时比较信号R1和S1正在呈现比较电路110的比较结果，且比较信号R2和S2也正在呈现比较电路120的比较结果。

前述两种情况在理想环境中是不应该出现的，而这些现况的起因，很可能是因为比较电路110和120两者的输出信号的延迟量，受到元件制程偏差、操作电压、温度等许多因素影响而出现差异。

如前所述，当比较信号R1、S1、R2、和S2的逻辑值组合呈现前述两种情况时，数据信号产生电路130都会将输出的数字数据信号DOUT的逻辑值维持不变，保持在前一个状态下的逻辑值，以避免误作动而造成输出的数字数据信号DOUT中出现短时脉冲波形干扰的问题。

图5为数据信号产生电路130的一实施例简化后的功能方框图。在图5中，第一节点501用于提供第一节点电压Vop，以作为数字数据信号DOUT。第二节点503用于提供与第一节点电压Vop极性相反的第二节点电压Von。

如图5所示，开关512、514、和516都耦接于电压输入端505与第二节点503之间，且形成并联组态。开关522、524、和526都耦接于电压输入端505与第一节点501之间，且形成并联组态。开关532、534、和536都耦接于第二节点503与固定电位端507之间，且形成并联组态。开关542、544、和546都耦接于第一节点501与固定电位端507之间，且形成并联组态。开关516和536都受控于第一节点电压Vop，而开关526和546则都受控于第二节点电压Von。

控制电路550设置成依据比较信号R1控制开关512和542、依据比较信号S1控制开关522和532、依据比较信号R2控制开关514和544、并依据比较信号S2控制开关524和534。

在数据信号产生电路130中，控制电路550会同步导通开关512和542，也会同步关断开关512和542。控制电路550会同步导通开关514和544，也会同步关断开关514和544。控制电路550会同步导通开关522和532，也会同步关断开关522和532。此外，控制电路550会同步导通开关524和534，也会同步关断开关524和534。

若开关512和542具有相反的控制逻辑，开关514和544具有相反的控制逻辑，开关522和532具有相反的控制逻辑，且开关524和534具有相反的控制逻辑，则控制电路550可利用四个反相器552、554、556、和558来实现前述的开关控制机制。

图5中的每一开关元件皆可依据设计上的需求使用适当类型的晶体管来实现。例如，开关512、514、516、522、524、和526可用P型晶体管来实现，而开关532、534、536、542、544、和546则可以用N型晶体管来实现。

另外，图5中的每一开关元件的晶体管类型可被适当的设计，以省略控制电路550或是控制电路550中的反相器552、554、556和558，简化电路复杂度。例如，开关512和542可都受控于比较信号R1，开关514和544可都受控于比较信号R2，开关522和532可都受控于比较信号S1，且开关524和534可都受控于比较信号S2，此时便可将控制电路550省略。

由于数据还原电路100并未使用传统的多工器来产生数字数据信号DOUT，所以无需利用复杂的电路来控制多工器的切换时序，故可有效降低整体电路的控制复杂度。

另外，在前述的比较信号R1、S1、R2、和S2的逻辑值组合呈现特定实施方式时，数据信号产生电路130便会将输出的数字数据信号DOUT的逻辑值维持不变，藉此避免误作动而导致输出的数字数据信号DOUT中出现短时脉冲波形干扰的问题。

再者，数据信号产生电路130完全无需考虑比较电路110和120的输出信号之间的延迟量差异，所以用相当精简的开关元件组合便能实现，可有效减少所需的电路面积。

以上仅为本发明的优选实施例，凡依本发明权利要求所做的等效变化与修改，皆应属本发明的涵盖范围。

Claims (4)

1.一种数据还原电路(100)，用于依据由一第一模拟数据信号(Vip)与一第二模拟数据信号(Vin)组成的一差分式数据输入信号(DIN)产生一数字数据信号(DOUT)，该数据还原电路(100)包含：

一第一比较电路(110)，设置成比较该第一模拟数据信号(Vip)与该第二模拟数据信号(Vin)，并于一正时钟信号(CLK)处于一有效电平时输出逻辑值相反的一第一比较信号(R1)与一第二比较信号(S1)，以反应该第一模拟数据信号(Vip)与该第二模拟数据信号(Vin)的比较结果，且于该正时钟信号(CLK)处于一无效电平时将该第一比较信号(R1)与该第二比较信号(S1)设置为具有相同逻辑值；

一第二比较电路(120)，设置成比较该第一模拟数据信号(Vip)与该第二模拟数据信号(Vin)，并于一负时钟信号(CLKB)处于该有效电平时输出逻辑值相反的一第三比较信号(R2)与一第四比较信号(S2)，以反应该第一模拟数据信号(Vip)与该第二模拟数据信号(Vin)的比较结果，且于该负时钟信号(CLKB)处于该无效电平时将该第三比较信号(R2)与该第四比较信号(S2)设置为具有相同逻辑值，其中，当该正时钟信号(CLK)处于该有效电平时，该负时钟信号(CLKB)会处于该无效电平，而当该正时钟信号(CLK)处于该无效电平时，该负时钟信号(CLKB)会处于该有效电平；以及

一数据信号产生电路(130)，耦接于该第一比较电路(110)与该第二比较电路(120)，设置成依据该第一比较信号(R1)、该第二比较信号(S1)、该第三比较信号(R2)、与该第四比较信号(S2)来产生该数字数据信号(DOUT)；

其中，当该第一比较信号(R1)与该第二比较信号(S1)具有相反逻辑值、但该第三比较信号(R2)与该第四比较信号(S2)具有相同逻辑值时，该数据信号产生电路(130)会将该数字数据信号(DOUT)的逻辑值设置成与该第一比较信号(R1)的逻辑值相同；

当该第一比较信号(R1)与该第二比较信号(S1)具有相同逻辑值、但该第三比较信号(R2)与该第四比较信号(S2)具有相反逻辑值时，该数据信号产生电路(130)会将该数字数据信号(DOUT)的逻辑值设置成与该第三比较信号(R2)相同；

当该第一比较信号(R1)、该第二比较信号(S1)、该第三比较信号(R2)、与该第四比较信号(S2)变成具有相同逻辑值时，该数据信号产生电路(130)会将该数字数据信号(DOUT)的逻辑值维持不变；且

当该第一比较信号(R1)与该第二比较信号(S1)具有相反逻辑值、且该第三比较信号(R2)与该第四比较信号(S2)从具有相同逻辑值变成具有相反逻辑值时，该数据信号产生电路(130)将该数字数据信号(DOUT)的逻辑值维持不变。

2.如权利要求1所述的数据还原电路(100)，其中，该正时钟信号(CLK)的频率与该负时钟信号(CLKB)的频率，都是该差分式数据输入信号(DIN)的频率的一半。

3.如权利要求2所述的数据还原电路(100)，其中，该数据信号产生电路(130)包含有：

一第一节点(501)，用于提供一第一节点电压(Vop)，以作为该数字数据信号(DOUT)；

一第二节点(503)，用于提供一第二节点电压(Von)；

一第一开关(512)、一第二开关(514)、和一第三开关(516)，皆耦接于一电压输入端(505)与该第二节点(503)之间，形成并联组态，且该第三开关(516)受控于该第一节点电压(Vop)；

一第四开关(522)、一第五开关(524)、和一第六开关(526)，皆耦接于该电压输入端(505)与该第一节点(501)之间，形成并联组态，且该第六开关(526)受控于该第二节点电压(Von)；

一第七开关(532)、一第八开关(534)、和一第九开关(536)，皆耦接于该第二节点(503)与一固定电位端(507)之间，形成并联组态，且该第九开关(536)受控于该第一节点电压(Vop)；

一第十开关(542)、一第十一开关(544)、和一第十二开关(546)，皆耦接于该第一节点(501)与该固定电位端(507)之间，形成并联组态，且该第十二开关(546)受控于该第二节点电压(Von)；以及

一控制电路(550)，设置成依据该第一比较信号(R1)控制该第一开关(512)与该第十开关(542)、依据该第二比较信号(S1)控制该第四开关(522)与该第七开关(532)、依据该第三比较信号(R2)控制该第二开关(514)与该第十一开关(544)、并依据该第四比较信号(S2)控制该第五开关(524)与该第八开关(534)；

其中，该控制电路(550)导通该第一开关(512)时也会同时导通该第十开关(542)，该控制电路(550)导通该第二开关(514)时也会同时导通该第十一开关(544)，该控制电路(550)导通该第四开关(522)时也会同时导通该第七开关(532)，且该控制电路(550)导通该第五开关(524)时也会同时导通该第八开关(534)。

4.如权利要求2所述的数据还原电路(100)，其中，该数据信号产生电路(130)包含有：

一第一节点(501)，用于提供一第一节点电压(Vop)，以作为该数字数据信号(DOUT)；

一第二节点(503)，用于提供一第二节点电压(Von)；

一第一开关(512)、一第二开关(514)、和一第三开关(516)，皆耦接于一电压输入端(505)与该第二节点(503)之间，形成并联组态；

一第四开关(522)、一第五开关(524)、和一第六开关(526)，皆耦接于该电压输入端(505)与该第一节点(501)之间，形成并联组态；

一第七开关(532)、一第八开关(534)、和一第九开关(536)，皆耦接于该第二节点(503)与一固定电位端(507)之间，形成并联组态；以及

一第十开关(542)、一第十一开关(544)、和一第十二开关(546)，皆耦接于该第一节点(501)与该固定电位端(507)之间，形成并联组态；

其中，该第一开关(512)与该第十开关(542)受控于该第一比较信号(R1)，该第二开关(514)与该第十一开关(544)受控于该第三比较信号(R2)，该第三开关(516)与该第九开关(536)受控于该第一节点电压(Vop)，该第四开关(522)与该第七开关(532)受控于该第二比较信号(S1)，该第五开关(524)与该第八开关(534)受控于该第四比较信号(S2)，该第六开关(526)与该第十二开关(546)受控于该第二节点电压(Von)；

其中，该第一开关(512)与该第十开关(542)会同时导通，该第二开关(514)与该第十一开关(544)会同时导通，该第四开关(522)与该第七开关(532)会同时导通，且该第五开关(524)与该第八开关(534)会同时导通。

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