CN107024961A - 时钟选择电路以及具有该时钟选择电路的电源装置 - Google Patents

时钟选择电路以及具有该时钟选择电路的电源装置 Download PDF

Info

Publication number
CN107024961A
CN107024961A CN201611197484.9A CN201611197484A CN107024961A CN 107024961 A CN107024961 A CN 107024961A CN 201611197484 A CN201611197484 A CN 201611197484A CN 107024961 A CN107024961 A CN 107024961A
Authority
CN
China
Prior art keywords
clock
circuit
output
selection circuit
clock selection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
CN201611197484.9A
Other languages
English (en)
Inventor
高田幸辅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Instruments Inc
Ablic Inc
Original Assignee
Seiko Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Instruments Inc filed Critical Seiko Instruments Inc
Publication of CN107024961A publication Critical patent/CN107024961A/zh
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/324—Power saving characterised by the action undertaken by lowering clock frequency
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3287—Power saving characterised by the action undertaken by switching off individual functional units in the computer system
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
    • Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • Dc-Dc Converters (AREA)
  • Electronic Switches (AREA)

Abstract

本发明提供时钟选择电路以及具有该时钟选择电路的电源装置。提供能够减少从与第1时钟同步的状态切换至第2时钟时发生的时钟缺失的时钟选择电路。具有：时钟检测电路，其检测第1时钟而输出检测信号；开关，其在检测信号为第1电平时输出第1时钟，在检测信号为与第1电平不同的第2电平时输出第2时钟；以及单触发电路，其响应于检测信号从所述第1电平被切换成第2电平而输出单触发脉冲，开关的输出和单触发电路的输出相加而作为输出时钟输出。

Description

时钟选择电路以及具有该时钟选择电路的电源装置
技术领域
本发明涉及时钟选择电路以及具有该时钟选择电路的电源装置。
背景技术
图4示出专利文献1所示的时钟选择电路400的电路图作为现有的时钟选择电路的一例。
时钟选择电路400具有时钟切换电路1、主时钟监视电路2以及移位寄存器3。
时钟切换电路1被输入第1时钟f1和第2时钟f2，根据移位寄存器3的输出4，将第1时钟f1和第2时钟f2中的任意一方作为时钟选择电路400的输出时钟输出。
移位寄存器3包含2个D触发器电路41和42。D触发器电路41的输出Q1被输入至D触发器电路42的输入端子D，D触发器电路42的输出Q2作为移位寄存器3的输出4被输出，被输入至时钟切换电路1。
主时钟监视电路2将根据第1时钟f1而生成的复位信号R1提供给D触发器电路41和42的各复位端子R。
第2时钟f2被提供给D触发器电路41和42的各时钟端子C。
该现有的时钟选择电路400在被输入第1时钟f1时，输出第1时钟f1作为时钟选择电路400的输出时钟在第1时钟f1停止时，输出第2时钟f2作为输出时钟
这样，根据现有的时钟选择电路400，能够选择性地输出第1时钟f1和第2时钟f2。
专利文献1：日本特开平5-165543号公报
然而，在时钟选择电路400中，如图5的时序图所示，从第1时钟f1的输入在时间t0停止开始直到第2时钟f2作为输出时钟被输出的期间，会发生时钟缺失，即，丢失第2时钟f2的两次时钟。
即，当第1时钟f1的输入在时间t0停止时，D触发器电路41对之后的第1次的第2时钟f2的下降沿进行响应而取入被输入至输入端子D的高电平，从输出端子Q输出高电平的信号Q1。接着，D触发器电路42对第2次的第2时钟f2的下降沿进行响应而取入被输入至输入端子D的高电平的信号(Q1)，从输出端子Q输出高电平的信号Q2作为移位寄存器3的输出4。
由于移位寄存器3的输出4成为高电平，时钟切换电路1切换成输出第2时钟f2作为输出时钟的状态。由此，使得接下来的第3次的第2时钟f2作为时钟选择电路400的输出时钟输出。
由于如以上那样进行动作，因此，现有的时钟选择电路400存在这样的课题：从第1时钟f1的输入停止开始直到第2时钟f2作为输出时钟被输出的期间，会发生时钟缺失，即，丢失第2时钟f2的两次时钟。例如在提供输出时钟的应用为开关稳压器的情况下，这种时钟缺失可能导致输出电压的降低。
发明内容
本发明是为了解决上述那样的课题而完成的，其目的在于提供时钟选择电路，该时钟选择电路能够减少从与第1时钟(例如外部时钟)同步的状态切换至第2时钟(例如内部时钟)时发生的时钟缺失。
本发明的时钟选择电路的特征在于具有：时钟检测电路，其检测第1时钟而输出检测信号；开关，其在所述检测信号为第1电平时输出所述第1时钟，在所述检测信号为与第1电平不同的第2电平时输出第2时钟；以及单触发电路，其响应于所述检测信号从所述第1电平切换成所述第2电平而输出单触发脉冲，所述开关的输出和所述单触发电路的输出相加而作为输出时钟输出。
发明效果
根据本发明的时钟选择电路，由于响应于检测信号的切换而产生单触发脉冲并将该单脉冲与开关的输出相加而输出，因此，具有能够减少从与第1时钟(例如外部时钟)同步的状态切换至第2时钟(例如内部时钟)时发生的时钟缺失的效果。
附图说明
图1是用于说明本实施方式的时钟选择电路的电路图。
图2是示出图1的时钟选择电路的动作的时序图。
图3是具有图1的时钟选择电路的开关稳压器的电路图。
图4是现有的时钟选择电路的电路图。
图5是示出现有的时钟选择电路的动作的时序图。
标号说明
100：时钟选择电路；110：外部时钟输入端；111、112：D触发器电路；113：内部振荡电路；114：开关；115：输出端子；116：单触发电路；117：或电路；120：时钟检测电路；310：PWM比较器；311：误差放大电路；312：输出控制电路；313：三角波产生电路；300：开关稳压器。
具体实施方式
图1是本实施方式的时钟选择电路100的电路图。
本实施方式的时钟选择电路100具有被输入外部时钟SYNC(以下，也称作“第1时钟”)的输入端子110、时钟检测电路120、输出内部时钟OSC(以下，也称作“第2时钟”)的内部振荡电路113、开关114、输出时钟选择电路100的输出时钟CLK的输出端子115、单触发电路116以及或电路117。
时钟检测电路120由D触发器电路111和112构成。
D触发器电路111在输入端子D1接受0V，在输入端子CK1接受内部时钟OSC，输出端子Q1与D触发器电路112的输入端子D2连接。
D触发器电路112在输入端子CK2接受内部时钟OSC，将输出端子Q2的信号作为时钟检测电路120的检测信号DT输出。
检测信号DT被输入至单触发电路116，并且作为开关114的控制信号发挥功能。
或电路117接受单触发电路116的输出信号和开关114的输出信号作为输入，向输出端子115输出输出时钟CLK。
开关114在第1输入端子114a接受外部时钟SYNC，在第2输入端子114b接受内部时钟OSC，输出端子114c的信号被输入至或电路117。并且，当作为控制信号的检测信号DT为高电平时，将第1输入端子114a与输出端子114c连接，当作为控制信号的检测信号DT为低电平时，将第2输入端子114b与输出端子114c连接。
单触发电路116构成为仅在输入信号、即检测信号DT的信号产生了下降沿时输出单触发脉冲，除此之外，输出低电平的信号。
接下来，参照图1和图2对本实施方式的时钟选择电路的动作进行说明。
首先，对输入了外部时钟SYNC的外部同步状态进行说明。
D触发器电路111的输入端子D1被输入0V，输入端子CK1被输入内部时钟OSC，置位端子S被输入外部时钟SYNC，因此，从输出端子Q1输出高电平的信号。
D触发器电路112的输入端子D2被输入来自输出端子Q1的高电平的信号，输入端子CK2被输入内部时钟OSC，因此，从输出端子Q2输出高电平的信号。即，时钟检测电路120在被输入外部时钟SYNC的状态下输出高电平的信号作为检测信号DT。
由于检测信号DT为高电平，因此，开关114将第1输入端子114a与输出端子114c连接，输出外部时钟SYNC。此外，单触发电路116在检测信号DT为高电平的外部同步状态下，输出低电平的信号。
或电路117接受作为单触发电路116的输出信号的低电平信号以及作为开关114的输出信号的外部时钟SYNC作为输入，因此，输出时钟CLK与外部时钟SYNC等效。
接下来，对外部时钟SYNC停止的外部同步解除状态进行说明。
外部时钟SYNC的输入在时间t1停止，然后，在产生第1次内部时钟OSC的下降沿时，D触发器电路111的输入端子D1与0V连接，置位端子S被输入低电平，因此，从输出端子Q1输出低电平的信号。
接着，在产生第2次内部时钟OSC的下降沿时，D触发器电路112的输入端子D2被输入低电平的信号，因此，从输出端子Q2输出低电平的信号作为检测信号DT。
当作为控制信号的检测信号DT为低电平时，开关114将第2输入端子114b与输出端子114c连接，向或电路117输出内部时钟OSC。
此外，单触发电路116响应于检测信号DT的下降沿而输出单触发脉冲。
或电路117将单触发电路116的输出和开关114的输出即内部时钟OSC相加而输出，因此，如图2所示，输出时钟CLK成为包含从外部时钟SYNC停止起第2次的内部时钟OSC所对应的时钟的信号。
这样，根据本实施方式，与现有技术相比，能够减少时钟缺失。
接下来，说明将本实施方式的时钟选择电路用于电源装置的例子。
图3是作为电源装置的一例在开关稳压器300中使用图1的时钟选择电路100的情况下的电路图。
开关稳压器300的结构为一般的结构，因此，在此，省略详细的说明，对怎样使用时钟选择电路100的输出时钟CLK进行说明。
三角波产生电路313接受由时钟选择电路100提供的时钟CLK、即与外部时钟SYNC或内部时钟OSC对应的时钟CLK而产生三角波。PWM比较器310对从误差放大电路311输出的误差电压Verr与三角波进行比较，将比较结果提供给输出控制电路312。
本开关稳压器300通过使用时钟选择电路100，在PWM比较器310所接受的时钟CLK中，在从与外部时钟SYNC同步的状态切换成内部时钟OSC(参照图1)时发生的时钟缺失较少。因此，能够减轻由于时钟缺失而引起的开关稳压器300的输出电压Vout的降低。
这样，起到了这样的效果：通过在对两个时钟(例如，外部时钟和内部时钟)进行切换而作为一个时钟来使用的电源装置中，通过使用本发明的时钟选择电路，能够减轻由于时钟缺失带来的影响。
以上，对本发明的实施方式进行了说明，但是，本发明不限于上述实施方式，当然能够在不脱离本发明的宗旨的范围内进行各种变更。
例如，在上述实施方式中，使用或电路117作为将开关114的输出和单触发电路116的输出相加而作为输出时钟输出的电路，但是，也可以根据脉冲的方向等适当进行变更。
此外，在上述实施方式中，示出了使用2个D触发器电路的例子，但是，D触发器电路的个数没有特别限定，可以根据需要使用更多的D触发器电路。
而且，将开关稳压器作为电源装置的一例进行了说明，但是，电源装置不特别限定为开关稳压器。

Claims (5)

1.一种时钟选择电路，其特征在于，所述时钟选择电路具有：
时钟检测电路，其检测第1时钟而输出检测信号；
开关，其在所述检测信号为第1电平时输出所述第1时钟，在所述检测信号为与第1电平不同的第2电平时输出第2时钟；以及
单触发电路，其响应于所述检测信号从所述第1电平切换成所述第2电平而输出单触发脉冲，
所述开关的输出和所述单触发电路的输出相加而作为输出时钟输出。
2.根据权利要求1所述的时钟选择电路，其特征在于，
所述时钟检测电路具有：具有被输入所述第1时钟的置位端子的第一D触发器电路；以及输入端子被输入所述第一D触发器电路的输出的第二D触发器电路，
所述第一D触发器电路和第二D触发器电路的各时钟端子被输入所述第2时钟，
所述第二D触发器电路的输出是所述检测信号。
3.根据权利要求1所述的时钟选择电路，其特征在于，
所述时钟选择电路还具有产生内部时钟的内部振荡电路，
所述第1时钟是从所述时钟选择电路的外部提供的时钟，
所述第2时钟是所述内部时钟。
4.根据权利要求2所述的时钟选择电路，其特征在于，
所述时钟选择电路还具有产生内部时钟的内部振荡电路，
所述第1时钟是从所述时钟选择电路的外部提供的时钟，
所述第2时钟是所述内部时钟。
5.一种电源装置，其特征在于，
所述电源装置具有权利要求1～4中的任意一项所述的时钟选择电路。
CN201611197484.9A 2015-12-28 2016-12-22 时钟选择电路以及具有该时钟选择电路的电源装置 Withdrawn CN107024961A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2015-257252 2015-12-28
JP2015257252A JP2017121014A (ja) 2015-12-28 2015-12-28 クロック選択回路及びこれを備えた電源装置

Publications (1)

Publication Number Publication Date
CN107024961A true CN107024961A (zh) 2017-08-08

Family

ID=59086863

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201611197484.9A Withdrawn CN107024961A (zh) 2015-12-28 2016-12-22 时钟选择电路以及具有该时钟选择电路的电源装置

Country Status (5)

Country Link
US (1) US9887693B2 (zh)
JP (1) JP2017121014A (zh)
KR (1) KR20170077825A (zh)
CN (1) CN107024961A (zh)
TW (1) TW201724753A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109254522A (zh) * 2018-09-26 2019-01-22 上海星秒光电科技有限公司 时钟切换装置、方法及时间测量设备、方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05165543A (ja) * 1991-12-11 1993-07-02 Mitsubishi Electric Corp クロック補償回路を備えた半導体集積回路
JPH07225631A (ja) * 1994-02-15 1995-08-22 Hitachi Ltd クロック切替方法とその回路
JP2003022144A (ja) * 2001-07-09 2003-01-24 Mitsubishi Electric Corp マイクロコンピュータ発振切り替え回路
US20090218999A1 (en) * 2008-03-03 2009-09-03 Nec Electronics Corporation DC converter which has switching control unit to select PWM signal or PFM signal
US20120105112A1 (en) * 2010-10-29 2012-05-03 Netgear, Inc. Method and Apparatus for Providing System Clock Failover
CN103647530A (zh) * 2013-11-28 2014-03-19 苏州贝克微电子有限公司 一种时钟选择电路

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05165543A (ja) * 1991-12-11 1993-07-02 Mitsubishi Electric Corp クロック補償回路を備えた半導体集積回路
JPH07225631A (ja) * 1994-02-15 1995-08-22 Hitachi Ltd クロック切替方法とその回路
JP2003022144A (ja) * 2001-07-09 2003-01-24 Mitsubishi Electric Corp マイクロコンピュータ発振切り替え回路
US20090218999A1 (en) * 2008-03-03 2009-09-03 Nec Electronics Corporation DC converter which has switching control unit to select PWM signal or PFM signal
US20120105112A1 (en) * 2010-10-29 2012-05-03 Netgear, Inc. Method and Apparatus for Providing System Clock Failover
CN103647530A (zh) * 2013-11-28 2014-03-19 苏州贝克微电子有限公司 一种时钟选择电路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109254522A (zh) * 2018-09-26 2019-01-22 上海星秒光电科技有限公司 时钟切换装置、方法及时间测量设备、方法

Also Published As

Publication number Publication date
US9887693B2 (en) 2018-02-06
JP2017121014A (ja) 2017-07-06
TW201724753A (zh) 2017-07-01
US20170187362A1 (en) 2017-06-29
KR20170077825A (ko) 2017-07-06

Similar Documents

Publication Publication Date Title
JP2013118033A5 (zh)
CN106067787B (zh) 一种应用于电荷泵系统的时钟产生电路
CN103516355B (zh) 延迟控制电路和包括延迟控制电路的时钟发生电路
ITTO20090334A1 (it) Dispositivo e metodo di protezione da disturbi per un segnale digitale
CN103795228A (zh) 一种用于开关变换器的控制电路及其控制方法
US8472213B2 (en) Extending pulse width modulation phase offset
CN106941344A (zh) 信号自校准电路和方法
CN103620961A (zh) 用于校正占空比的装置
US8847639B1 (en) Waveform generator
US6611573B2 (en) Non-integer division of frequency
CN103166605A (zh) 一种多相非交叠时钟电路
CN107024961A (zh) 时钟选择电路以及具有该时钟选择电路的电源装置
US10079606B2 (en) Clock generation circuit
TWI301700B (en) De-glitch circuit
CN109245759A (zh) 电平转换电路
US7746045B2 (en) Distributing time slots in parallel configured, switching power supplies
US7400178B2 (en) Data output clock selection circuit for quad-data rate interface
JP2021184549A (ja) メタステーブル回避型同期化回路およびメタステーブル回避方法
US9985617B2 (en) Circuit for generating at least two rectangular signals with adjustable phase shift and use of said circuit
JP2011035498A (ja) スイッチングドライバ回路
CN110784176B (zh) 振荡器装置
US7555083B2 (en) Synchronizing circuit for stably generating an output signal
CN106301291B (zh) 时钟信号产生电路
CN106385258B (zh) 提高单片机的模数转换精度的方法及装置
JP5494443B2 (ja) 位相比較器

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
CB02 Change of applicant information

Address after: Chiba County, Japan

Applicant after: EPPs Lingke Co. Ltd.

Address before: Chiba County, Japan

Applicant before: SEIKO INSTR INC

CB02 Change of applicant information
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WW01 Invention patent application withdrawn after publication

Application publication date: 20170808

WW01 Invention patent application withdrawn after publication