CN1099163C - 高频全数字化锁相回路 - Google Patents

Abstract

一种高频全数字化锁相回路，包括至少一个数字控制振荡器；至少一个K-计数器，提供一个控制信号至数字控制振荡器；至少一个相位检测器，用来接收由数字控制振荡器输出的信号并与一输入信号比较，由它们的相位差提供第二控制信号给K-计数器；其中：数字控制振荡器，包括：至少一个包括L阶的延迟线，以产生L个时脉；至少一个可程序化的N-计数器；至少一个多工器，可由计数值来选择L个时脉中的一个以及至少一个适应性补偿电路。

Description

高频全数字化锁相回路

技术领域

本发明有关于一种全数字化锁相回路(phase locked loop；PLL)。更清楚地说，本发明是关于一种改进的高频全数字化锁相回路，它可以降低输出时间(jitter)并提供低成本，高稳定性以及极窄频宽的各种特点，同时它不需要外部的主频系统时钟信号，因此，可以降低生产成本。

背景技术

锁相回路已在同本发明人先前所提的美国专利申请案号Ser.No.08/555,941中有许多描述。基本上，锁相回路是用来锁住输入时钟信号频率及相位的一种电路，换句话说，锁相回路是一种用来产生一个与输入参考时钟信号的频率与相位同步的信号的电路。锁相回路也可以看成是一个解调器(demodulator)，用来解调载波频率，也就是用来追踪或同步输入时钟信号的频率及相位变化。

锁相回路在许多领域皆有重要的应用，例如，通信系统、电脑及电视工程等。一般来说，锁相回路依照其制作技术可分为三大类：模拟锁相回路、数字模拟混合及全数字化三种。一个基本的模拟锁相回路包括相位模拟检测器(phase detector)，低通滤波器及电压控制振荡器。相位差检测器用于检测输入参考时钟信号与电压控制振荡器输出信号的相位差，并输出一个与相位差成正比的信号，低通滤波器用来滤除电压信号中的交流成分，提供一个直流电压来驱动电压控制振荡器。此直流电压将用来改变电压控制振荡器的输出频率。低通滤波器与相位差检测器的功能可使电压控制振荡器的输出误差降低至最小。这样，整个回路将使频率的误差降低至零。一旦，相位差检测器输入的两个频率相等后，电压控制振荡器的输出频率就锁住参考时钟信号的频率，而且，两个信号的相位差也被控制住。

最近，由于全数字化锁相回路的发展而提供了许多优于模拟锁相回路的特点，包括：(1)提高集成电路制造合格率；(2)低成本；(3)高稳定性；(4)不需要外接的电压控制(石英)振荡器及低通滤波器；(5)能完成极窄频宽的制作；(6)能以可编程逻辑元件制作，有助于系统发展。例如德州仪器公司的SN54LS297及SN74LSL297都是常用的全数字化锁相回路。

然而，虽然全数字化锁相回路有许多模拟锁相回路所没有的优点，但它有一个很重要的缺点：它们需要一个比输出信号频率高很多倍的取样时钟信号，用来将时钟信号周期划分为多个部分。一个系统时钟信号的频率将视所允许的最大输出信号抖动(jitter)而定。对一个E1速率(2.048MHz)的输出来说，如果最大允许的输出信号抖动必需控制于1/32UI以下，则传统的全数字化锁相回路将需要一个131.072MHz或65.536MHz的取样频率。而这样高的取样频率将大大增加设计成本与复杂性。

在CHii-Min Laou及Ji-Tsu Wu所提出的文献“PHPLL for SONET Desynchronizer”中发表了一种相位跳跃数字锁相回路(phase hopping digitalPLL；PHDPLL)来设计高速及窄频宽(1Hz以下)的锁相回路。相位跳跃数字锁相回路包括传统的互斥或门(XOR)相位差检测器及一个相位跳跃数字控制振荡器(phase-hopping digital controlled oscillator；PHDCO)，相位跳跃数字锁相回路使用基本的门(例如：缓冲器(buffer)，或门)来制造跳频所需的相位延迟而不像传统全数字化锁相回路需要一个更高频的系统时钟信号。然而，这种方法所使用的门延迟电路非常容易受温度、电压及制造工艺的影响而变化。这样的变化可能大至相当于理想值的两倍或小至理想值的1/2。像这样大的变化将可能造成锁相回路无法锁住频率或导致相当大的抖动量。

本发明人先前在台湾专利申请案号：85102115中公开了一个改进的全数字化锁相回路，它所需要的系统时钟信号频率为传统的全数字化锁相回路的25％，这就大大降低了生产成本，然而，它仍然需要一个数倍频的系统时钟信号。而PHDPLL虽不需要高频的系统时钟信号，但是它的性能无法令人满意。如同以前的探讨，所使用的门延迟的变化范围可能由理想值的一半变化到理想值的两倍。为了减小输出信号抖动，延迟线(delay line)中，每一个延迟门电路的相位延迟F必须使所有延迟门电路的总延迟相位LF(L为延迟线中延迟门的总数)尽量接近2P(但需小于2P)。在这个“最佳化”的假设下，延迟门电路的相位延迟任何些微的变化都将可能导致总延迟相位LF大于2P，而造成回路的不稳定或产生较大的信号抖动。

在PHDPLL中可以用较小的延迟门的相位延迟来避免LF大于2P而造成回路的不稳定，但是这将使在一般操作时产生较大的输出信号抖动。此外，由于延迟门的相位延迟会随着温度、制造工艺及电压等外在因素而改变，因而，其输出信号抖动及回路稳定度将随着这些外在因素而改变。

由于前述的缺点，的确需要一个改进的全数字化锁相回路，不需要高频的系统时钟信号，来提供所需要的回路稳定度及最小输出信号抖动，并且使其稳定性不受温度、制造工艺及电压等外在因素的影响。

发明内容

本发明的主要目的在于提供一个高稳定度、低输出信号抖动时的全数字化锁相回路，它不需要高频的系统时钟信号，并且具有与温度、电压、制造工艺等外在因素及回路的起始状态无关等优点。

本发明的全数位化锁相回路中，延迟线(delay line)是由一连串的延迟门所组成以提供许多频率相同但相位不同的时钟信号信号。本发明的锁相回路包含三个部分：相位差检测器(phase detector；PD)、K-计数器及数字控制振荡器(digital control oscillator；DCO)。其中PD将用以比较两个信号Fin及Fout间的相位差而输出“UP”及“DN”的信号。一般来说，当两个输入信号的频率相位相同时，“UP”及“DN”信号将有相同的脉冲宽度，如果两个输入信号存在相位差时，PD将会检测出其相位误差，而使“UP”及“DN”信号具有不同的脉冲宽度。同时“UP”及“DN”信号将送到K-计数器来调整回路的输出频率。例如当“UP”的脉冲宽度大于“DN”时，输出频率将会降低，反之，当“UP”的脉冲宽度大于“DN”时，输出频率将会上升。

K-计数器将配合DCO以产生一个输出时钟信号再反馈到PD。K-计数器可以由一个上数计数器(Up-counter)及下数器(Down-counter)所组成。它将执行类似数字低通滤波器的功能。“进位(carry)”输出由上数计数器产生而“借位(borrow)”输出由下数计数器产生，这两个信号将送到DCO。由相位-频率检测器传来的UP信号将触发上数计数器计数，而DN信号将触发下数计数器，当上数计数器发生溢位(overflow)时，K-计数器将产生“进位：(carry；CA)的输出信号，若下数计数器发生溢位时，K-计数器将产生“借位”(borrow；BO)的输出信号。这两个输出信号将传送至数字控制振荡器。“借位”信号将使数字控制振荡器选择一个相位领先的时钟信号为输出使得回路的输出相位领先以达到增加频率的目的。“进位”信号将使数字控制振荡器选择相位落后的时钟信号为输出使得回路的输出时钟信号相位延迟以达到降低频率的目的。

本发明中K-计数器的值为一重要的设计参数。如果值太小时，K-计数器将循环太快，而造成太快的相位跳跃频率，亦即造成了不希望产生的高频输出信号抖动。另一方面，若K-计数太大，则使锁相范围变小，并导致过长的锁相时间。

本发明中一重要的元件为一个新的数字控制振荡器，主要一包含L阶的延迟线，此外再加上一个可编程的可逆N计数器(UP-down counter)、适当的补偿电路(adaptive-compensated circuit)及多路复用器(multiplexer)。其中的延迟线(delay line)将提供许多频率相同但相位不同的时钟信号来完成相位跳跃(phase-hopping)动作。可逆N计数器接受K-计数器的输出信号而产生一个地址给多路复用器，多路复用器依此地址选择延迟线中的一个时钟信号为输出信号。以最简单的例子来说，在标准的情形下(对理想状况而言)，L阶的延迟线中的每一个延迟门将产生一相位延迟φ。每个进位脉冲导致多路复用器选择相位落后的时钟信号为输出时钟信号而使回路的输出延迟相位φ。相反的，每个借位脉冲将导致多路复用器选择相位领先的时钟信号为输出时钟信号而使回路的输出领先原来的输出相位φ。不像传统的设计，本发明中的相位延迟门的相位延迟φ可设计为满足以下关系：

      φL＞2π             式(1)然而在传统的设计中，相位延迟门的相位延迟φ使φL小于2π。

本发明中另外的重要的元件为可编程可逆N计数器及适应性补偿电路。根据以下两个方程式，可编程可逆N计数器将以N为计数上限(超过即发生满溢(overflow))： $D\left(t\right)=\underset{k=1}{\overset{N\left(t\right)}{\mathrm{\Σ}}}\mathrm{\φ}\left(k\right)$ 式(2)

             π＜D(t)＜2π

                                        式(3)在Eq(2)中，为了尽可能减低信号抖动量，对D(t)有一个外加的条件，就是必须使D(t)尽可能地接近2π，这个外加条件可表示为：

D(y)≈2π                       式(4)所计算出来的N值将送到DCO中的可逆N计数器，其中的N及D值都将是一个时间的函数，分别为D(t)及N(t)。这代表了计数限值N可能会更改，这样的设计使得φL大于2π时仍然能保持回路的稳定性。例如在输出时钟信号为100MHz的回路中，计数限值N可能在每百万之一秒被更新一次。

本发明中，计数限值N是一个由适应性补偿电路所算出，基本上，适应性补偿电路的设计为首先逐一比较每一个延迟门的输出时钟信号与取样时钟信号间的相位差(取样时钟信号：例如为输入或外加参考时钟信号)，假设第一个超过2π的延迟门(时间点t)为延迟线中的第I个延迟门的输出时钟信号(也就是P(I-1)＜2π，P(1)＞2π，其中P(n)为延迟线中的第n个延迟门的输出时钟信号与标准时钟信号的相位差)，则I-1将选为计数限值N，也就是说N＝I-1。而这个N值将送到DCO中的可逆N计数器中。适应性补偿电路的操作方式将进一步于图4a及图4b中表示。图4a中显示L阶的延迟门，由1，2，…，至L，限值N为适应性补偿电路所算出的变数值。图4b中为适应性补偿电路的图示，在时间t时，取样时钟信号用来对延迟线中的L个时钟信号做取样，若取样值为X(n)，其中n＝1，2，…L，而D(n)为第n个延迟门相对于取样时钟信号的相位迟延。X(n)将被进行解码可以决定N(t)值。解码电路可以用一个简单的布林函数解得：X(n) (n+1)，其中n＝1，2，…L，而(N(t)值的选择将是使X(n)(n+1)＝1的n值。根据这个程序，N(t)级延迟门所有的相位延迟将可以非常接近于2π以一直保持最小的输出信号抖动，同时保持回路优良的稳定性。

本发明除了考虑了标准的延迟门相位延迟(记为φs)同时考虑了最小可能的延迟门相位延迟(记为φmin)及最大可能的延迟门相位延迟(记为φmax)由于环境的变异，最小可能的延迟门相位延迟φmin可能小小至φs的一半(也就是说φmin＝0.5φsmax)而最大可能的延迟门相位延迟φmax可能大至φs的两倍(也就是说φamx≈2φs)。

在现有技术中的相位跳跃锁相回路，可能为了降低信号抖动而将φs设计成非常接近2π来降低输出信号抖动。但必须冒着增加回路不稳定机率的危险。同时也可能为了降低回路不稳定的机率而减小φs的设计，但必须付出增加输出信号抖动的代价。本发明中的适应性补偿电路及可编程可逆N计数器的设计，不仅降低了输出信号抖动，同时也保证了回路优良的稳定性。本发明同时也消除了在先技术的相位跳跃锁相回路中存在的不稳定性。

本发明的一种由一个输入信号对局部信号锁相的高频全数字化锁相回路，其特征在于，包括：

(a)至少一个数字控制振荡器，

(b)至少一个K-计数器，提供一个第一控制信号至所述数字控制振荡器；

(c)至少一个相位检测器，用来接收由所述数字控制振荡器输出的的信号并与一输入信号比较，并由它们的相位差提供第二控制信号给所述K-计数器；

其中所述数字控制振荡器，包括：

(1)至少一个包括L阶的延迟线，以产生L个时钟信号，其中L为一个整数，而每一个延迟门有一延迟相位φ；

(2)至少一个可编程的可逆N计数器，其中L为整数；

(3)至少一个多路复用器，其可由可编程可逆N计数器的计数值来选择L个时钟信号中的一个；以及

(4)至少一个适应性补偿电路，可根据以下的情况来决定N值： $D\left(t\right)=\underset{k=1}{\overset{N\left(t\right)}{\mathrm{\Σ}}}\mathrm{\φ}\left(k\right)$

    π＜D(t)＜2π    及    D(t)≈2π

其中t代表一个特定时间。

且其中所述适应性补偿电路被构成用来执行以下功能：

(a)在时间t时，使用一个取样时脉来对所述L个时脉作取样，所得到的值记为X(n)，其中n＝1，2，3，…L；

(b)对每个n计算X(n) X(n+1)的值，其中X(n+1)为X(n+1)的反向值；以及

(c)根据X(n) X(n+1)＝1的布林函数决定N值。

附图概述：

图1为本发明的全数字化锁相位回路实施例的方块图。

图2a、2b、2c为图1中的全数字化锁相回路所用的DCO的实施例的方块图。

图3为图2中的DCO执行相位跳跃的信号波形图。

图4(a)为由1，2，…，至L的L阶的延迟门示意图。

图4(b)为本发明实施例的适应性补偿电路的延迟门波形示意图。

图5(a)表示当总相位延迟大于2π时，回路不稳定的影响的波形示意图。

图5(b)表示当总相位延迟远小于2π时所导致的超出规格的输出信号抖动示意图。

具体实施方式

结合较佳实施例及附图详述本发明的特点如下：

本发明的高频全数字化锁相回路，不需要高频的系统时钟信号，只需要一个与输出时钟信号频率相当的中系统时钟信号，且其稳定性不受温度、制程、电压及电路起始值等外在因素的影响，并仍然能保持最小的输出信号抖动。

图1为本发明的全数字化锁相回路10实施例的方块图，本发明的全数字化锁相回路10包括三个主要部分：相位差检测器(phase detector；PD)30、K-计数器40及数字控制振荡器(digital control oscillator；DCO)50。其中PD30将用来比较两个输入信号Fin及Fout间的相位差，其中Fin为输出的参考时钟信号相位，Fout及Fout间的相位差，其中Fin为输入的参考时钟信号相位，Fout为DCO50输出时钟信号的时钟信号相位。Fin及Fout都当作PD30的输入信号。而PD30的输出信号(“UP”及“DN”)将根据Fin及Fout信号间的相位差而改变。一般来说，当两个输入信号的频率相位相同时，“UP”及“DN”信号将有相同的脉冲宽度，如果两个输入信号存在相位差时，PD30将会检测出其相位误差，而使“UP”及“DN”信号具有不同的脉冲宽度。同时“UP”及“DN”信号将送到K-计数器来显示计数方向以调整回路的输出频率。例如当“UP”的脉冲宽度大于“DN”时，K-计数器4 0的计数会递增，而使输出频率降低，反之，当“UP”的脉冲宽度小于“DN”时，K-计数器40的计数会递减，输出频率将会加快。

PD30将用来比较两个输入信号Fin及Fout间的相位差而输出“UP”及“DN”的信号。一般来说，当两个输入信号的频率相位相同时，“UP”及“DN”信号将有相同的脉冲宽度，如果两个输入信号存在相位差时，PD将会检测出其相位误差，而使“UP”及“DN”信号具有不同的脉冲宽度。不同的PD所能涵盖的相位差涵范围将有所不同。

由PD30输出的“UP”及“DN”信号将送到K-计数器40，K-计数器将配合DCO50以产生一个输出时钟信号再反馈到PD30。K-计数器可以看为由一个上数计数器(Up-counter)及下数计数器(Down-counter)所组成。它将执行类似数字低通滤波器的功能。“进位(carry)”输出由上数计数器产生而“借位(borrow)”输出由下数计数器产生，这两个信号将送到DCO。由相位检测器PD30传来的“UP”信号将触发上数计数器计数，当K-计数器发生溢位(overflow)时，K-计数器40将产生“进位”(carry；CA)的输出信号，“进位”信号将使数字控制振荡器选择相位落后的时钟信号为输出使得回路的输出相位延迟以达到降低频率的目的。而DN信号将触发下数计数器，若K计数器40发生反向溢位(underflow)时，K-计数器将产生“借位”(borrow；BO)的输出信号。“借位”信号将使数字控制振荡器选择一个相位领先的时钟信号为输出使得回路的输出相位领先以达到增加频率的目的。

本发明中K-计数器40的计数值为一重要的设计参数。如果值太小时，K-计数器40将循环太快，造成太快的相位跳跃频率，亦即造成不希望产生的高频输出信号抖动。另一方面，若计数值太大，则使锁相范围变小并导致过长的锁相时间。

本发明中一重要的元件为一新的数字控制振荡器(DCO)50，图2为图1中所示的新式全数字锁相回路所用的DCO的实施例功能方块图。图3为图2中的DCO执行相位跳跃的波形图。如图2所示，DCO50包括了一个可逆N计数器51，适应性补偿电路52，L阶的延迟线53及多路复用器(multiplexer)54。延迟线53产生L个频率相同但相位不同的时钟信号C1，C2，…，CL-1，CL，以提供DCO执行相位跳跃的动作。可逆N计数器51，接受由K-计数器传来的进位及借位信号并输出一选择地址信号给多路复用器(multiplexer)54以便由延迟线53中的L个相位不同的时钟信号中选择一个相对的时钟信号输出。在这个实施例中，每一个延迟门都是相同的(但是它们的相位延迟为时间的函数)。

当进借位信号强迫多路复用器选择相位落后的时钟信号为输出脉时，回路的输出将会延迟相位φ。当借位信号强迫多功器选择相位领先的时钟信号为输出时钟信号时，回路的输出将会领先相位φ。由于可逆N计数器51的计数为循环计数，这L个相位不同的时钟信号也将跟随着可逆N计数器51的计数而循环地被选择。对一个计数值固定的可逆N计数器而言，当N＝L时，要保证回路的稳定则总延迟相位必须满足：

π＜Lφ＜2π                          式(5)

另一方面，为了尽可能的减低输出信号抖动量，总延相位的设计必须使得：

Lφ≈2π                              式(6)理论上，式(5)及式(6)两个要求并不会冲冲但是在实际制作上由于受温度、制程、电压等因素的影响，延迟门的相位延迟将会在最小值φmin与最大值φmax间变化，通常，最小值φmin有可能为典型值φs的50％(也就是说φmin＝0.5φs)，而最大值φmax有可能为典型值φs的200％(也就是说φamx＝2φs)。这样的变化常常导致相位跳跃锁相回路的不稳定。也许可以利用设计相位延迟较小的延迟门来增加回路的稳定性。但是这样可能会导致无法接受或超出规格的输出信号抖动。另一方面，也许可将φs设计成非常接近2π的值来降低输出信号抖动，但是却冒着增加回路不稳定机率的危险。由于这些问题的存在，这样的相位跳跃锁相回路设计就变的不实际。

本发明中，在DCO中将以可变阶数的延迟线来替换固定阶数的延迟线设计。换句话说，在本发明中，延迟线中所有被拿来循环使用的延迟门阶数将经由一个适应性补偿电路做决定而成为一个可能随时间而变的变数。通过这个适应性补偿电路及可逆N计数器，来补偿由于温度、制程、电压的改变对延迟时间所造成的影响。

图4(a)为由1，2，…至L的L个延迟门所组成的L阶延迟单线，N值是由适当性补偿电路所决定的变数。图4(b)为本发明实施例中所提出的适应性补偿电路的电路图示。

适应性补偿电路将根据以下式(2)-(4)三个方程式来计算可逆N计数器的计数限制值： $D\left(t\right)=\underset{k=1}{\overset{N\left(t\right)}{\mathrm{\Σ}}}\mathrm{\φ}\left(k\right)$ 式(2)

            π＜D(t)＜2π                    式(3)

            D(t)≈2π

                                             式(4)

计算后的计数限制值N将输入DCO中的可编程可逆N计数器，必须注意的是其中N及D值都是时间的函数，也就是N(t)及D(t)。这代表了计数限值N可能会更改。例如，在输出为100MHz的回路中，计数限值N可能在每百万分之一秒被更新一次。更新频率的快慢将考虑所应用的系统其温度、制程、电压等外界因素波动的速度。在波动速度快速的应用中，必须要有较快的更新频率，反之，用较慢的更新频率就可以满足了。

在适应性补偿电路的设计上，首先以取样的方式取得L个时钟信号一连串的取样值X(n)，n＝1，2，…L，逐一比较每一个延迟门输出时钟信号与取样时钟信号的相位差D(n)，(取样时钟信号：例如为输入或外加参考时钟信号)。当相位延迟D(I)小于2π而D(I+1)＞2π时，适应性补偿电路将会把I选为可编程可逆N计数器的计数限值。图4a中显示L阶的延迟门，由1，2，…，至L，限值N为适应性补偿电路所算出的变数值。图4(b)中为适应性补电路的操作图示，以下将做更详细的描述。

首先，在时间t时，取样时钟信号用来对延迟线中的L个时钟信号做取样，得到取样值为X(n)，其中n＝1，2，…L，X(n)将被进行解码以决定N(t)值。解码电路可用一个简单的布林函数制作：X(n) X(n+1)，其中n＝1，2，…L，而N(t)值的选择将是使X(n) X(n+1)＝1的n值。根据这个程序，N(t)级延迟门所有的相位延迟将可以非常接近于2π以便保持小最的输出信号抖动，同时保持回路优良的稳定性。

本发明与先前的相位跳跃锁相回路主要的不同点之一为本发明中，L阶延迟线的总延迟在典型的设计中可以大于2π，也就是说：

本发明：φL＞2π    式(1)

相对的，在先前的相位跳跃锁相回路设计中，L阶延迟线的总延迟在典型的设计中必须小于2π，也就是说：

先前的技艺中：π＜φL＜2π    式(2)

如图4(b)所示，解码电路可用一个简单的布林函数制作：X(n) X(n+1)，其中X(n)表示为第n个时钟信号的取样值，而X(n+1)表示为第n+1个时钟信号的取样值。如图4(b)，X(1)，X(2)，＝0(因为D(1)，D(2)，…＜π使得布林函数值为“0”。同时于图4(b)中所示，在第二个时钟信号及第N-1个时钟信号间的某一个X(n)值会变为：“1”，然而此时的布林函数值仍保持为“0”(因为 X(n+1)＝0)。然而在第N个延迟线时，布林函数值将变为“1”(因为X(N)＝1，X(N+1)＝0，而 X(n+1)＝1)。至于在第N个延迟线之后，取样值又变为”0“，因此布林函数值又变为“0”。解码电路所得到的N值将送到DCO的可编程可逆N计数器中，在上数时，计数器的计数顺序为：

0，1，2，3，4，…，N-2，N-1，0，1，02，…，N-1，0，…

在下数时，计数器的计数顺序为：

N-1，N-2，N-3，…，2，1，0，N-1，N-2，…，2，1，0，N-1…

在本发明中，藉着适应性补偿电路及可编程可逆N计数器使得总延迟D(t)可以维持非常接近2π但小于2π，因此可以降低回路的输出信号抖动至最低，而且可以维持回路的稳定性。

本发明中的改进式全数字化锁相回路是以0.6微米制程的标准单元库(standard cell library)制作。额定典型值的门延迟为0.12ns(1.2×10-9秒)，操作温度为-45℃至85℃，电压为4.5V至5.5V，延迟线级数L为32级(L＝32)。在这个环境范围内，预估门延迟的变异量不会超过额定典型值的50％至200％的范围，也就是说，最小可能门延迟为0.06ns(φmin＞0.5φs)，最大可能门延迟为0.24ns(φmax＜2φs)，假设规格所允许的最大输出信号抖动为0.0625UI(unit interval，单位周期)，在此规格之下，在最恶劣的情况下的最大的输出频率为： $\mathrm{fout}=\frac{1}{0.24\mathrm{ns}\×32}=\frac{1}{7.68\mathrm{ns}}\≅130\mathrm{MHz}$ 测试结果显示本发明中的高频全数字化锁相回路能够提供高于100MHz的输出时钟信号，其输出信号抖动将低于0.0625UI。同时测试结果显示这个全数字锁相回路能在-45℃至85℃的温度范围，4.5V至5.5V的电压范围下始终维持优良的稳定性及优良的时钟信号质量(低信号抖动及低飘移(wander))。

综上所述，本发明与现有技术相比具有如下效果：

如同先前的讨论，传统的全数字锁相回为了达到降低信号抖动的目的，它需要输入一个高频的时钟信号，而增加了成本。特别是在系统应用所需要的时钟信号频率增加时，所需要的输入高频时钟信号的频率亦跟着上升。而先前技艺的相位跳跃锁相回路设计中虽不需要输入一个高频时钟信号，但是温度、制程、电压等变化所导致的门延迟变异，将使回路变的不稳定或产生相当大的输出信号抖动。图5(b)所显显的是由于门延迟过小而导致过大的输出信号抖动。本发明中的新设计使得这个全数字锁相回路可以不需要高频的系统时钟信号同时却可以维持优良的稳定性及优良的时钟信号信号质量。

本发明的全数字化锁相回路输出信号抖动低，稳定性高；特别是可以不需要高频时钟信号信号也可以维持高稳定性及时钟信号信号质量。

最后要提及的是，上述对本发明的较佳实施例叙述，是为了说明本发明的精髓所在。熟悉此技艺的人士所做的任何修改，皆应涵括在本发明的限定范围内。

Claims (4)

1、一种由一个输入信号对局部信号锁相的高频全数字化锁相回路，其特征在于，包括：

(a)至少一个数字控制振荡器，

(b)至少一个K-计数器，提供一个第一控制信号至所述数字控制振荡器；

(c)至少一个相位检测器，用来接收由所述数字控制振荡器输出的的信号并与一输入信号比较，并由它们的相位差提供第二控制信号给所述K-计数器；

其中所述数字控制振荡器，包括：

(1)至少一个包括L阶的延迟线，以产生L个时脉，其中L为一个整数，而每一个延迟门有一延迟相位φ；

(2)至少一个可程序化的上数-下数N-计数器，其中L为整数；

(3)至少一个多工器，其可由可程序化上数-下数N-计数器的计数值来选择L个时脉中的一个；以及

(4)至少一个适应性补偿电路，可根据以下的情况来决定N值： $D\left(t\right)=\underset{k=1}{\overset{N\left(t\right)}{\mathrm{\Σ}}}\mathrm{\φ}\left(k\right)$ π＜D(t)＜2π    及    D(t)≈2π其中t代表一个特定时间。且其中所述适应性补偿电路被构成用来执行以下功能：

(a)在时间t时，使用一个取样时脉来对所述L个时脉作取样，所得到的值记为X(n)，其中n＝1，2，3，…L；

(b)对每个n计算X(n) X(n+1)的值，其中X(n+1)为X(n+1)的反向值；以及

(c)根据X(n) X(n+1)＝1的布林函数决定N值。

2、根据权利要求1所述的高频全数字化锁相回路，其特征在于，所述高频全数字化锁相回路被构成为在这样的条件下工作：所述门延迟的延迟时间可被减少到其额定典型值的50％。

3、根据权利要求1所述的高频全数字化锁相回路，其特征在于，所述高频全数字化锁相回路被构成为在这样的条件下工作：所述门延迟的延迟时间可被增大到其额定典型值的200％。

4、根据权利要求1所述的高频全数字化锁相回路，其特征在于，所述输入信号具有至少100Hz的频率。

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