CN105353600A - 一种应用于阵列系统的高精度低功耗三段式tdc电路 - Google Patents

Abstract

本发明公开了一种应用于阵列系统的高精度低功耗三段式TDC电路，高段位TDC采用线性反馈移位寄存器电路，实现宽动态范围的测量；中段位TDC利用低段位压控环形振荡器电路产生的信号作为控制信号，通过异步减法计数电路完成中段量化时间的记录；低段位环振TDC完成量化误差更精细的测量，并决定分辨率的大小；三段量化结果分别通过锁存电路进行存储，读取数据时依次通过高段位线性反馈移位寄存器电路以二进制形式进行串行输出。在高段计数时钟频率相等的条件下，本发明的三段式TDC电路实现的分辨率更高，可以实现高精度的数据输出；在低段环振频率不变的条件下，本发明的三段式TDC电路高段计数时钟频率变低，可明显降低电路产生的功耗。

Description

一种应用于阵列系统的高精度低功耗三段式TDC电路

技术领域

本发明涉及一种可应用于阵列系统中的新型高精度低功耗三段式时间数字转换(TDC)电路，该电路有效地节省了面积并降低了功耗，故可较好地应用于像素阵列时间测量系统中。

背景技术

时间数字转换器(TimeDigitalConverter，TDC)是一种常见的用于时间测量的数模混合电路，它可将时间间隔进行量化并形成高精度的数字值，并实现数字输出。ROIC(ReadoutCircuit)是红外探测系统中的关键模块，而时间数字转换器作为时间测量电路，可将被测时间模拟量转换为数字信号，是构成ROIC的核心模块。在特定的测量范围内提高测量精度对阵列式TDC十分关键，其中测量精度与电路面积正相关。而像素阵列的应用条件，面积和功耗的限制极大地增加了TDC量化性能实现的技术难度，在保证一定测量范围的前提下，导致目前阵列式TDC仍存在精度无法进一步降低的情况。

一般的三段式结构由于存在更细的误差提取及量化的过程，被测量时间初始时刻相位如有偏差，则无法实现同时检测；另外，大阵列中三段式TDC结构的中段时间余量需要细量化，这样又要求采用并列结构，功耗和资源又成问题。因此单像素高精度三段式TDC结构很难用于大阵列中。目前来看，适用于大阵列的阵列式TDC主要集中在两段式结构上，且由于电路面积的限制，复杂的两段式TDC结构不适用，而简单的两段式TDC结构又由于宽量程的约束，限制了精度的降低。因此阵列型TDC的精度很难进一步提高，迫切需要设计出适用于阵列使用的新结构，突破精度的制约。因此，阵列TDC的发展仍存在巨大空间。本设计提出的三段式TDC电路在一定程度上解决了面积和功耗的限制性问题，对阵列系统的应用具有很大的意义。

发明内容

发明目的：为了克服现有技术中存在的不足，本发明提供一种新型结构的三段式时间数字转换电路，相比传统的两段式TDC结构，不仅可以实现宽范围、高精度的测量，同时简化了电路结构，并减小了系统的面积和功耗。

技术方案：为实现上述目的，本发明采用的技术方案为：

一种应用于阵列系统的高精度低功耗三段式TDC电路，包括低频时钟输出控制电路、低段位时间数字转换电路、中段位时间数字转换电路和高段位时间数字转换电路，时间间隔的测量由低段位时间数字转换电路、中段位时间数字转换电路和高段位时间数字转换电路三部分分段量化完成，实现7bit+2bit+4bit三段计数的功能；

低段位时间数字转换电路包括压控延迟线环振电路和低段位锁存传输电路，通过压控延迟线环振电路完成低段量化时间的记录；

中段位时间数字转换电路包括中段位异步减法计数/锁存传输电路，利用压控延迟线环振电路产生的信号作为控制信号，通过中段异步减法计数电路完成中段量化时间的记录；

高段位时间数字转换电路包括高段位线性反馈移位计数/传输电路，利用中段异步减法计数电路产生的信号作为控制信号，通过线性反馈移位计数电路完成高段量化时间的记录；

低段位时间数字转换电路、中段位时间数字转换电路和高段位时间数字转换电路的量化结果均通过锁存电路进行存储，在读取数据时全部通过高段位线性反馈移位计数/传输电路以二进制形式进行串行输出。

具体的，低频时钟输出控制电路的输入信号为低频时钟信号L_CK、起始信号EN和终止信号STOP，输出信号为时钟信号LCK_OUT。

具体的，低段位时间数字转换电路包括压控延迟线环振电路和低段位锁存传输电路，压控延迟线环振电路的输入信号为起始信号EN，输出信号经低段位锁存传输电路串行传输并组成串行输出数据的低段位信号；压控延迟线环振电路包括由四级延迟单元构成的压控环振单元，延迟单元的压控信号为稳定的外部偏置电压，级延迟单元的四个输出作为压控环振单元的四个节点；起始信号EN上升沿作为压控延迟线环振电路的门控信号，压控环振单元的四个节点循环产生八个节点状态，实时变化的节点状态输入低段位D触发器的状态端口，当终止信号STOP上升沿到来时，节点状态通过低段位D触发器进行锁存，当起始信号EN下降沿到来时，锁存信号通过高段位线性反馈移位计数/传输电路进行串行输出，通过译码表得到相应节点状态所对应的译码值m，低段位量化值为(m/8)·t_L；t_L为低段位D触发器的周期。

具体的，中段位时间数字转换电路包括中段位异步减法计数/锁存传输电路，设置有中段位异步减法计数和中段位锁存传输和两种工作模式，中段位异步减法计数/锁存传输电路的输入信号为时钟信号LCK_OUT、起始信号EN和终止信号STOP，输出信号在中段位锁存传输模式下串行传输并组成串行输出数据的中段位信号；中段位异步减法计数模式时，中段位异步减法计数/锁存传输电路引入低段位时间数字转换电路的高位信号，并将该高位信号作为中段位异步减法计数/锁存传输电路的时钟控制信号；中段位异步减法计数/锁存传输电路由二选一开关和中段位D触发器构成，完成中段位计数的同时得到四分频后的时钟信号；中段位异步减法计数模式下得到的两位二进制读数共有四种节点状态，其循环变化规律遵循减法法则，四种节点状态每循环一次对应低段位时间数字转换电路的八种节点状态，当终止信号STOP上升沿到来时，节点状态通过中段位D触发器进行锁存，当起始信号EN下降沿到来时，锁存信号通过高段位线性反馈移位计数/传输电路进行串行输出，通过译码表得到相应节点状态所对应的译码值n，中段位量化值为n·t_L；t_L为低段位D触发器的周期。

具体的，高段位时间数字转换电路包括高段位线性反馈移位计数/传输电路，高段位线性反馈移位计数/传输电路的输入信号为起始信号EN，输出信号组成串行输出数据的为高段位信号；高段位线性反馈移位计数/传输电路将中段位异步减法计数/锁存传输电路的高位信号选通至HCK_LFSR，并将该高位信号HCK_LFSR作为高段位线性反馈移位计数/传输电路的时钟控制信号，在起始信号EN处于高电平期间，时钟信号LCK_OUT始终保持低电平，保证起始信号EN下降沿到来时时钟信号LCK_OUT尚未产生上升沿；高段位线性反馈移位计数/传输电路对高位信号HCK_LFSR选通的计数信号和终止信号STOP上升沿之间的时间间隔进行量化，在终止信号STOP上升沿到来时，高位信号HCK_LFSR将选通时钟信号LCK_OUT；在EN下降沿到来后，依次串行输出三个段位的计数值，其中高段位计数值通过译码表得到对应的高段位计数信号的译码值k，高段位量化值为(k-1)·t_H；t_H为高段位D触发器的周期，t_H＝4·t_L。

中段异步减法计数电路用于对低段位的八个节点状态循环构成的一个周期进行粗计数，可认为将现有的9bit高位计数拆为2bit+7bit计数；最终得到起始信号EN和终止信号STOP之间所测的时间间隔的全局表达式为T＝(k-1)·t_H+n·t_L+(m/8)·t_L。

有益效果：本发明提供的应用于阵列系统的高精度低功耗三段式TDC电路，分为高段、中段和低段三部分计数，其中高段位TDC采用线性反馈移位寄存器(LFSR)电路，采用计数式量化实现宽范围的时间测量；中段TDC采用异步减法计数电路结构，由两组D触发器和二选一电路组成，以低段位环振的最高位信号状态作为二进制减法计数电路的计数时钟信号；低段位TDC采用压控环振电路，以时间量化开始信号EN作为门控信号，环振内部相位结点状态直接作为低段位数据输出后可通过译码表得到量化值。

低段位采用环形振荡器电路，其闭环延迟线采用压控反相器构成的延迟单元，均由已知的偏置电路产生的固定电压值作为稳定的压控信号，保证压控环振单元输出的频率保证较高的稳定性。

传统两段式TDC低段位的高位状态直接控制高段位的粗计数时钟信号，相比之下三段式TDC将本属于高段位的9bit计数值拆为7bit+2bit结构，从而在低段位和高段位之间建立起中段位。应用在像素阵列中，即直接将像素中的计数式TDC用两段复合型计数式TDC取代，得到延迟式TDC(共享)+异步+LFSR同步组成的复合计数式TDC三段式阵列TDC系统。低段位的高位控制中段位计数，中段位的高位成为高段位的时钟信号，高位的计数时钟频率变低，有效地降低了系统功耗。

此外，该三段式时间数字转换电路的高段位通过二选一门控电路工作在计数和数据传输两种模式下，这两种模式分别用高频计数时钟和低频传输时钟控制，计数数据以二进制数据形式依次串行输出；同时低段位、中段位也同时具有锁存和传输功能。为了简化电路，本结构中并没有采取译码电路，而是将串行输出的数据利用译码表读出量化值。这样最大的使用了已有电路结构，有效减小了电路面积。

相对于传统的两段式时间数字转换器，本发明中的可应用于阵列中的新型三段式时间数字转换(TDC)电路能够很好地兼顾测量精度与动态范围的性能要求，在同频环振电路下实现宽范围时间测量。段间信号通过提取和转换实现信号复用，优化了电路结构。

附图说明

图1为三段式时间数字转换电路的结构示意图；

图2为三段式时间数字转换电路的低段TDC环振电路时序图；

图3为三段式时间数字转换电路的低段TDC数据锁存/传送电路结构图；

图4为三段式时间数字转换电路的中段TDC异步减法时序图；

图5为三段式时间数字转换电路的中段TDC异步减法计数/锁存传输电路结构图；

图6为三段式时间数字转换电路的高段位计数/传输双模式的LFSR结构；

图7为三段式时间数字转换电路的时序图。

具体实施方式

下面结合附图对本发明作更进一步的说明。

一种应用于阵列系统的高精度低功耗三段式TDC电路，时间间隔的测量由高段位、中段位和低段位共三部分分段量化完成，实现了7bit+2bit+4bit三段计数的功能。高段位TDC采用线性反馈移位寄存器电路，实现宽动态范围的测量；中段位TDC利用低段位压控环形振荡器电路产生的信号作为控制信号，通过异步减法计数电路完成中段量化时间的记录；低段位环振TDC完成量化误差更精细的测量，并决定分辨率的大小；三段量化结果通过锁存电路进行存储，在读取数据时全部通过高段位线性反馈移位寄存器电路以二进制形式进行串行输出。与传统的两段式阵列TDC相比，在高段计数时钟频率相等的条件下，本发明的三段式TDC电路实现的分辨率更高，可以实现高精度的数据输出；同时，在低段环振频率不变的条件下，本发明的三段式TDC电路高段计数时钟频率变低，可明显降低电路产生的系统功耗，因此更加适用于阵列式高速高精度的时间测量系统中。

如图1所示，一种可应用于阵列中的新型高精度低功耗三段式时间数字转换(TDC)电路结构，包括低频时钟输出控制电路、低段位时间数字转换电路、中段位时间数字转换电路和高段位时间数字转换电路。

低频时钟信号L_CK、时间量化的起始信号EN和时间量化的终止信号STOP输入低频时钟输出控制电路；由于高段位进行数据输出时时钟信号选通LCK_OUT信号，为了避免EN信号下降沿到来时与HCK_LFSR信号选通的时钟信号LCK_OUT有效高电平重叠以致产生输出误码，当所述起始信号EN处于高电平期间，所述低频时钟输出控制电路将控制LCK_OUT信号始终保持低电平，保证EN下降沿到来时LCK_OUT信号尚未产生上升沿，确保正确完成传送数据功能。

整体电路工作时，最先来到的是RESET信号，经过反相整理的RESET信号下降沿首先使整个电路进行复位。D触发器数据输入端全部置位为0，电路等待时间量化起始信号EN的到来。

当时间量化起始信号EN上升沿未到来之前，延迟线环振电路Q0-Q4状态输出始终保持高电位，此时未形成环振；EN信号上升沿到来时，延迟线环振电路形成闭环反馈工作，每个高频时钟周期t_H内Q0-Q4实现八个状态循环变化，图2显示了EN信号到来后八个状态的循环变化过程，每个状态在译码表中都可得到一个对应的译码值m，最终得到低段位对应的时间量化值为(m/8)·t_L。同时，这四个节点状态可动态通过Buffer提取稳定信号，并且通过二选一电路进行动态选通，当时间量化终止信号STOP到来时，停止时刻的四位选通低段位状态会通过D触发器进行锁存，在EN的下降沿到来时进行串行输出，此功能通过图3电路实现。

中段位引入低段位的高位信号Q4作为时钟控制信号，经过与EN信号的与处理作为输入信号，并通过异步减法计数器结构实现对Q4信号的四分频处理，中段位时序图如图4所示，Q5-Q6为中段位信号，实现由11-10-01-00四个状态的递减循环。同低段位锁存电路结构类似，如图5所示，动态信号始终通过二选一通道选通；Q6作为高段位的计数时钟始终在EN有效高电平内被选通输出，当时间量化终止信号STOP到来时，停止时刻的两位选通中段位状态会通过D触发器进行锁存，并在EN的下降沿到来时进行串行输出。

中段位中的高位信号被引出作为高段位计数的时钟信号HCK_LFSR，通过时钟信号HCK_LFSR控制对分频后的大周期信号进行计数，所述高段位线性反馈移位寄存器用于对HCK_LFSR信号上升沿和STOP信号上升沿之间的时间间隔进行量化，由于新的计数周期是原有周期的四倍，所以在低段位时钟信号不变的条件下，计数范围被动态扩大；在时间量化终止信号STOP到来后，HCK_LFSR信号由LCK_OUT信号接管，串行输出13位计数值，通过译码表获得对应的七位高段位线性反馈移位寄存器计数值的译码值k，由分频信号时序图上可得减法计数时高位节点Q6状态初始值为1，会使HCK_LFSR高段位计数信号在初始时进行一次无效计数，故应在译码值k的基础上减去一个完成的周期t_H，最终可得到高段位量化值(k-1)·t_H。

低段位环振电路产生的的高位节点信号Q4被引用至中段位电路中，由于环振未形成前Q4输出状态为高电平，为了让分频电路识别出Q4的第一个上升沿而不造成电路的误读，中段位电路的时钟控制信号是经过处理的Q4信号，原理是将低段位高位信号Q4和时钟起始信号EN通过与门产生第一个上升沿，便于后续电路对时钟控制信号的识别。经过处理后的信号在EN信号有效期间被选通，通过二选一电路输出CP1时钟信号，对Q4信号的高频时钟信号进行异步减法计数。CP1控制的D触发器会在每个CP1时钟信号的上升沿产生翻转信号，此外D触发器的Q输出端信号即Q5信号，经过二选一选通电路成为下一位状态信号的时钟控制信号，从而产生Q6信号，即减法计数的高位信号。至此，Q6信号形成了一个新的计数周期，满足T＝t_H＝4·t_L。当时间量化终止信号STOP到来后，分频电路的时钟输出为低电平，控制D触发器的数据端停滞在STOP信号触发时的瞬时状态，即数据得到锁存；当EN信号的下降沿到来后，二选一电路选通LCK_OUT作为时钟信号，并将低频时钟信号送入D触发器的CP端，锁存和计数均停止，开启串行传输模式，被所存的两位数据Q5和Q6在低频时钟信号下进行串行输出。

上述中段位电路中产生的Q6信号满足周期T＝t_H＝4·t_L，同时通过二选一电路在EN信号上升沿有效期间作为高段计数时钟有效信号送入高段位计数电路中，作为HCK_LFSR时钟信号进行高段位的计数信号，此时高段位周期扩大了四倍，在相同计数位数的条件下，计数范围得到动态扩大，实现了宽范围的计数功能。高段位TDC采用计数/传输双模式的7bitLFSR结构如图6所示，在时间量化起始信号EN有效高电平时，二选一开关选通1端口线性移位寄存器电路(LFSR)为闭环电路，实现对HCK_LFSR信号上升沿的计数功能，当时间量化终止信号STOP到来后，HCK_LFSR信号维持Q6信号的即时状态不变，线性移位寄存器中的各位状态被锁存在D触发器中。当EN信号下降沿到来时，HCK_LFSR信号由LCK_OUT信号接管，此时输出低频信号，高段位线性移位寄存器电路闭环断开，之前被STOP信号所存的高位状态会依次串行输出，得到高位计数数据。

三段式TDC中，各段数据独立处理后拼接在一起完成数据传输，相互之间互不干扰。整个电路的锁存功能全部由D触发器实现，传输功能则由二选一开关进行门控切换选通，很大程度上节省了电路的面积，并且降低了有效功耗。图3、图5和图6所示的电路分别对应低段位锁存传输电路、中段位计数锁存传输电路、高段位计数锁存传输电路，当时间量化起始信号EN的下降沿到来后，这三个电路由二选一开关连接为一个整体电路，数据由高位至低位通过Data_Out端口串行输出，中低段TDC的低6位数据通过二选一开关从电路左边流向右边，紧随高段位数据串行输出。高段LFSR数计数器锁存的是伪随机数，译成二进制码数据位数不变。这种时间量化与数据传输模式切换、或数据锁存与数据传输模式切换对节省面积、降低功耗有重要的意义。

本电路中未添加译码电路，整个电路的最终读数可以通过总结的译码表对应对出，以减轻阵列TDC的面积和功耗资源开销的负担，具体输出数据的各段位数据译码表如下：

表1低段位译码表

表2中段位译码表

表3高段位译码表

线性移位寄存器电路用于对输入的高段位量化值、中段位量化值以及低段位量化值依次串行输出，得到时间量化起始信号EN和终止信号STOP的时间间隔的全局表达式为：

T＝(k-1)·t_H+n·t_L+(m/8)·t_L

本发明的三段式时间数字转换电路，实现了高检测精度及宽范围的时间测量，其占据较小的面积；在相同条件下，三段式可以获得比两段式TDC更多的转换位数，或在相同的转换位数下可大幅降低功耗，更利于阵列扩展。

以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (2)

1.一种应用于阵列系统的高精度低功耗三段式TDC电路，其特征在于：包括低频时钟输出控制电路、低段位时间数字转换电路、中段位时间数字转换电路和高段位时间数字转换电路，时间间隔的测量由低段位时间数字转换电路、中段位时间数字转换电路和高段位时间数字转换电路三部分分段量化完成，实现7bit+2bit+4bit三段计数的功能；

低段位时间数字转换电路包括压控延迟线环振电路和低段位锁存传输电路，通过压控延迟线环振电路完成低段量化时间的记录；

中段位时间数字转换电路包括中段位异步减法计数/锁存传输电路，利用压控延迟线环振电路产生的信号作为控制信号，通过中段异步减法计数电路完成中段量化时间的记录；

高段位时间数字转换电路包括高段位线性反馈移位计数/传输电路，利用中段异步减法计数电路产生的信号作为控制信号，通过线性反馈移位计数电路完成高段量化时间的记录；

低段位时间数字转换电路、中段位时间数字转换电路和高段位时间数字转换电路的量化结果均通过锁存电路进行存储，在读取数据时全部通过高段位线性反馈移位计数/传输电路以二进制形式进行串行输出。

2.根据权利要求1所述的应用于阵列系统的高精度低功耗三段式TDC电路，其特征在于：

低频时钟输出控制电路的输入信号为低频时钟信号L_CK、起始信号EN和终止信号STOP，输出信号为时钟信号LCK_OUT；

低段位时间数字转换电路包括压控延迟线环振电路和低段位锁存传输电路，压控延迟线环振电路的输入信号为起始信号EN，输出信号经低段位锁存传输电路串行传输并组成串行输出数据的低段位信号；压控延迟线环振电路包括由四级延迟单元构成的压控环振单元，延迟单元的压控信号为稳定的外部偏置电压，级延迟单元的四个输出作为压控环振单元的四个节点；起始信号EN上升沿作为压控延迟线环振电路的门控信号，压控环振单元的四个节点循环产生八个节点状态，实时变化的节点状态输入低段位D触发器的状态端口，当终止信号STOP上升沿到来时，节点状态通过低段位D触发器进行锁存，当起始信号EN下降沿到来时，锁存信号通过高段位线性反馈移位计数/传输电路进行串行输出，通过译码表得到相应节点状态所对应的译码值m，低段位量化值为(m/8)·t_L；t_L为低段位D触发器的周期；

中段位时间数字转换电路包括中段位异步减法计数/锁存传输电路，设置有中段位异步减法计数和中段位锁存传输和两种工作模式，中段位异步减法计数/锁存传输电路的输入信号为时钟信号LCK_OUT、起始信号EN和终止信号STOP，输出信号在中段位锁存传输模式下串行传输并组成串行输出数据的中段位信号；中段位异步减法计数模式时，中段位异步减法计数/锁存传输电路引入低段位时间数字转换电路的高位信号，并将该高位信号作为中段位异步减法计数/锁存传输电路的时钟控制信号；中段位异步减法计数/锁存传输电路由二选一开关和中段位D触发器构成，完成中段位计数的同时得到四分频后的时钟信号；中段位异步减法计数模式下得到的两位二进制读数共有四种节点状态，其循环变化规律遵循减法法则，四种节点状态每循环一次对应低段位时间数字转换电路的八种节点状态，当终止信号STOP上升沿到来时，节点状态通过中段位D触发器进行锁存，当起始信号EN下降沿到来时，锁存信号通过高段位线性反馈移位计数/传输电路进行串行输出，通过译码表得到相应节点状态所对应的译码值n，中段位量化值为n·t_L；t_L为低段位D触发器的周期；

高段位时间数字转换电路包括高段位线性反馈移位计数/传输电路，高段位线性反馈移位计数/传输电路的输入信号为起始信号EN，输出信号组成串行输出数据的为高段位信号；高段位线性反馈移位计数/传输电路将中段位异步减法计数/锁存传输电路的高位信号选通至HCK_LFSR，并将该高位信号HCK_LFSR作为高段位线性反馈移位计数/传输电路的时钟控制信号，在起始信号EN处于高电平期间，时钟信号LCK_OUT始终保持低电平，保证起始信号EN下降沿到来时时钟信号LCK_OUT尚未产生上升沿；高段位线性反馈移位计数/传输电路对高位信号HCK_LFSR选通的计数信号和终止信号STOP上升沿之间的时间间隔进行量化，在终止信号STOP上升沿到来时，高位信号HCK_LFSR将选通时钟信号LCK_OUT；在EN下降沿到来后，依次串行输出三个段位的计数值，其中高段位计数值通过译码表得到对应的高段位计数信号的译码值k，高段位量化值为(k-1)·t_H；t_H为高段位D触发器的周期，t_H＝4·t_L；

最终得到起始信号EN和终止信号STOP之间所测的时间间隔的全局表达式为T＝(k-1)·t_H+n·t_L+(m/8)·t_L。