CN115686126A - 基于国产处理器的时钟发生扩展系统 - Google Patents

Abstract

本发明公开了一种基于国产处理器的时钟发生扩展系统，包含：时钟发生器、两个时钟缓冲器一、国产处理器、两个USB3.0控制器、以太网网络控制模块、管理模块、插槽模块、两个SATA3.0控制器以及PCIE交换芯片；时钟发生器与外部的25MHz有源晶振或无源晶振相连；两个时钟缓冲器一与时钟发生器、外部的100MHz有源晶振相连；国产处理器与其中一个时钟缓冲器一、外部的200MHz有源晶振、外部的25MHz有源晶振、外部的24 MHz有源晶振、外部的33MHz有源晶振相连。本发明解决了关键核心元器件“卡脖子”的问题，采用国产芯片自主可控，供应链安全可控，安全和技术风险低。输入灵活配置，输出灵活配置，根据系统要求灵活开启关闭通道。

Description

基于国产处理器的时钟发生扩展系统

技术领域

本发明涉及服务器/桌面机技术领域，特别涉及一种基于国产处理器的时钟发生扩展系统。

背景技术

随着服务器/桌面机领域的迅速发展，高速总线越来越快、频率越来越高，设备的稳定性成为一个至关重要的问题。高性能时钟芯片是电子设备不可或缺的重要元器件，在服务器、桌面机、交换机、基站、医疗设备中广泛应用。但该领域一直为国外厂商所垄断。目前市场上主流的服务器设备仍主要为国外时钟扩展方案，主要是采用TI/ADI/RENESAS等国外解决方案，而目前采用全国产时钟方案的服务器/桌面机很少；另外一个因素是通过国外芯片扩展方式实现，该方式强烈依赖于国外产品的同时不满足安全性以及国产自主可控的趋势。

在现有的时钟缓冲器架构中，普遍采用国外的时钟缓冲电路对时钟发生器所输出的时钟信号进行缓冲处理后输出，以达到提高时钟发生器的驱动能力的作用。现有的时钟缓冲器能输出多路路时钟信号，可以同时驱动多个负载。如果多个负载对时钟信号的频率和类型要求不同，则现有的时钟缓冲器又无法对时钟信号进行分频处理和多路开关选通以达到为多个负载提供频率不同的时钟信号的目的。

发明内容

根据本发明实施例，提供了一种基于国产处理器的时钟发生扩展系统，包含：时钟发生器、两个时钟缓冲器一、国产处理器、两个USB3.0控制器、以太网网络控制模块、管理模块、插槽模块、两个SATA3.0控制器以及PCIE交换芯片；

时钟发生器与外部的25MHz有源晶振或无源晶振相连，用于输出多个时钟输出；

两个时钟缓冲器一与时钟发生器、外部的100MHz有源晶振相连，用于输出多路差分输入时钟信号；

国产处理器与其中一个时钟缓冲器一、外部的200MHz有源晶振、外部的25MHz有源晶振、外部的24 MHz有源晶振相连；

两个USB3.0控制器分别与两个时钟缓冲器一相连，两个USB3.0控制器与外部的24MHz无源晶振相连；

以太网网络控制模块与其中一个时钟缓冲器一、外部的25MHz有源晶振或无源晶振相连；

管理模块与其中一个时钟缓冲器一相连；

插槽模块与另外一个时钟缓冲器一相连；

两个SATA3.0控制器与另外一个时钟缓冲器一、外部的25 MHz有源晶振或无源晶振相连；

PCIE交换芯片与另外一个时钟缓冲器一相连。

进一步，以太网网络控制模块包含：千兆以太网网络控制器芯片、万兆以太网网络控制器芯片；

千兆以太网网络控制器芯片与其中一个时钟缓冲器一、外部的25MHz有源晶振或无源晶振相连；

万兆以太网网络控制器芯片与其中一个时钟缓冲器一、外部的50MHz有源晶振相连。

进一步，还包含：时钟缓冲器二，时钟缓冲器二与外部的50MHz有源晶振、管理模块、千兆以太网网络控制器芯片相连。

进一步，还包含：时钟缓冲器三，时钟缓冲器三外部的156.25MHz有源晶振、万兆以太网网络控制器芯片相连。

进一步，还包含：时钟缓冲器四，时钟缓冲器四与外部的33MHz有源晶振、国产处理器、管理模块相连。

进一步，插槽模块包含：四个PCIE插槽以及M.2插槽；

四个PCIE插槽与另外一个时钟缓冲器一相连；

M.2插槽与另外一个时钟缓冲器一相连。

进一步，时钟发生器输出多个时钟输出为100MHz。

进一步，多路差分输入时钟信号为100MHz。

根据本发明实施例的基于国产处理器的时钟发生扩展系统，解决了关键核心元器件“卡脖子”的问题，采用国产芯片自主可控，供应链安全可控，安全和技术风险低。输入灵活配置，输出灵活配置，根据系统要求灵活开启关闭通道。

要理解的是，前面的一般描述和下面的详细描述两者都是示例性的，并 且意图在于提供要求保护的技术的进一步说明。

附图说明

图1为根据本发明实施例基于国产处理器的时钟发生扩展系统的结构框图。

具体实施方式

以下将结合附图，详细描述本发明的优选实施例，对本发明做进一步阐述。

首先，将结合图1描述根据本发明实施例的基于国产处理器3的时钟发生扩展系统，用于服务器/桌面机使用，其应用场景很广。

如图1所示，本发明实施例的基于国产处理器3的时钟发生扩展系统，具有时钟发生器1、两个时钟缓冲器一2、国产处理器3、两个USB3.0控制器4、以太网网络控制模块、管理模块6、插槽模块、两个SATA3.0控制器8以及PCIE交换芯片9。

具体地，如图1所示，时钟发生器1与外部的25MHz有源晶振或无源晶振相连，用于输出多个PCI-Express时钟输出，多个PCI-Express时钟输出为100MHz，对于用不到的时钟可使用OE管脚来禁用。时钟发生器1采用核芯互联CLG52147，适合PCIE、通信基站、数据中心、交换机等场合的应用。可工作在全工业温度范围内，满足PCI Express (PCIe) Gen 1/2/3/4/5 的时钟抖动要求。应对电磁兼容方面的问题，可以支持SSC（展频）功能，使用推拉式HCSL输出端能够确保最低的功耗。时钟发生器1的多个OE引脚是一个高电平有效输入，用于启用和禁用输出时钟。要使能输出时钟，OE 引脚和I2C OE位需要为逻辑高电平。默认情况下，OE引脚和I2C OE位设置为逻辑高。有两种方法可以禁用输出时钟：将OE引脚拉至逻辑低电平，或将I2C OE位设置为逻辑低电平。另外高性能时钟发生器1输出设置SSON管脚用来在输出上启用–0.5%的扩频。当采样为高电平时，在输出时钟上启用–0.5%扩展。当采样为低电平时，输出时钟是非扩展的。

具体地，如图1所示，两个时钟缓冲器一2与时钟发生器1、外部的100MHz有源晶振相连，用于输出多路差分输入时钟信号，多路差分输入时钟信号为100MHz。时钟缓冲器一2的型号采用南京极景微US5D310。支持2.1GHz、2组10路差分输出的时钟缓冲器，每组输出可独立配置，适用于高频、低抖动时钟分配和电平转换。两个时钟缓冲器一2的输入一路来源于时钟发生器1，此路为选定输入；两个时钟缓冲器一2另外预留一路输入来源与外部的100MHz有源晶振。选定输入时钟分配到两组5个差分输出和一个LVCMOS输出。两组5个差分输出均可独立配置为LVPECL、LVDS或HCSL驱动器，或禁用。

其中一个时钟缓冲器一2输出四路100MHz差分输入时钟信号到国产处理器3；输出一路100MHz差分输入时钟信号到其中一个USB3.0控制器4；输出一路100MHz差分输入时钟信号到管理模块6；输出一路100MHz差分输入时钟信号到千兆以太网网络控制器芯片51；输出一路100MHz差分输入时钟信号到万兆以太网网络控制器芯片52。

另外一个时钟缓冲器一2输出四路100MHz差分输入时钟信号分别到四个PCIE插槽71；输出一路100MHz差分输入时钟信号到M.2插槽72；输出一路100MHz差分输入时钟信号到另外一个USB3.0控制器4；输出一路100MHz差分输入时钟信号到PCIE交换芯片9；输出两路100MHz差分输入时钟信号分别到两个SATA3.0控制器8。

具体地，如图1所示，国产处理器3与其中一个时钟缓冲器一2、外部的200MHz有源晶振、外部的25MHz有源晶振、外部的24MHz有源晶振相连。国产处理器3为申威处理器，型号为SW3231。申威3231处理器是基于第三代“申威 64”二次优化版核心（C3B）的国产高性能多核处理器，主要面向高性能计算和高端服务器应用。申威3231采用CC-NUMA多核结构和SoC技术，单芯片集成了32个64位RISC结构的申威处理器核心、8路DDR4存储控制器接口、40lane的PCI-E 4.0标准I/O接口以及3路直连接口。最高工作频率可达2.5GHz。

具体地，如图1所示，两个USB3.0控制器4分别与两个时钟缓冲器一2相连，两个USB3.0控制器4与外部的24MHz无源晶振相连，USB3.0控制器3的型号为SM720201MP。

具体地，如图1所示，以太网网络控制模块与其中一个时钟缓冲器一2、外部的25MHz有源晶振或无源晶振相连。以太网网络控制模块包含：千兆以太网网络控制器芯片51、万兆以太网网络控制器芯片52；千兆以太网网络控制器芯片51与其中一个时钟缓冲器一2、外部的25MHz有源晶振或无源晶振相连，千兆以太网网络控制器芯片51的型号为网讯WX1860；万兆以太网网络控制器芯片52与其中一个时钟缓冲器一2、外部的50MHz有源晶振相连，万兆以太网网络控制器芯片52的型号为网讯WX1820。除了由时钟缓冲器一2提供的100MHz差分时钟，还有外部有源晶振提供的50MHz PLL参考时钟，还有以太网端口0和1需要的156.25MHz参考时钟，LVDS 电平输入。

具体地，如图1所示，管理模块6与其中一个时钟缓冲器一2相连，管理模块66采用模块化设计，预留标准接口，为未来国产型号准备，目前可采用AST2500，用于起到系统健康监控和智能远程管理的动作。

具体地，如图1所示，插槽模块与另外一个时钟缓冲器一2相连。插槽模块包含：四个PCIE插槽71以及M.2插槽72；四个PCIE插槽71与另外一个时钟缓冲器一2相连；M.2插槽72与另外一个时钟缓冲器一2相连。

具体地，如图1所示，两个SATA3.0控制器8与另外一个时钟缓冲器一2、外部的25MHz有源晶振或无源晶振相连，SATA3.0控制器的型号为JS88SE9215B。

具体地，如图1所示，PCIE交换芯片9与另外一个时钟缓冲器一2相连。

进一步，如图1所示，本发明实施例的基于国产处理器3的时钟发生扩展系统还包含：时钟缓冲器二10，时钟缓冲器二10与外部的50MHz有源晶振、管理模块6、千兆以太网网络控制器芯片51相连。时钟缓冲器二10的型号为南京极景微US5S104，US5S104是一款高性能1:4 LVCMOS时钟缓冲器，极低的附加抖动<25-fs标称值，输出偏移<55 ps（典型值），非常低的传播延迟<3 ns，同步输出使能可用，输出工作频率高达250 MHz，工业温度范围：-40°C至125°C。NCSI参考时钟来自使用外部的50MHz有源晶振，通过时钟缓冲器二10，分出两路分别给到管理模块6和千兆以太网网络控制器芯片51。

进一步，本发明实施例的基于国产处理器3的时钟发生扩展系统还包含：时钟缓冲器三11，时钟缓冲器三11外部的156.25MHz有源晶振、万兆以太网网络控制器芯片52相连。时钟缓冲器三11的型号为南京极景微US5D304，US5D304是一款 2.1GHz、4路输出差分高性能时钟扇出缓冲器。输入时钟可以从两个差分输入或一个晶体输入。选定的输入时钟被分配到两组2 个差分输出和1个 LVCMOS输出。输出时钟可以配置为 LVPECL、LVDS 或 HCSL驱动程序，或禁用。

进一步，本发明实施例的基于国产处理器3的时钟发生扩展系统还包含：时钟缓冲器四12，时钟缓冲器四12与外部的33MHz有源晶振、国产处理器3、管理模块6相连。时钟缓冲器四12的型号为南京极景微US5S104，US5S104是一款高性能1:4 LVCMOS时钟缓冲器，极低的附加抖动<25-fs标称值，输出偏移<55 ps（典型值），非常低的传播延迟<3ns，同步输出使能可用，输出工作频率高达250 MHz，工业温度范围：-40°C至125°C。参考时钟来自使用外部的33MHz有源晶振，通过时钟缓冲器式，分出两路分别给到管理模块6和国产处理器3。

有源晶振OSC和无源晶振XTAL在设计上共存，实际应用时二选一，应对不同的要求，若考虑产品成本，建议可以选择无源晶振电路；若考虑产品性能，建议选择有源晶振电路。

系统运行时，首先由外部的25MHz有源晶振OSC或无源晶振XTAL产生原始时钟频率即提供基础频率给时钟发生器1，时钟发生器1在供电稳定后，将生成100MHz差分时钟给到两个时钟缓冲器一2，两个时钟缓冲器一2再将100MHz差分时钟分配给所有的PCIE设备（即国产处理器3、两个USB3.0控制器4、千兆以太网网络控制器芯片51、万兆以太网网络控制器芯片52、管理模块6、四个PCIE插槽71以及M.2插槽72、两个SATA3.0控制器8以及PCIE交换芯片9）。

以上，参照图1描述了根据本发明实施例的基于国产处理器3的时钟发生扩展系统，解决了关键核心元器件“卡脖子”的问题，采用国产芯片自主可控，供应链安全可控，安全和技术风险低。输入灵活配置，输出灵活配置，根据系统要求灵活开启关闭通道。

需要说明的是，在本说明书中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包含……”限定的要素，并不排除在包括要素的过程、方法、物品或者设备中还存在另外的相同要素。

尽管本发明的内容已经通过上述优选实施例作了详细介绍，但应当认识到上述的描述不应被认为是对本发明的限制。在本领域技术人员阅读了上述内容后，对于本发明的多种修改和替代都将是显而易见的。因此，本发明的保护范围应由所附的权利要求来限定。

Claims (8)

1.一种基于国产处理器的时钟发生扩展系统，其特征在于，包含：时钟发生器、两个时钟缓冲器一、国产处理器、两个USB3.0控制器、以太网网络控制模块、管理模块、插槽模块、两个SATA3.0控制器以及PCIE交换芯片；

所述时钟发生器与外部的25MHz有源晶振或无源晶振相连，用于输出多个时钟输出；

所述两个时钟缓冲器一与所述时钟发生器、外部的100MHz有源晶振相连，用于输出多路差分输入时钟信号；

所述国产处理器与其中一个所述时钟缓冲器一、外部的200MHz有源晶振、外部的25MHz有源晶振、外部的24 MHz有源晶振、外部的33MHz有源晶振相连；

所述两个USB3.0控制器分别与所述两个时钟缓冲器一相连，所述两个USB3.0控制器与外部的24MHz无源晶振相连；

所述以太网网络控制模块与其中一个所述时钟缓冲器一、外部的25MHz有源晶振或无源晶振、外部的156.25MHz有源晶振相连；

所述管理模块与其中一个所述时钟缓冲器一相连；

所述插槽模块与另外一个所述时钟缓冲器一相连；

所述两个SATA3.0控制器与另外一个所述时钟缓冲器一、外部的25 MHz有源晶振或无源晶振相连；

所述PCIE交换芯片与另外一个所述时钟缓冲器一相连。

2.如权利要求1所述基于国产处理器的时钟发生扩展系统，其特征在于，所述以太网网络控制模块包含：千兆以太网网络控制器芯片、万兆以太网网络控制器芯片；

所述千兆以太网网络控制器芯片与其中一个所述时钟缓冲器一与外部的25MHz有源晶振或无源晶振相连；

所述万兆以太网网络控制器芯片与其中一个所述时钟缓冲器一、外部的50MHz有源晶振相连。

3.如权利要求2所述基于国产处理器的时钟发生扩展系统，其特征在于，还包含：时钟缓冲器二，所述时钟缓冲器二与外部的50MHz有源晶振、所述管理模块、所述千兆以太网网络控制器芯片相连。

4.如权利要求2所述基于国产处理器的时钟发生扩展系统，其特征在于，还包含：时钟缓冲器三，所述时钟缓冲器三外部的156.25MHz有源晶振、所述万兆以太网网络控制器芯片相连。

5.如权利要求1所述基于国产处理器的时钟发生扩展系统，其特征在于，还包含：时钟缓冲器四，所述时钟缓冲器四与外部的33MHz有源晶振、所述国产处理器、所述管理模块相连。

6.如权利要求1所述基于国产处理器的时钟发生扩展系统，其特征在于，所述插槽模块包含：四个PCIE插槽以及M.2插槽；

所述四个PCIE插槽与另外一个所述时钟缓冲器一相连；

所述M.2插槽与另外一个所述时钟缓冲器一相连。

7.如权利要求1所述基于国产处理器的时钟发生扩展系统，其特征在于，所述多个时钟输出为100MHz。

8.如权利要求1所述基于国产处理器的时钟发生扩展系统，其特征在于，所述多路差分输入时钟信号为100MHz。

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