CN112650701A - 一种精简串行传输电路 - Google Patents

Abstract

本发明公开一种精简串行传输电路，属于SoC系统芯片设计领域，包括波特率产生单元、发送模块和接收模块。所述精简串行传输电路是一种通信协议控制器，实现串行设备的通信。串行通信是利用串行数据线将数据一位位的进行传输，串行通信线路比较简单，对传输线缆的要求低，因此可以降低成本，适合对传输速率要求不高的场合，并可以进行较远距离的通信。独立控制的发送模块和接收模块设计，发送模块和接收模块分别由各自的发送状态机和接收状态机来控制；电路结构实现较为简单，芯片占用面积更小，减少对逻辑资源的消耗；波特率产生单元可配置，支持任意时钟输入，数据帧字长可进行配置。

Description

一种精简串行传输电路

技术领域

本发明涉及SoC系统芯片设计技术领域，特别涉及一种精简串行传输电路。

背景技术

随着集成电路设计技术的不断进步，SoC(System on Chip，片上系统或系统级芯片)设计发展的越来越成熟。典型的SoC芯片中包含中央处理器CPU、图形处理单元GPU、总线、存储器或者各种接口控制器等部件，根据其具体的应用场景，SoC芯片内部的接口等部件有所不同。

SoC芯片设计是当前大规模集成电路设计领域的最新发展方向，已经成为当今集成电路技术的主流，具有广阔的发展前景，也为芯片设计技术和电子信息技术的发展提供了前所未有的机遇。SoC技术的基础是知识产权IP核的复用，通过采用不同的IP核，可以实现针对各种应用的芯片产品。成熟的IP核复用可以极大的缩短产品的研发周期，实现产品的快速上市，提高产品竞争力。SoC芯片设计中要考虑产品的面积、功耗和性能等因素。

发明内容

本发明的目的在于提供一种精简串行传输电路，以解决背景技术中的问题。

为解决上述技术问题，本发明提供了一种精简串行传输电路，包括：

波特率产生单元，能够进行编程配置，接收系统时钟输入；

发送模块和接收模块，分别由发送状态机和接收状态机控制，以实现发送数据和接收数据；

所述精简串行传输电路利用系统时钟输入，并将其进行分频，分频范围为1到2¹⁶-1，波特率产生单元的输出时钟频率为波特率的16倍，波特率为每秒传输的比特位的数量；波特率的计算公式如下：波特率＝(1/16)*(系统时钟频率/除数)。

可选的，所述发送模块包括五个子模块：3选1多路器MUX、发送状态机、第一比特计数器、第一移位寄存器和第一周期计数器；

3选1多路器MUX将输出信号在高电平、低电平和输入数据3者之间进行选择输出；发送状态机控制其他4个子模块；第一比特计数器记录传输的数据位数；第一移位寄存器将8位并行输入数据转换为串行输出数据；第一周期计数器记录时钟周期数；

时钟输入由所述波特率产生单元生成，时钟频率为16*波特率。

可选的，所述发送状态机包括以下几个状态：t_idle空闲状态、t_start开始状态、t_wait等待状态、t_shift移位状态和t_stop停止状态；

reset复位信号有效时，发送模块进行复位，发送状态机处于t_idle空闲状态；若start开始信号为低，发送状态机则一直保持在t_idle空闲状态；当输入的start出现有效高电平脉冲时，第一移位寄存器从数据输入接口data_in中加载数据；发送状态机跳转到t_start开始状态，tx_data数据输出信号被3选1多路器MUX置为0，作为0开始位；

所述发送状态机的t_start状态下，所述第一周期计数器记录时钟周期个数，当计数到16时，所述发送状态机跳转到t_wait等待状态，所述3选1多路器MUX选择第一移位寄存器的串行数据，在tx_data数据输出接口输出，在t_wait等待状态等待16个时钟后，发送状态机跳转到t_shift移位状态，第一比特计数器记录传输数据位数，当传输位数达到预先设定值frame_len时，发送状态机跳转到t_stop停止状态；

在t_stop停止状态下，3选1多路器MUX将tx_data数据输出接口的信号置为1，作为1停止位，当第一周期计数器记录到16个时钟周期后，在tx_done输出接口上产生高电平脉冲信号，发送状态机的状态跳转到t_idle空闲状态。

可选的，所述接收模块包括四个子模块：接收状态机、第二比特计数器、第二移位寄存器和第二周期计数器；

所述接收状态机控制其他3个子模块；第二比特计数器记录传输数据位的数量；第二移位寄存器模块将串行输入数据转换成8位并行输出数据；第二周期计数器记录时钟周期的个数；时钟输入由波特率产生单元生成，时钟频率为16*波特率。

可选的，所述接收状态机包括以下几个状态：r_idle空闲状态、r_centre位中心状态、r_wait等待状态、r_shift移位状态和r_stop停止状态；

当reset复位信号有效时，接收模块复位，接收状态机为r_idle状态；当serial_data串行信号从逻辑1变成逻辑0时，即为起始位，接收状态机跳转到r_centre中心状态，在此状态下，第二周期计数器记录8个周期后，则进入起始位中心，如果此时serial_data串行信号仍为逻辑0，接收状态机跳转到r_wait等待状态，否则起始位无效，接收状态机返回r_idle空闲状态；

所述接收状态机在r_wait等待状态中，等待16个时钟后则跳转到r_shift移位状态，在r_shift移位状态中，serial_data串行信号传输到第二移位寄存器；接收状态机跳转回r_wait等待状态，再次等待16个时钟，之后将采样位数和预先设定的frame_len值比较，如果两者相等，接收状态机跳转到r_stop停止状态，否则跳转到r_shift移位状态；在r_stop停止状态下，接收模块检查serial_data串行信号，当检测到逻辑1时，等待16个时钟后，在ready输出接口产生高脉冲信号，接收状态机返回r_idle空闲状态。

本发明提供的精简串行传输电路，是一种通信协议控制器，实现串行设备的通信。串行通信是利用串行数据线将数据一位位的进行传输，串行通信线路比较简单，对传输线缆的要求低，因此可以降低成本，适合对传输速率要求不高的场合，并可以进行较远距离的通信。串行通信的数据帧一般包含起始位、数据位、校验位和停止位，数据帧和数据帧之间是若干个空闲位。本发明具有如下优点：

(1)独立控制的发送模块和接收模块设计，发送模块和接收模块分别由各自的发送状态机和接收状态机来控制；

(2)电路结构实现较为简单，芯片占用面积更小，减少对逻辑资源的消耗；

(3)波特率产生单元可配置，支持任意时钟输入，数据帧字长可进行配置。

附图说明

图1是本发明提供的精简串行传输电路的顶层模块结构结构示意图；

图2是本发明提供的精简串行传输电路中发送模块的结构示意图；

图3是发送模块中发送状态机的状态图；

图4是本发明提供的精简串行传输电路中接收模块的结构示意图；

图5是接收模块中接收状态机的状态图；

图6是本发明提供的精简串行传输电路应用SoC芯片架构图。

具体实施方式

以下结合附图和具体实施例对本发明提出的一种精简串行传输电路作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

实施例一

本发明提供了一种精简串行传输电路，其顶层模块结构如图1所示，包括波特率产生单元、发送模块和接收模块。该电路结构占用较少的逻辑资源，可进行错误起始位检查，字长可进行编程实现。顶层模块包含如下接口信号：clock为系统时钟信号，用来产生波特率；reset为系统复位信号，用来进行电路复位操作；start是输入高电平信号，指示开始发送数据；data_in是输入数据信号；tx_data为串行输出数据信号；t_done为输入信号，高电平有效，指示数据传输结束；bd_clk为波特时钟信号，其大小为16*波特率；serial_data为串行输入数据信号；data_out为并行输出数据信号；ready是高电平有效指示信号，指示数据接收完毕。

波特率产生单元能够进行编程配置；波特率产生单元的时钟频率由指定等式来确定：波特率＝(1/16)*(系统时钟频率/除数)，通过调整除数的值，可以获得所期望的波特时钟。发送模块和接收模块，分别由发送状态机和接收状态机控制，以实现发送数据和接收数据。

如图2所示，所述发送模块包括五个子模块：3选1多路器MUX(3/1MUX)、发送状态机、第一比特计数器、第一移位寄存器和第一周期计数器；3选1多路器MUX将输出信号在高电平、低电平和输入数据3者之间进行选择输出；发送状态机控制其他4个子模块；第一比特计数器记录传输的数据位数；第一移位寄存器将8位并行输入数据转换为串行输出数据；第一周期计数器记录时钟周期数；时钟输入由所述波特率产生单元生成，时钟频率为16*波特率。

所述发送状态机的状态图如图3所示，包括以下几个状态：t_idle空闲状态、t_start开始状态、t_wait等待状态、t_shift移位状态和t_stop停止状态。所述发送状态机给出了发送模块工作时的状态跳转关系，reset复位信号有效时，发送模块进行复位，发送状态机处于t_idle空闲状态；若start开始信号为低，发送状态机则一直保持在t_idle空闲状态；当输入的start开始信号出现有效高电平脉冲时，第一移位寄存器从数据输入接口data_in中加载8位数据；发送状态机跳转到t_start开始状态，tx_data数据输出信号被3选1多路器MUX置为0，作为0开始位；

所述发送状态机的t_start状态下，所述第一周期计数器记录时钟周期个数，当计数到16时，所述发送状态机跳转到t_wait等待状态，所述3选1多路器MUX选择第一移位寄存器的串行数据，在tx_data数据输出接口输出，在t_wait等待状态等待16个时钟后，发送状态机跳转到t_shift移位状态，第一比特计数器记录传输数据位数，当传输位数达到预先设定值frame_len时，发送状态机跳转到t_stop停止状态；

在t_stop停止状态下，3选1多路器MUX将tx_data数据输出接口的信号置为1，作为1停止位，当第一周期计数器记录到16个时钟周期后，在tx_done输出接口上产生高电平脉冲信号，发送状态机的状态跳转到t_idle空闲状态。

所述发送模块的数据传输过程为：当start开始信号出现高电平脉冲时，发送模块启动数据传输，在tx_data数据输出接口首先发出逻辑0起始位，然后是8个数据位和逻辑1停止位，data_in并行输入数据被转换成串行数据，串行数据在tx_data数据输出接口输出，在每个数据包传输结束之后，tx_done输出接口上产生高电平脉冲信号，指示数据包传输成功。

如图4所示，所述接收模块包括四个子模块：接收状态机、第二比特计数器、第二移位寄存器和第二周期计数器；所述接收状态机控制其他3个子模块；第二比特计数器记录传输数据位的数量；第二移位寄存器模块将串行输入数据转换成8位并行输出数据；第二周期计数器记录时钟周期的个数；时钟输入由波特率产生单元生成，时钟频率为16*波特率。

所述接收状态机的状态图如图5所示，包括以下几个状态：r_idle空闲状态、r_centre位中心状态、r_wait等待状态、r_shift移位状态和r_stop停止状态；

当reset复位信号有效时，接收模块复位，接收状态机为r_idle状态；当serial_data串行信号从逻辑1变成逻辑0时，即为可能的起始位，接收状态机跳转到r_centre中心状态，在此状态下，第二周期计数器记录8个周期后，则进入起始位中心，如果此时serial_data串行信号仍为逻辑0，接收状态机跳转到r_wait等待状态，否则起始位无效，接收状态机返回r_idle空闲状态；

所述接收状态机在r_wait等待状态中，等待16个时钟后则跳转到r_shift移位状态，在r_shift移位状态中，serial_data串行信号传输到第二移位寄存器；接收状态机跳转回r_wait等待状态，再次等待16个时钟，之后将采样位数和预先设定的frame_len值比较，如果两者相等，接收状态机跳转到r_stop停止状态，否则跳转到r_shift移位状态；在r_stop停止状态下，接收模块检查serial_data串行信号，当检测到逻辑1时，等待16个时钟后，在ready输出接口产生高脉冲信号，接收状态机返回r_idle空闲状态。

所述接收模块的数据传输过程为：接收模块复位结束后，当输入复位信号reset为高时，且接收模块在serial_data接口上检测到有效的低脉冲，则接收模块开始数据接收。输入串行数据serial_data转换成并行数据data_out。当数据接收完成后，在ready输出接口上产生高脉冲信号，指示数据传输完毕，当serial_data信号为高电平时，data_out接口上即为传输的数据。

一款处理器SoC芯片如图6所示，其中包含中央处理器CPU、存储单元、GMAC接口、USB接口、SPI接口、I2C接口和本发明的串行传输电路，各个部件之间采用总线结构进行互联，该款SoC芯片在网络通讯、无线设施、工业多功能打印机和远程通信中具有广泛的应用，支持多种高速接口如GMAC接口等，还支持多种低速接口如SPI接口等，串行传输电路支持全双工操作，有着各自独立的发送模块和接收模块，该款SoC芯片在进行低速串行通信时，采用了2组本发明中提供的串行传输电路。

串行传输电路是一种串行、全双工和点到点的总线，两个设备之间可以使用相同的信号进行互联，不需要地址和仲裁总线周期。串行传输电路使用系统时钟输入，并将其进行分频，分频范围为1到2¹⁶-1，波特率为每秒传输的比特位数量。波特率的计算公式如下：波特率＝(1/16)*(系统时钟频率/除数)，因此，波特率产生单元的输出频率＝16*波特率。

上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (5)

1.一种精简串行传输电路，其特征在于，包括：

波特率产生单元，能够进行编程配置，接收系统时钟输入；

发送模块和接收模块，分别由发送状态机和接收状态机控制，以实现发送数据和接收数据；

所述精简串行传输电路利用系统时钟输入，并将其进行分频，分频范围为1到2¹⁶-1，波特率产生单元的输出时钟频率为波特率的16倍，波特率为每秒传输的比特位的数量；波特率的计算公式如下：波特率＝(1/16)*(系统时钟频率/除数)。

2.如权利要求1所述的精简串行传输电路，其特征在于，所述发送模块包括五个子模块：3选1多路器MUX、发送状态机、第一比特计数器、第一移位寄存器和第一周期计数器；

3选1多路器MUX将输出信号在高电平、低电平和输入数据3者之间进行选择输出；发送状态机控制其他4个子模块；第一比特计数器记录传输的数据位数；第一移位寄存器将8位并行输入数据转换为串行输出数据；第一周期计数器记录时钟周期数；

时钟输入由所述波特率产生单元生成，时钟频率为16*波特率。

3.如权利要求2所述的精简串行传输电路，其特征在于，所述发送状态机包括以下几个状态：t_idle空闲状态、t_start开始状态、t_wait等待状态、t_shift移位状态和t_stop停止状态；

reset复位信号有效时，发送模块进行复位，发送状态机处于t_idle空闲状态；若start开始信号为低，发送状态机则一直保持在t_idle空闲状态；当输入的start出现有效高电平脉冲时，第一移位寄存器从数据输入接口data_in中加载数据；发送状态机跳转到t_start开始状态，tx_data数据输出信号被3选1多路器MUX置为0，作为0开始位；

所述发送状态机的t_start状态下，所述第一周期计数器记录时钟周期个数，当计数到16时，所述发送状态机跳转到t_wait等待状态，所述3选1多路器MUX选择第一移位寄存器的串行数据，在tx_data数据输出接口输出，在t_wait等待状态等待16个时钟后，发送状态机跳转到t_shift移位状态，第一比特计数器记录传输数据位数，当传输位数达到预先设定值frame_len时，发送状态机跳转到t_stop停止状态；

在t_stop停止状态下，3选1多路器MUX将tx_data数据输出接口的信号置为1，作为1停止位，当第一周期计数器记录到16个时钟周期后，在tx_done输出接口上产生高电平脉冲信号，发送状态机的状态跳转到t_idle空闲状态。

4.如权利要求1所述的精简串行传输电路，其特征在于，所述接收模块包括四个子模块：接收状态机、第二比特计数器、第二移位寄存器和第二周期计数器；

所述接收状态机控制其他3个子模块；第二比特计数器记录传输数据位的数量；第二移位寄存器模块将串行输入数据转换成8位并行输出数据；第二周期计数器记录时钟周期的个数；时钟输入由波特率产生单元生成，时钟频率为16*波特率。

5.如权利要求4所述的精简串行传输电路，其特征在于，所述接收状态机包括以下几个状态：r_idle空闲状态、r_centre位中心状态、r_wait等待状态、r_shift移位状态和r_stop停止状态；

当reset复位信号有效时，接收模块复位，接收状态机为r_idle状态；当serial_data串行信号从逻辑1变成逻辑0时，即为起始位，接收状态机跳转到r_centre中心状态，在此状态下，第二周期计数器记录8个周期后，则进入起始位中心，如果此时serial_data串行信号仍为逻辑0，接收状态机跳转到r_wait等待状态，否则起始位无效，接收状态机返回r_idle空闲状态；

所述接收状态机在r_wait等待状态中，等待16个时钟后则跳转到r_shift移位状态，在r_shift移位状态中，serial_data串行信号传输到第二移位寄存器；接收状态机跳转回r_wait等待状态，再次等待16个时钟，之后将采样位数和预先设定的frame_len值比较，如果两者相等，接收状态机跳转到r_stop停止状态，否则跳转到r_shift移位状态；在r_stop停止状态下，接收模块检查serial_data串行信号，当检测到逻辑1时，等待16个时钟后，在ready输出接口产生高脉冲信号，接收状态机返回r_idle空闲状态。

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