CN215867554U - 一种任意波形发生器底板 - Google Patents

Abstract

一种任意波形发生器底板，包括电源模块、时钟模块、总线扩展模块和系统控制模块；电源模块包括底板电源电路、波形合成板电源电路和模拟通道板电源电路；时钟模块包括时钟生成电路，对参考时钟进行消抖和进行倍频、分频变换的时钟消抖电路和对不同频率的参考时钟进行分配的时钟扇出电路，时钟生成电路、时钟消抖电路和时钟扇出电路依次连接；总线扩展模块包括用于实现PCIe总线扩展的PCIe转换模块和接口电路；系统控制模块分别连接到时钟消抖电路和时钟扇出电路，系统控制模块连接到总线扩展模块的PCIe转换模块。将底板进行模块化，并整合了电源与时钟模块，在节约资源的同时，减小了板卡的体积。

Description

一种任意波形发生器底板

技术领域

本实用新型涉及计量仪器领域，特别涉及一种任意波形发生器底板。

背景技术

目前主流的任意波形发生器有传统台式仪器（GPIB）、基于模块化仪器的插卡式仪器（PXI/AXIe）、通信（RS-232）、网络（LAN）等。传统台式的任意波形发生器的采样率可达到92Gsa/s，能输出高频乃至射频且低杂散的信号。

传统台式任意波形发生器体积过大，操作系统固定，一般通过GPIB、RS232、LAN等方式与控制系统进行通信，速率较低，且编程不够灵活。台式仪器每个仪器都需要提供额外的电源与机箱，每个板卡都需要建立时钟源，当需要进行通道扩展时，造成很大的浪费，且多台仪器占用的体积很大。

实用新型内容

本实用新型的目的在于：提供了一种任意波形发生器底板，将任意波形发生器所需要外接的电路进行模块化，并整合了任意波形发生器的电源与时钟模块，不再像传统台式仪器那样每个模块需要提供额外的电源与机箱、对每个板卡都需要建立时钟源，在节约资源的同时，大大减小了板卡的体积，使得模块化任意波形发生器更加小型化，更具灵活性。

本实用新型采用的技术方案如下：

一种任意波形发生器底板，包括电源模块，为任意波形发生器提供时钟的时钟模块，通过扩展PCIe总线来实现任意波形发生器多通道扩展的总线扩展模块和为底板提供控制信号的系统控制模块；

所述电源模块包括为底板提供电源的底板电源电路、为波形合成板提供电源的波形合成板电源电路和为模拟通道板提供电源的模拟通道板电源电路；

所述时钟模块包括产生参考时钟的时钟生成电路，对参考时钟进行消抖和进行倍频、分频变换的时钟消抖电路和对不同频率的参考时钟进行分配的时钟扇出电路，时钟生成电路、时钟消抖电路和时钟扇出电路依次连接；所述时钟消抖电路包括依次连接的DDS芯片、抖动衰减器；

所述总线扩展模块包括用于实现PCIe总线扩展的PCIe转换模块和接口电路；

所述系统控制模块一个带有PCIe IP核的FPGA，系统控制模块分别连接到时钟消抖电路和时钟扇出电路，所述系统控制模块还连接到总线扩展模块的PCIe转换模块。

为了更好地实现本方案，进一步地，所述系统控制模块分别和DDS芯片和抖动衰减器连接。

为了更好地实现本方案，进一步地，所述时钟扇出电路包括时钟扇出芯片、第一时钟缓冲器和第二时钟缓冲器，时钟扇出芯片通过第一时钟缓冲器和时钟消抖电路连接，时钟扇出芯片通过第二时钟缓冲器连接到外部采样时钟。

为了更好地实现本方案，进一步地，所述系统控制模块和时钟扇出芯片连接。

为了更好地实现本方案，进一步地，所述总线扩展模块的PCIe转换模块为一个带有PCIe IP核的FPGA，所述接口电路包括PCIe扩展通道和若干波形合成板，所述PCIe扩展通道分别和若干波形合成板连接。

本方案所述的任意波形发生器底板中，时钟模块用于给任意波形发生器提供时钟，与传统的任意波形发生器相比，本方案将所有的时钟源都整合到底板上。其优点是对于多通道任意波形发生器，同源的时钟更加易于实现多个通道之间的同步需求，不需要额外的同步电路，并且只需一个时钟生成电路，对生成的时钟进行分频/倍频、扇出处理，即可满足不同频率时钟的需求，节约资源与板卡面积。

所述时钟生成电路用于生成参考时钟，时钟生成电路可以选择外部时钟输入与内部时钟输入，外部输入为外部提供的10MHz的参考时钟信号，内部输入为10MHz的晶振产生的时钟信号。由于内部的晶振或者外部信号源产生的初始参考时钟信号的分辨率不够高，因此在进行时钟倍频之前，时钟信号后需接一个支持直接数字合成（DDS）技术的DDS芯片来提高其分辨率和倍频成可变时钟。而为保证输出的可变时钟的信号质量，需要对时钟进行消抖处理，时钟消抖电路的原理是在一个低带宽的环路滤波器下，将压控晶体振荡器锁定在一个干净的频率，这样可以滤除大部分噪声信号。时钟同步&扇出电路针对于波形合成板卡上所需要的多种不同频率时钟而设计，将消抖过后的时钟信号作为内部时钟或者外部输入的采样时钟扇出成波形合成板所需的时钟。

电源模块用于给整个任意波形发生器系统供电，我们将所有板卡所需的各种电压值的电源整合到底板上，优点在于可以减少稳压电源芯片带来的纹波干扰，提高波形合成的质量与信号调理的精度，节省稳压电源芯片的资源占用，减小板卡尺寸面积。

总线扩展模块是实现多通道扩展的主要模块。上位机与底板之间的传输速率要求不高，与底板之间的通信数据量较少，主要为时钟的倍频/分频控制信号，大部分为需要送往波形合成板的波形数据。因此我们将上位机与底板之间采用PCIe总线进行连接，底板上选用带有PCIe IP核的FPGA来解码，在保证传输效率的同时，也易于实现扩展功能。

系统控制模块为一个带有PCIe IP核的FPGA，接受上位机输入的数据包，内部具有高速BANK连接时钟电路的控制信号，数据包解码后通过SPI总线协议传输时钟控制信号。

综上所述，由于采用了上述技术方案，本实用新型的有益效果是：

1.本实用新型所述的一种任意波形发生器底板，将任意波形发生器所需要外接的电路进行模块化，并整合了任意波形发生器的电源与时钟模块，不再像传统台式仪器那样每个模块需要提供额外的电源与机箱、对每个板卡都需要建立时钟源，在节约资源的同时，大大减小了板卡的体积；

2.本实用新型所述的一种任意波形发生器底板，将任意波形发生器所需要外接的电路进行模块化，并整合了任意波形发生器的电源与时钟模块，不再像传统台式仪器那样每个模块需要提供额外的电源与机箱、对每个板卡都需要建立时钟源，适配主流的任意波形发生器，适用范围广。

附图说明

为了更清楚地说明本技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图，其中：

图1是本实用新型的时钟模块电路结构示意图；

图2是本实用新型的总线扩展模块电路结构示意图；

图3是本实用新型的系统控制模块电路结构示意图；

图4是本实用新型的电源模块的电路结构示意图。

具体实施方式

为了更清楚地说明本实用新型实施例的技术方案，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，应当理解，所描述的实施例仅仅是本实用新型的一部分实施例，而不是全部的实施例，因此不应被看作是对保护范围的限定。基于本实用新型中的实施例，本领域普通技术工作人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

在本实用新型的描述中，需要说明的是，除非另有明确的规定和限定，术语“设置”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；也可以是直接相连，也可以是通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本实用新型中的具体含义。

下面结合图1至图4对本实用新型作详细说明。

实施例1：

一种任意波形发生器底板，包括电源模块，为任意波形发生器提供时钟的时钟模块，通过扩展PCIe总线来实现任意波形发生器多通道扩展的总线扩展模块和为底板提供控制信号的系统控制模块；

如图4，所述电源模块包括为底板提供电源的底板电源电路、为波形合成板提供电源的波形合成板电源电路和为模拟通道板提供电源的模拟通道板电源电路；

如图1，所述时钟模块包括产生参考时钟的时钟生成电路，对参考时钟进行消抖和进行倍频、分频变换的时钟消抖电路和对不同频率的参考时钟进行分配的时钟扇出电路，时钟生成电路、时钟消抖电路和时钟扇出电路依次连接；所述时钟消抖电路包括依次连接的DDS芯片、抖动衰减器；

如图2，所述总线扩展模块包括用于实现PCIe总线扩展的PCIe转换模块和接口电路；

如图3，所述系统控制模块一个带有PCIe IP核的FPGA，系统控制模块分别连接到时钟消抖电路和时钟扇出电路，所述系统控制模块还连接到总线扩展模块的PCIe转换模块。

工作原理：本方案所述的任意波形发生器底板中，时钟模块用于给任意波形发生器提供时钟，与传统的任意波形发生器相比，本方案将所有的时钟源都整合到底板上。其优点是对于多通道任意波形发生器，同源的时钟更加易于实现多个通道之间的同步需求，不需要额外的同步电路，并且只需一个时钟生成电路，对生成的时钟进行分频/倍频、扇出处理，即可满足不同频率时钟的需求，节约资源与板卡面积。

所述时钟生成电路用于生成参考时钟，时钟生成电路可以选择外部时钟输入与内部时钟输入，外部输入为外部提供的10MHz的参考时钟信号，内部输入为10MHz的晶振产生的时钟信号。由于内部的晶振或者外部信号源产生的初始参考时钟信号的分辨率不够高，因此在进行时钟倍频之前，时钟信号后需接一个支持直接数字合成（DDS）技术的DDS芯片来提高其分辨率和倍频成可变时钟。而为保证输出的可变时钟的信号质量，需要对时钟进行消抖处理，时钟消抖电路的原理是在一个低带宽的环路滤波器下，将压控晶体振荡器锁定在一个干净的频率，这样可以滤除大部分噪声信号。如Si5319抖动衰减芯片，它集成了鉴相器、数控振荡器和带宽可变的数字环路滤波器，可以产生2kHz~945MHz且抖动低于1ps的时钟信号，不需要额外的压控晶体振荡器。时钟同步&扇出电路针对于波形合成板卡上所需要的多种不同频率时钟而设计，将消抖过后的时钟信号作为内部时钟或者外部输入的采样时钟扇出成波形合成板所需的时钟。所需时钟包括：DAC采样时钟、JESD204B系统时钟、FPGA逻辑时钟、FPGA SYSREF时钟、触发时钟、外部输出同步时钟等，因此需要至少输出六个差分对的时钟扇出芯片，如ADI的HMC7044、AD9528，以HMC7044为例，它是一款低抖动、可扇出14对差分时钟信号的时钟扇出芯片，每路可单独进行分频/倍频输出，对于多通道之间的同步性能而言，多个HMC7044之间还可通过级联的方式来实现同步输出。

电源模块用于给整个任意波形发生器系统供电，我们将所有板卡所需的各种电压值的电源整合到底板上，优点在于可以减少稳压电源芯片带来的纹波干扰，提高波形合成的质量与信号调理的精度，节省稳压电源芯片的资源占用，减小板卡尺寸面积。电源的集中化需要严格控制底板电源传输过程中噪声的干扰，CPCI接口的背板连接器非常适用于插卡式板卡与底板之间的连接，其所特有的屏蔽层可以很好的解决抗干扰问题。

其中，底板电源输入为+12V，根据电路中各芯片所需电压不同需要进行降压及稳压处理，先通过一系列的电源转换器（DC-DC）将电压调节成略大于所需电压如5.6V（所需5V）、3.8V（所需3.3V）、2.2V（所需1.8V）等，以便于后面的稳压变换，经DC-DC降压后的电压纹波及噪声都较大，还需使用低压差线性稳压器（LDO）进行稳压处理，得到较为干净的电源。电源与波形合成板之间的传输可以通过CPCI背板连接器，但与模拟通道之间距离较远，适合采用软线的方式提供电源。

总线扩展模块是实现多通道扩展的主要模块。上位机与底板之间的传输速率要求不高，与底板之间的通信数据量较少，主要为时钟的倍频/分频控制信号，大部分为需要送往波形合成板的波形数据。因此我们将上位机与底板之间采用PCIe总线进行连接，底板上选用带有PCIe IP核的FPGA来解码，在保证传输效率的同时，也易于实现扩展功能。

其中PCIe Switch使用一主多从结构，上位机作为主设备，通过PCIe ×4总线连接到Switch的上游端口，经过内部的虚拟PCI桥扩展出5个PCIe ×4的下游端口，一个直接输出至底板的FPGA进行解码，其余四个通过CPCI背板连接器输出到各波形合成板中的FPGA进行解码。根据需求可选用博通公司的PEX8624扩展芯片，这是一款专用于PCIe总线扩展芯片，支持PCIe GEN2.0，,可配置多种扩展结构，内部具有3个station，每个station包含两个PCIe ×4的port，可通过对内部寄存器赋值来实现port单独输入/输出PCIe ×4总线或两个port合并来输入/输出PCIe ×8总线，并且任意一个port都可作为上游端口进行输入，本实用新型采用port0作为输入端口，port1、port5、port6、port8、port9作为输出端口，建立1PCIe ×4扇出5PCIe ×4结构，实现扩展功能。

系统控制模块一般为一个带有PCIe IP核的FPGA，接受上位机输入的数据包，内部具有高速BANK连接时钟电路的控制信号，数据包解码后通过SPI总线协议传输时钟控制信号。

实施例2：

本方案在实施例1的基础上，如图1，所述系统控制模块分别和DDS芯片和抖动衰减器连接。

如图1，所述时钟扇出电路包括时钟扇出芯片、第一时钟缓冲器和第二时钟缓冲器，时钟扇出芯片通过第一时钟缓冲器和时钟消抖电路连接，时钟扇出芯片通过第二时钟缓冲器连接到外部采样时钟。

如图1，所述系统控制模块和时钟扇出芯片连接。

如图2，所述总线扩展模块的PCIe转换模块为一个带有PCIe IP核的FPGA，所述接口电路包括PCIe扩展通道和若干波形合成板，所述PCIe扩展通道分别和若干波形合成板连接。

工作原理：如图1所示的任意波形发生器底板的时钟模块中，时钟生成电路是可选择内部或外部输入，这里的初始时钟是固定频率的，到下一级的DDS芯片中，DDS芯片的内部锁相环允许时钟频率的倍增，通过SPI控制锁相环内部的乘法器，将输入的时钟频率乘以相应的倍率实现倍频；DDS不仅可以对时钟进行倍频，还能根据频率控制字来控制信号的输出频率fo，公式为：fo=fs×FTW/2³² （0<N<2³¹），其中fs为系统时钟频率，FTW为频率控制字，分辨率就是以频率控制字为步进的精度，这里频率控制字FTW为32位位宽，内部实现20倍倍频，可输出200MHz的采样时钟。抖动衰减器也可实现倍频，内部具有可编程带宽的数字环路滤波器，变化范围为60Hz~8.4kHz，在进行带宽选择时可借助工具DSPLLSim进行各分频系数的计算，经过倍频过后最高时钟频率可达1GHz左右，可作为下一级HMC7044的参考时钟。HMC7044通过SPI程控命令对输入的参考时钟进行单独的分频输出，给到波形合成板的各个电路，如FPGA逻辑时钟156.25MHz~312.5MHz，DAC参考时钟19.53125MHz~39.0625MHz等等。

如图2所示的任意波形发生器底板的总线扩展模块中，PEX8624可根据对内部寄存器的赋值来决定扩展的方式。PEX8624内部具有3个station、6个PCIe端口，6个PCIe端口分别为Port0、1、5、6、8、9，对应的通道号为0~3、4~7、24~27、28~31、32~35、36~39。STRAP_STNx_PORTCFG1为片内只读寄存器，用来控制PCIe的端口配置，只有当STRAP_STN0_PORTCFG1和STRAP_STN2_PORTCFG1置0、STRAP_STN1_PORTCFG1置1时，每个station配置成两个×4的PCIe总线，也就是本实用新型中一个PCIe ×4输入，5个PCIe ×4输出的配置方式。STRAP_RESERVEDx为测试寄存器，STRAP_RESERVED4、STRAP_RESERVED8必须置0或接地，STRAP_RESERVED7必须置1。

如图3所示的任意波形发生器底板的系统控制模块中，FPGA选用具有PCIe IP核与具有一定数量的HP BANK的即可，如XILINX的125T，ALTERA的EP4CE10E22CN等等。除了对PCIe总线数据包进行解码，对时钟芯片发送程控命令之外，还需对模拟通道发送程控衰减指令，通过SPI总线，以软线的方式，控制模拟通道上衰减网络中继电器的开断。在此次具体实施方案中，为节省空间，将波形合成板上的一部分触发功能转移到了底板上，主要实现的功能为隔离前后级阻抗，建立阻抗匹配以及转换外部触发信号为触发电平，然后通过CPCI背板连接器送往波形合成板中的D触发器。

本实施例的其他部分与上述实施例1相同，故不再赘述。

以上所述，仅是本实用新型的较佳实施例，并非对本实用新型做任何形式上的限制，凡是依据本实用新型的技术实质对以上实施例所作的任何简单修改、等同变化，均落入本实用新型的保护范围之内。

Claims (5)

1.一种任意波形发生器底板，其特征在于：包括电源模块，为任意波形发生器提供时钟的时钟模块，通过扩展PCIe总线来实现任意波形发生器多通道扩展的总线扩展模块和为底板提供控制信号的系统控制模块；

所述电源模块包括为底板提供电源的底板电源电路、为波形合成板提供电源的波形合成板电源电路和为模拟通道板提供电源的模拟通道板电源电路；

所述时钟模块包括产生参考时钟的时钟生成电路，对参考时钟进行消抖和进行倍频、分频变换的时钟消抖电路和对不同频率的参考时钟进行分配的时钟扇出电路，时钟生成电路、时钟消抖电路和时钟扇出电路依次连接；所述时钟消抖电路包括依次连接的DDS芯片、抖动衰减器；

所述总线扩展模块包括用于实现PCIe总线扩展的PCIe转换模块和接口电路；

所述系统控制模块一个带有PCIe IP核的FPGA，系统控制模块分别连接到时钟消抖电路和时钟扇出电路，所述系统控制模块还连接到总线扩展模块的PCIe转换模块。

2.根据权利要求1所述的一种任意波形发生器底板，其特征在于：所述系统控制模块分别和DDS芯片和抖动衰减器连接。

3.根据权利要求1所述的一种任意波形发生器底板，其特征在于：所述时钟扇出电路包括时钟扇出芯片、第一时钟缓冲器和第二时钟缓冲器，时钟扇出芯片通过第一时钟缓冲器和时钟消抖电路连接，时钟扇出芯片通过第二时钟缓冲器连接到外部采样时钟。

4.根据权利要求3所述的一种任意波形发生器底板，其特征在于：所述系统控制模块和时钟扇出芯片连接。

5.根据权利要求1所述的一种任意波形发生器底板，其特征在于：所述总线扩展模块的PCIe转换模块为一个带有PCIe IP核的FPGA，所述接口电路包括PCIe扩展通道和若干波形合成板，所述PCIe扩展通道分别和若干波形合成板连接。

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