JP4663226B2 - 周波数逓倍回路 - Google Patents
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Description
「志村正道による著書、"電子回路I[リニア編]第2版"、137頁〜138頁、"5.3.2 PLL"及び"5.3.3 周波数シンセサイザ"を参照」
また、請求項2に記載の周波数逓倍回路は、請求項1に記載の周波数逓倍回路であって、上記第1電圧制御発振器(3)が、第4回路(30)と、リングオシレータ(50)とを含んでおり、上記第4回路が、第1、第2Pチャンネル型MOSFET(31、32)と、第1乃至第3Nチャンネル型MOSFET(33、34、35)と、を備えており、上記第1、第2Pチャンネル型MOSFETのソース電極に、電源電圧Vccが印加されており、第1、第2Pチャンネル型MOSFETのゲート電極が互いに接続されており、第1Pチャンネル型MOSFETに関し、ゲート・ドレイン間が、短絡されており、かつ、ドレイン電極が、信号V1がゲートに入力されている第1Nチャンネル型MOSFET(33)のドレイン電極と、信号V3がゲートに入力されている第2Nチャンネル型MOSFET(34)のドレイン電極と、に接続されており、第2Pチャンネル型MOSFETに関し、ドレイン電極が、ゲート・ドレイン間が短絡されている第3Nチャンネル型MOSFET(35)のドレイン電極に、接続されており、上記第1乃至第3Nチャンネル型MOSFETの各ソース電極が接地されており、上記リングオシレータ(50)が、上記第1、第2Pチャンネル型MOSFETのゲート電極に流れる信号VPと、上記第3Nチャンネル型MOSFETのゲート電極に流れる信号VNと、の電位レベルに応じた周波数(Fout)の信号(Sout)を出力するものである、ことを特徴とする。
また、請求項3に記載の周波数逓倍回路は、入力信号(Sin)の周波数(Fin)をN倍した周波数(Fout1)の第1信号(Sout1)を出力する周波数逓倍回路であって、第1回路(C1)と、第2回路(C2)と、第3回路(C3)と、を含んでおり、上記第1回路が、第1位相差検出・LPFと、第1電圧制御発振器(3)と、1/N分周回路(4)と、を含んでおり、1のPLLを用いて、上記第1信号を形成して出力する第1周波数逓倍回路であって、上記1のPLLが、第1位相差検出・LPFの第1信号入力端子(R)に上記入力信号が入力され、第1位相差検出・LPFと第1電圧制御発振器と1/N分周回路とが順に接続され、1/N分周回路が出力する1/N分周信号の出力端子が、第1位相差検出・LPFの第2信号入力端子(V)に接続されることによって形成されており、上記第1位相差検出・LPFが、第1信号入力端子に入力される上記入力信号の信号レベルの立ち上がり、又は、立ち下がりタイミングを基準として、第2信号入力端子に入力される1/N分周信号の信号レベルの立ち上がり、又は、立ち下がりタイミングを比較し、1/N分周信号が遅い場合又は速い場合の第1ずれ量を無くすように、第1電圧制御発振器の出力する第1信号の周波数を増減させる信号V1を出力するものであり、上記第1電圧制御発振器が、第1位相差検出・LPFの出力する信号V1と、第3回路からの信号V3と、の合計電圧に比例して定まる周波数の第1信号を出力するものであり、上記第2回路が、1のPLLを用いて、上記入力信号の周波数をM倍した周波数(Fout2)の第2信号(Sout2)を形成して出力する第2周波数逓倍回路であり、上記Mが、上記Nより小さく、かつ、1より大きな上記Nの公約数の1つであり、上記第3回路が、上記第2信号の信号レベルの立ち上がり、又は、立ち下がりタイミングを基準として、上記第1電圧制御発振器の出力する第1信号の信号レベルの立ち上がり、又は、立ち下がりタイミングを比較し、第1信号が遅い場合又は速い場合の第2ずれ量を無くすように第1信号の周波数を増加又は減少させる信号V3を、上記第1回路の第1電圧制御発振器に出力するものである、ことを特徴とする。
Claims (3)
- 入力信号(Sin)の周波数(Fin)をN倍した周波数(Fout1)の第1信号(Sout1)を出力する周波数逓倍回路であって、
第1回路(C1)と、第2回路(C2)と、第3回路(C3)と、を含んでおり、
上記第1回路が、第1位相差検出・LPFと、第1電圧制御発振器(3)と、1/N分周回路(4)と、を含んでおり、1のPLLを用いて、上記第1信号を形成して出力する第1周波数逓倍回路であって、
上記1のPLLが、第1位相差検出・LPFの第1信号入力端子(R)に上記入力信号が入力され、第1位相差検出・LPFと第1電圧制御発振器と1/N分周回路とが順に接続され、1/N分周回路が出力する1/N分周信号の出力端子が、第1位相差検出・LPFの第2信号入力端子(V)に接続されることによって形成されており、
上記第1位相差検出・LPFが、第1信号入力端子に入力される上記入力信号の信号レベルの立ち上がり、又は、立ち下がりタイミングを基準として、第2信号入力端子に入力される1/N分周信号の信号レベルの立ち上がり、又は、立ち下がりタイミングを比較し、1/N分周信号が遅い場合又は速い場合の第1ずれ量を無くすように、第1電圧制御発振器の出力する第1信号の周波数を増減させる信号V1を出力するものであり、
上記第1電圧制御発振器が、第1位相差検出・LPFの出力する信号V1と、第3回路からの信号V3と、に応じて定まる周波数の第1信号を出力するものであり、
上記第2回路が、1のPLLを用いて、上記入力信号の周波数をM倍した周波数(Fout2)の第2信号(Sout2)を形成して出力する第2周波数逓倍回路であり、上記Mが、上記Nより小さく、かつ、1より大きな上記Nの公約数の1つであり、
上記第3回路が、上記第2信号の信号レベルの立ち上がり、又は、立ち下がりタイミングを基準として、上記第1電圧制御発振器の出力する第1信号の信号レベルの立ち上がり、又は、立ち下がりタイミングを比較し、第1信号が遅い場合又は速い場合の第2ずれ量を無くすように第1信号の周波数を増加又は減少させる信号V3を、上記第1回路の第1電圧制御発振器に出力するものである、
ことを特徴とする周波数逓倍回路。 - 請求項1に記載の周波数逓倍回路であって、
上記第1電圧制御発振器(3)が、第4回路(30)と、リングオシレータ(50)とを含んでおり、
上記第4回路が、第1、第2Pチャンネル型MOSFET(31、32)と、第1乃至第3Nチャンネル型MOSFET(33、34、35)と、を備えており、
上記第1、第2Pチャンネル型MOSFETのソース電極に、電源電圧Vccが印加されており、第1、第2Pチャンネル型MOSFETのゲート電極が互いに接続されており、
第1Pチャンネル型MOSFETに関し、ゲート・ドレイン間が、短絡されており、かつ、ドレイン電極が、信号V1がゲートに入力されている第1Nチャンネル型MOSFET(33)のドレイン電極と、信号V3がゲートに入力されている第2Nチャンネル型MOSFET(34)のドレイン電極と、に接続されており、
第2Pチャンネル型MOSFETに関し、ドレイン電極が、ゲート・ドレイン間が短絡されている第3Nチャンネル型MOSFET(35)のドレイン電極に、接続されており、
上記第1乃至第3Nチャンネル型MOSFETの各ソース電極が接地されており、
上記リングオシレータ(50)が、上記第1、第2Pチャンネル型MOSFETのゲート電極に流れる信号VPと、上記第3Nチャンネル型MOSFETのゲート電極に流れる信号VNと、の電位レベルに応じた周波数(Fout)の信号(Sout)を出力するものである、
周波数逓倍回路。 - 入力信号(Sin)の周波数(Fin)をN倍した周波数(Fout1)の第1信号(Sout1)を出力する周波数逓倍回路であって、
第1回路(C1)と、第2回路(C2)と、第3回路(C3)と、を含んでおり、
上記第1回路が、第1位相差検出・LPFと、第1電圧制御発振器(3)と、1/N分周回路(4)と、を含んでおり、1のPLLを用いて、上記第1信号を形成して出力する第1周波数逓倍回路であって、
上記1のPLLが、第1位相差検出・LPFの第1信号入力端子(R)に上記入力信号が入力され、第1位相差検出・LPFと第1電圧制御発振器と1/N分周回路とが順に接続され、1/N分周回路が出力する1/N分周信号の出力端子が、第1位相差検出・LPFの第2信号入力端子(V)に接続されることによって形成されており、
上記第1位相差検出・LPFが、第1信号入力端子に入力される上記入力信号の信号レベルの立ち上がり、又は、立ち下がりタイミングを基準として、第2信号入力端子に入力される1/N分周信号の信号レベルの立ち上がり、又は、立ち下がりタイミングを比較し、1/N分周信号が遅い場合又は速い場合の第1ずれ量を無くすように、第1電圧制御発振器の出力する第1信号の周波数を増減させる信号V1を出力するものであり、
上記第1電圧制御発振器が、第1位相差検出・LPFの出力する信号V1と、第3回路からの信号V3と、の合計電圧に比例して定まる周波数の第1信号を出力するものであり、
上記第2回路が、1のPLLを用いて、上記入力信号の周波数をM倍した周波数(Fout2)の第2信号(Sout2)を形成して出力する第2周波数逓倍回路であり、上記Mが、上記Nより小さく、かつ、1より大きな上記Nの公約数の1つであり、
上記第3回路が、上記第2信号の信号レベルの立ち上がり、又は、立ち下がりタイミングを基準として、上記第1電圧制御発振器の出力する第1信号の信号レベルの立ち上がり、又は、立ち下がりタイミングを比較し、第1信号が遅い場合又は速い場合の第2ずれ量を無くすように第1信号の周波数を増加又は減少させる信号V3を、上記第1回路の第1電圧制御発振器に出力するものである、
ことを特徴とする周波数逓倍回路。
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