JP4663226B2 - 周波数逓倍回路 - Google Patents

Description

本発明は、周波数逓倍回路に関するものである。

従来より、ＰＬＬ回路を用いる周波数逓倍回路が知られている。図７は、ＰＬＬ回路を用いた周知の周波数逓倍回路２００の構成を示す図である。周波数逓倍回路２００は、入力信号Ｓ_ＩＮの周波数Ｆ_ＩＮをＮ倍して、周波数Ｆ_ＯＵＴ（＝Ｆ_ＩＮ×Ｎ）の信号Ｓ_ＯＵＴを出力する。

周波数逓倍回路２００は、位相差検出器（図中、ＰＤと示す）２０１、ローパスフィルタ（図中、ＬＰＦと記す）２０２、電圧制御発振器（図中、ＶＣＯと記す）２０３、及び、１／Ｎ分周器２０４とで構成される。

１／Ｎ分周器２０４は、電圧制御発振器２０３より出力される信号Ｓ_ＯＵＴの周波数位Ｆ_ＯＵＴを１／Ｎ倍した信号を、位相差検出器２０１のＶ（主ＰＬＬ）信号入力端子に入力する。位相差検出器２０１のＲ（副ＰＬＬ）信号入力端子には、周波数Ｆ_ＩＮの入力信号Ｓ_ＩＮが入力される。位相差検出器２０１は、Ｒ（副ＰＬＬ）信号入力端子に入力される入力信号Ｓ_ＩＮの立ち上がり又は立ち下がりタイミングを基準として、Ｖ（主ＰＬＬ）信号入力端子に入力される１／Ｎ分周後の信号の立ち上がり又は立ち下がりタイミングの時間的なずれの量に応じた長さだけＨｉｇｈ又はＬｏｗレベルのＰＤＯ信号を出力する。ローパスフィルタ２０２は、上記ＰＤＯ信号の積分値に応じた電位レベルの信号Ｖを出力する。電圧制御発振器２０３は、ローパスフィルタ２０２より出力される信号Ｖの電位レベルに対応する周波数Ｆ_ＯＵＴの信号Ｓ_ＯＵＴを出力する。上記構成を採用することで、電圧制御発振器２０３から出力される信号Ｓ_ＯＵＴの周波数Ｆ_ＯＵＴが、Ｆ_ＩＮ×Ｎの値に調整される。周波数逓倍回路２００については、例えば、以下の非特許文献に説明されている。
「志村正道による著書、"電子回路Ｉ［リニア編］第２版"、１３７頁〜１３８頁、"５．３．２ ＰＬＬ"及び"５．３．３ 周波数シンセサイザ"を参照」

上述するように、上記位相差検出器２０１は、Ｒ（副ＰＬＬ）信号入力端子に入力される入力信号Ｓ_ＩＮの立ち上がり又は立ち下がりタイミングを基準として、Ｖ（主ＰＬＬ）信号入力端子に入力される１／Ｎ分周後の信号の立ち上がり又は立ち下がりタイミングの時間的なずれを検出する。このため、上記周波数逓倍回路２００における周波数の増加倍率を高くすると、次に、上記ずれの量を検出するまでの間に、位相のずれを含んだ数多くの信号Ｓ_ＯＵＴが出力されることになる。

例えば、上記周波数逓倍回路２００が、Ｎ＝８逓倍の信号を出力する場合を想定する。この場合、図８に示すように、入力信号Ｓ_ＩＮと出力信号Ｓ_ＯＵＴの位相のずれは、出力信号Ｓ_ＯＵＴの４周期に１回しか調べられないことになる。この場合、ずれの補正量が適正値を中心にぶれることになり、安定した周波数の信号を得ることができない。この問題は、倍率が１００倍、１０００倍と増加するにつれて顕著になる。

そこで、本発明は、従来に比べ、より頻繁に位相のずれを補正して正確な周波数の信号を出力し得る、高倍率化に適した周波数逓倍回路を提供することを目的とする。

請求項１に記載の周波数逓倍回路は、入力信号（Ｓｉｎ)の周波数（Ｆｉｎ)をＮ倍した周波数（Ｆｏｕｔ１)の第１信号（Ｓｏｕｔ１)を出力する周波数逓倍回路であって、第１回路（Ｃ１)と、第２回路（Ｃ２)と、第３回路（Ｃ３)と、を含んでおり、上記第１回路が、第１位相差検出・ＬＰＦと、第１電圧制御発振器（３）と、１／Ｎ分周回路（４）と、を含んでおり、１のＰＬＬを用いて、上記第１信号を形成して出力する第１周波数逓倍回路であって、上記１のＰＬＬが、第１位相差検出・ＬＰＦの第１信号入力端子（Ｒ)に上記入力信号が入力され、第１位相差検出・ＬＰＦと第１電圧制御発振器と１／Ｎ分周回路とが順に接続され、１／Ｎ分周回路が出力する１／Ｎ分周信号の出力端子が、第１位相差検出・ＬＰＦの第２信号入力端子（Ｖ)に接続されることによって形成されており、上記第１位相差検出・ＬＰＦが、第１信号入力端子に入力される上記入力信号の信号レベルの立ち上がり、又は、立ち下がりタイミングを基準として、第２信号入力端子に入力される１／Ｎ分周信号の信号レベルの立ち上がり、又は、立ち下がりタイミングを比較し、１／Ｎ分周信号が遅い場合又は速い場合の第１ずれ量を無くすように、第１電圧制御発振器の出力する第１信号の周波数を増減させる信号Ｖ１を出力するものであり、上記第１電圧制御発振器が、第１位相差検出・ＬＰＦの出力する信号Ｖ１と、第３回路からの信号Ｖ３と、に応じて定まる周波数の第１信号を出力するものであり、上記第２回路が、１のＰＬＬを用いて、上記入力信号の周波数をＭ倍した周波数（Ｆｏｕｔ２)の第２信号（Ｓｏｕｔ２)を形成して出力する第２周波数逓倍回路であり、上記Ｍが、上記Ｎより小さく、かつ、１より大きな上記Ｎの公約数の１つであり、上記第３回路が、上記第２信号の信号レベルの立ち上がり、又は、立ち下がりタイミングを基準として、上記第１電圧制御発振器の出力する第１信号の信号レベルの立ち上がり、又は、立ち下がりタイミングを比較し、第１信号が遅い場合又は速い場合の第２ずれ量を無くすように第１信号の周波数を増加又は減少させる信号Ｖ３を、上記第１回路の第１電圧制御発振器に出力するものである、ことを特徴とする。
また、請求項２に記載の周波数逓倍回路は、請求項１に記載の周波数逓倍回路であって、上記第１電圧制御発振器（３）が、第４回路（３０）と、リングオシレータ（５０）とを含んでおり、上記第４回路が、第１、第２Ｐチャンネル型ＭＯＳＦＥＴ（３１、３２）と、第１乃至第３Ｎチャンネル型ＭＯＳＦＥＴ（３３、３４、３５）と、を備えており、上記第１、第２Ｐチャンネル型ＭＯＳＦＥＴのソース電極に、電源電圧Ｖｃｃが印加されており、第１、第２Ｐチャンネル型ＭＯＳＦＥＴのゲート電極が互いに接続されており、第１Ｐチャンネル型ＭＯＳＦＥＴに関し、ゲート・ドレイン間が、短絡されており、かつ、ドレイン電極が、信号Ｖ１がゲートに入力されている第１Ｎチャンネル型ＭＯＳＦＥＴ（３３）のドレイン電極と、信号Ｖ３がゲートに入力されている第２Ｎチャンネル型ＭＯＳＦＥＴ(３４)のドレイン電極と、に接続されており、第２Ｐチャンネル型ＭＯＳＦＥＴに関し、ドレイン電極が、ゲート・ドレイン間が短絡されている第３Ｎチャンネル型ＭＯＳＦＥＴ（３５）のドレイン電極に、接続されており、上記第１乃至第３Ｎチャンネル型ＭＯＳＦＥＴの各ソース電極が接地されており、上記リングオシレータ（５０）が、上記第１、第２Ｐチャンネル型ＭＯＳＦＥＴのゲート電極に流れる信号ＶＰと、上記第３Ｎチャンネル型ＭＯＳＦＥＴのゲート電極に流れる信号ＶＮと、の電位レベルに応じた周波数（Ｆｏｕｔ）の信号（Ｓｏｕｔ）を出力するものである、ことを特徴とする。
また、請求項３に記載の周波数逓倍回路は、入力信号（Ｓｉｎ)の周波数（Ｆｉｎ)をＮ倍した周波数（Ｆｏｕｔ１)の第１信号（Ｓｏｕｔ１)を出力する周波数逓倍回路であって、第１回路（Ｃ１)と、第２回路（Ｃ２)と、第３回路（Ｃ３)と、を含んでおり、上記第１回路が、第１位相差検出・ＬＰＦと、第１電圧制御発振器（３）と、１／Ｎ分周回路（４）と、を含んでおり、１のＰＬＬを用いて、上記第１信号を形成して出力する第１周波数逓倍回路であって、上記１のＰＬＬが、第１位相差検出・ＬＰＦの第１信号入力端子（Ｒ)に上記入力信号が入力され、第１位相差検出・ＬＰＦと第１電圧制御発振器と１／Ｎ分周回路とが順に接続され、１／Ｎ分周回路が出力する１／Ｎ分周信号の出力端子が、第１位相差検出・ＬＰＦの第２信号入力端子（Ｖ)に接続されることによって形成されており、上記第１位相差検出・ＬＰＦが、第１信号入力端子に入力される上記入力信号の信号レベルの立ち上がり、又は、立ち下がりタイミングを基準として、第２信号入力端子に入力される１／Ｎ分周信号の信号レベルの立ち上がり、又は、立ち下がりタイミングを比較し、１／Ｎ分周信号が遅い場合又は速い場合の第１ずれ量を無くすように、第１電圧制御発振器の出力する第１信号の周波数を増減させる信号Ｖ１を出力するものであり、上記第１電圧制御発振器が、第１位相差検出・ＬＰＦの出力する信号Ｖ１と、第３回路からの信号Ｖ３と、の合計電圧に比例して定まる周波数の第１信号を出力するものであり、上記第２回路が、１のＰＬＬを用いて、上記入力信号の周波数をＭ倍した周波数（Ｆｏｕｔ２)の第２信号（Ｓｏｕｔ２)を形成して出力する第２周波数逓倍回路であり、上記Ｍが、上記Ｎより小さく、かつ、１より大きな上記Ｎの公約数の１つであり、上記第３回路が、上記第２信号の信号レベルの立ち上がり、又は、立ち下がりタイミングを基準として、上記第１電圧制御発振器の出力する第１信号の信号レベルの立ち上がり、又は、立ち下がりタイミングを比較し、第１信号が遅い場合又は速い場合の第２ずれ量を無くすように第１信号の周波数を増加又は減少させる信号Ｖ３を、上記第１回路の第１電圧制御発振器に出力するものである、ことを特徴とする。

請求項１乃至３に記載の周波数逓倍回路は、第２、第３回路を備えたことによって、入力信号の立ち上がり又は立ち下がりタイミングに基づいて出力信号との位相のずれを検出する従来の周波数逓倍回路に比べ、Ｍ倍の頻度で位相のずれを検出することになり、正確な周波数（Ｆｏｕｔ１)の第１信号（Ｓｏｕｔ１)を出力することができる。

また、請求項１乃至３に記載の周波数逓倍回路では、第１回路の含んでいる１のＰＬＬのみでＮ倍の周波数の信号を生成する。例えば、Ｎ=１０００倍の周波数の出力信号を得ようとする場合に、１０倍×１０倍×１０倍＝１０００倍と成るように、３段の周波数逓倍回路を用意する場合に比べ、次段の周波数逓倍回路が前段の周波数逓倍回路の誤差を引き継ぐことを防止することができるといった利点も有する。

以下、添付の図面を参照しつつ、本発明の周波数逓倍回路の実施の形態について説明する。

図１は、実施の形態に係る周波数逓倍回路１００の構成を示す図である。周波数逓倍回路１００は、入力信号Ｓ_ＩＮの周波数Ｆ_ＩＮをＮ倍して、周波数Ｆ_ＯＵＴ１の信号Ｓ_ＯＵＴ１を出力する。周波数逓倍回路１００は、大きく分けて３つの回路Ｃ１，Ｃ２，Ｃ３で構成される。

回路Ｃ１は、入力される信号Ｓ_ＩＮの周波数Ｆ_ＩＮをＮ倍した周波数Ｆ_ＯＵＴ１の出力信号Ｓ_ＯＵＴ１として出力する周波数逓倍回路であり、位相差検出器（図中、ＰＤと記す）１、ローパスフィルタ（図中、ＬＰＦと記す）２、電圧制御発振器（図中、ＶＣＯと記す）３、及び、１／Ｎ分周器４で構成される。１／Ｎ分周器４は、電圧制御発振器３より出力される信号Ｓ_ＯＵＴ１の周波数位Ｆ_ＯＵＴ１を１／Ｎ倍した信号を、位相差検出器１のＶ（主ＰＬＬ）信号入力端子に入力する。位相差検出器１のＲ（副ＰＬＬ）信号入力端子には、周波数Ｆ_ＩＮの入力信号Ｓ_ＩＮが入力される。位相差検出器１は、Ｒ（副ＰＬＬ）信号入力端子に入力される入力信号Ｓ_ＩＮの立ち下がりタイミングを基準として、Ｖ（主ＰＬＬ）信号入力端子に入力される１／Ｎ分周後の信号の立ち下がりタイミングの時間的なずれの量に応じた長さだけＨｉｇｈ又はＬｏｗレベルのＰＤＯ１信号を出力する。ローパスフィルタ２は、上記ＰＤＯ１信号の積分値に応じた電位レベルの信号Ｖ１を出力する。電圧制御発振器３は、ローパスフィルタ２より出力される信号Ｖ１の電位レベルに対応する周波数Ｆ_ＯＵＴ１の信号Ｓ_ＯＵＴ１を出力する。

上記回路Ｃ１では、電圧制御発振器３が、ローパスフィルタ２の出力する信号Ｖ１の電位レベルだけでなく、後述する回路Ｃ３のローパスフィルタ（図中、ＬＰＦと記す）６の出力する信号Ｖ３の電位レベルにも応じて周波数を増減させて、入力信号Ｓ_ＩＮの立ち下がりタイミングと、出力信号Ｓ_ＯＵＴ１の立ち下がりタイミングのずれを修正する周波数補正回路（図５に示す、ＦＥＴ３３を含む電圧電流変換回路３０がこれに相当する）を有することを特徴とする。また、出力信号Ｓ_ＯＵＴ１は、外部に出力されるだけでなく、回路Ｃ３にも出力される。位相差検出器１及び電圧制御発振器３の詳細な構成については、後に説明する。

回路Ｃ２は、入力信号Ｓ_ＩＮの周波数Ｆ_ＩＮをＭ倍した周波数Ｆ_ＯＵＴ２の信号Ｓ_ＯＵＴ２を出力する周波数逓倍回路であり、位相差検出器（図中、ＰＤと記す）７、ローパスフィルタ（図中、ＬＰＦと記す）８、電圧制御発振器（図中、ＶＣＯと記す）９、１／Ｍ分周器１０で構成される。１／Ｍ分周回路１０の分周率であるＭの値は、上記回路Ｃ１の１／Ｎ分周回路４の分周率であるＮの値より小さく、かつ、１より大きなＮの公約数のうちの１つである。例えば、Ｎ＝８の場合、Ｍの値は２又は４である。

１／Ｍ分周器１０は、電圧制御発振器９より出力される信号Ｓ_ＯＵＴ２の周波数位Ｆ_ＯＵＴ２を１／Ｍ倍した信号を、位相差検出器７のＶ（主ＰＬＬ）信号入力端子に入力する。位相差検出器７のＲ（副ＰＬＬ）信号入力端子には、周波数Ｆ_ＩＮの入力信号Ｓ_ＩＮが入力される。位相差検出器７は、Ｒ（副ＰＬＬ）信号入力端子に入力される入力信号Ｓ_ＩＮの立ち下がりタイミングを基準として、Ｖ（主ＰＬＬ）信号入力端子に入力される１／Ｍ分周後の信号の立ち下がりタイミングの時間的なずれの量に応じた長さだけＨｉｇｈ又はＬｏｗレベルのＰＤＯ２信号を出力する。ローパスフィルタ８は、上記ＰＤＯ２信号の積分値に応じた電位レベルの信号Ｖ２を出力する。電圧制御発振器９は、ローパスフィルタ８より出力される信号Ｖ２の電位レベルに対応する周波数Ｆ_ＯＵＴ２の信号Ｓ_ＯＵＴ２を回路Ｃ３の備える位相差検出器５に出力する。位相差検出器２及び電圧制御発振器９の構成については、後に説明する。

回路Ｃ３は、位相差検出器（図中、ＰＤと記す）５、及び、ローパスフィルタ６で構成され、出力信号Ｓ_ＯＵＴ２の立ち下がりタイミングを基準として、出力信号Ｓ_ＯＵＴ１の立ち下がりタイミングのずれの程度に応じた電位レベルの信号Ｖ３を出力する。より具体的には、位相差検出器５は、Ｒ（副ＰＬＬ）信号入力端子に入力される出力信号Ｓ_ＯＵＴ２の立ち下がりタイミングを基準として、Ｖ（主ＰＬＬ）信号入力端子に入力される出力信号Ｓ_ＯＵＴ１の立ち下がりタイミングとの位相のずれを検出し、ずれに応じた期間、Ｈｉｇｈ又はＬｏｗレベルのＰＤＯ３信号を出力する。ローパスフィルタ６は、ＰＤＯ３信号の積分値に応じた電位レベルの信号Ｖ３を、上記回路Ｃ１の電圧制御発振器３に出力する。

なお、上記周波数逓倍回路１００では、Ｒ（副ＰＬＬ）信号入力端子に入力される信号の立ち下がりタイミングを基準として、Ｖ（主ＰＬＬ）信号入力端子に入力される信号の立ち下がりタイミングとの位相のずれを検出するタイプの位相差検出回路を用いたが、当然、各信号入力端子に入力される信号の立ち上がりタイミングのずれを検出するタイプの位相差検出回路を用いても良い。

周波数逓倍回路１００では、上述した構成の回路Ｃ２及び回路Ｃ３を設けたことにより、回路Ｃ１に入力される信号の周期Ｔ＝１／Ｆ_ＩＮよりも２倍以上、具体的には、Ｍ倍だけ細かな間隔で位相のずれを補正することができる。これにより、位相のずれの少ない安定した周波数の信号を出力することができる。

図２は、基本周波数Ｆ_ＩＮのＮ（＝８）倍の信号を出力する上記構成の周波数逓倍回路１００において、回路Ｃ２において生成する信号の周波数を上記基本周波数Ｆ_ＩＮのＭ（＝４）倍にする場合に実行される位相のずれ検出のタイミングを表す図である。周波数の低いＦ_ＩＮの代わりに、当該周波数Ｆ_ＩＮのＭ（＝４）倍の周波数Ｆ_ＯＵＴ２の立ち下がりタイミング毎に、Ｎ（＝８）倍の周波数Ｆ_ＯＵＴ１との位相のずれを検出し、当該ずれに基づく検出信号Ｖ３を電圧制御発振器３に出力する。これにより、図７に示した従来の周波数逓倍回路２００に比べて、Ｍ（＝４）倍の頻度で位相のずれを検出することに成る。これにより、正確な周波数Ｆ_ＯＵＴ１の信号Ｓ_ＯＵＴ１を生成することが可能になる。

ここで、１０００倍の周波数の出力信号を得ようとする場合に、１０倍×１０倍×１０倍＝１０００倍と成るように、３段の周波数逓倍回路を用意する場合を考察する。この場合、一度に１０００倍する場合に比べて細かな間隔で出力の補正を行うことができるが、前段の周波数逓倍回路から出力される位相のずれを含んだ信号が、そのまま次段の周波数逓倍回路に入力されるため、最終段より出力される位相のずれが次第に増加するといった問題を有する。これに対して、周波数逓倍回路１００では、回路Ｃ１において一度に１０００倍の周波数増加を行うと共に、入力される信号の位相のずれをＭ倍の頻度で細かく修正することで、より安定した周波数の信号を出力することができる。

以下、周波数逓倍回路１００のより詳細な構成の説明を行う。図３（ａ）は、回路Ｃ１の位相差検出器１、及び、回路Ｃ２の位相差検出器７の具体的な回路構成を示し、図３（ｂ）は、回路Ｃ３の位相差検出器５の具体的な回路構成を示す。また、図４（ａ）及び（ｂ）は、位相差検出器１，５，７のＲ（副ＰＬＬ）信号入力端子に入力される信号との立ち下がりタイミングを基準として、Ｖ（主ＰＬＬ）信号入力端子に入力される信号とのずれ量に基づいて出力されるＨｉｇｈ又はＬｏｗレベルのＰＤＯ信号（ＰＤＯ１信号、ＰＤＯ２信号、及び、ＰＤＯ３信号に相当する）を示すタイムチャートである。

位相差検出器１，７と位相差検出器５は、回路構成を図面上で上下逆にしたのものであり、それぞれ同じ構成要素には同じ参照番号を付して表してある。以下、代表して図３（ａ）に示す位相差検出器１の構成について説明する。

位相差検出器１は、９個のＮＡＮＤゲート１０，１１，１２，１３，１４，１５，１６，１７，１８、１個のインバータ１９、Ｐチャンネル型ＭＯＳＦＥＴ２０、及び、Ｎチャンネル型ＭＯＳＦＥＴ２１で構成される。２入力ＮＡＮＤゲート１０の一方の信号入力端子は、Ｒ（副ＰＬＬ）信号入力端子である。残りの信号入力端子は、３入力ＮＡＮＤゲート１１の出力端子が接続されている。また、ＮＡＮＤゲート１０の出力端子は、上記３入力ＮＡＮＤゲート１１の信号入力端子の１つに接続されている。２個のＮＡＮＤゲート１２，１３は、フリップフロップＦ１を構成している。当該フリップフロップＦ１の信号入力端子、即ち、ＮＡＮＤゲート１２の信号入力端子には、ＮＡＮＤゲート１０の出力端子が接続されており、当該フリップフロップＦ１の信号出力端子、即ち、ＮＡＮＤゲート１２の出力端子は、ＮＡＮＤゲート１１，１４の信号入力端子の１つに接続されている。フリップフロップＦ１のリセット端子に相当するＮＡＮＤゲート１３の信号入力端子には、４入力ＮＡＮＤゲート１４の出力端子が接続されている。ＮＡＮＤゲート１１の出力端子は、上述したＮＡＮＤゲート１０の信号入力端子の他に、Ｐチャンネル型ＭＯＳＦＥＴ２０のゲートに接続されている。

２個のＮＡＮＤゲート１５，１６は、フリップフロップＦ２を形成している。フリップフロップＦ２のリセット端子に相当する、ＮＡＮＤゲート１５の信号入力端子には、ＮＡＮＤゲート１４の出力端子が接続されている。フリップフロップＦ２の信号入力端子に相当するＮＡＮＤゲート１６の入力端子は、ＮＡＮＤゲート１８の出力端子が接続されており、フリップフロップＦ２の出力端子に相当するＮＡＮＤゲート１６の出力端子は、ＮＡＮＤゲート１４，１７の信号入力端子の１つに接続されている。２入力ＮＡＮＤゲート１８の一方の信号入力端子は、Ｖ（主ＰＬＬ）信号入力端子であり、残りの信号入力端子は、３入力ＮＡＮＤゲート１７の出力端子に接続されている。

ＮＡＮＤゲート１４の信号出力端子は、上述したＮＡＮＤゲート１３，１５の信号入力端子の他、ＮＡＮＤゲート１１，１７の信号入力端子に接続されている。ＮＡＮＤゲート１７の信号出力端子は、上述したＮＡＮＤゲート１８の信号入力端子に接続される他、インバータ１９を介してＮチャンネル型ＭＯＳＦＥＴ２１のゲートに接続されている。

上記構成を採用することで、図４（ａ）及び（ｂ）に示す通り、位相差検出器１，５，７のＲ（副ＰＬＬ）信号入力端子に入力される信号との立ち下がりタイミングを基準として、Ｖ（主ＰＬＬ）信号入力端子に入力される信号とのずれ量に応じたＨｉｇｈ又はＬｏｗレベルのＰＤＯ１信号が出力される。

図４（ａ）に示すように、Ｒ（副ＰＬＬ）信号入力端子に入力される信号の周波数よりも、Ｖ（主ＰＬＬ）信号入力端子に入力される信号の周波数が低い場合、Ｒ（副ＰＬＬ）信号入力端子に入力される信号の立ち下がりタイミングから、Ｖ（主ＰＬＬ）信号入力端子に入力される信号の立ち下がりタイミングまでの間、ハイインピーダンスの状態からＨｉｇｈレベルに切り換えられたＰＤＯ信号（ＰＤＯ１信号、ＰＤＯ２信号、ＰＤＯ３信号の各々に相当する。）が出力される。電圧制御発振器３，９は、ＰＤＯ信号がＨｉｇｈレベルになっている期間の長さに応じて、出力信号Ｓ_ＯＵＴ１，Ｓ_ＯＵＴ２の周波数Ｆ_ＯＵＴ１，Ｆ_ＯＵＴ２を増加する。

また、図４（ｂ）に示すように、Ｒ（副ＰＬＬ）信号入力端子に入力される信号の周波数よりも、Ｖ（主ＰＬＬ）信号入力端子に入力される信号の周波数が高い場合、Ｖ（主ＰＬＬ）信号入力端子に入力される信号の立ち下がりタイミングから、Ｒ（副ＰＬＬ）信号入力端子に入力される信号の立ち下がりタイミングまでの間、ハイインピーダンスの状態から、Ｌｏｗレベルに切り換えられたＰＤＯ信号（ＰＤＯ１信号、ＰＤＯ２信号、ＰＤＯ３信号の各々に相当する。）が出力される。電圧制御発振器３，９は、ＰＤＯ信号がＬｏｗレベルになっている期間の長さに応じて、出力信号Ｓ_ＯＵＴ１，Ｓ_ＯＵＴ２の周波数Ｆ_ＯＵＴ１，Ｆ_ＯＵＴ２を減少する。

図５（ａ）は、電圧制御発振器３の具体的な構成を示し、図５（ｂ）は、電圧制御発振器９の具体的な構成を示す。図５の（ａ）に示す、電圧制御発振器３は、大きく分けて電圧電流変換部３０とリングオシレータ５０とで構成される。電源電圧Ｖｃｃが互いのゲートが接続されたＰチャンネルＭＯＳＦＥＴ３１，３２のソースに印加されている。ＦＥＴ３１のゲート・ドレイン間は、短絡されており、ドレインは、ソース接地の２個のＮチャンネル型ＭＯＳＦＥＴ３３，３４のドレインに接続されている。Ｐチャンネル型ＭＯＳＦＥＴ３２のドレインは、ソース接地のＮチャンネル型ＭＯＳＦＥＴ３５のドレインに接続されている。ＦＥＴ３５のゲート・ドレイン間は短絡されている。

上記構成の電圧電流変換部３０では、ＦＥＴのアナログ動作領域（ゲート印加電圧の増加に応じてドレイン・ソース間に流れる電流が増加する領域のことをいう）を利用してＦＥＴ３３，３４のゲートに印加される信号Ｖ１，Ｖ３の電位（例えば、ＦＥＴ３３，３４が同じ場合、信号Ｖ１と信号Ｖ３の合計電圧）に比例した電位の信号ＶＰ及び信号ＶＮを出力する。即ち、ＦＥＴ３３を含む電圧電流変換回路３０は、上記回路Ｃ３の位相差検出器５による比較結果に基づいて、上記入力信号Ｓ_ＩＮの立ち下がりタイミングと、出力信号Ｓ_ＯＵＴ１の立ち下がりタイミングのずれを修正する周波数補正回路として機能する。信号ＶＰは、ＦＥＴ３１，３２のゲート電位を表す信号であり、信号ＶＮは、ＦＥＴ３５のゲート電位を表す信号である。

リングオシレータ５０は、入力される信号ＶＰ及び信号ＶＮの電位レベルに応じた周波数Ｆ_ＯＵＴの信号Ｓ_ＯＵＴを出力する。なお、リングオシレータ５０の構成については、後に説明する。

上記構成の電圧制御発振器３では、ローパスフィルタ２より出力される信号Ｖ１だけでなく、回路Ｃ３のローパスフィルタ６より出力される信号Ｖ３の値に応じて信号ＶＰ，ＶＮの値を調整し、リングオシレータ５０より出力される信号Ｓ_ＯＵＴの周波数Ｆ_ＯＵＴを調節することができる。

図５（ｂ）に示す電圧制御発振器９は、大きく分けて電圧電流変換部４０とリングオシレータ５１とで構成される。リングオシレータ５１は、上述した電圧制御発振器３のリングオシレータ５０と同じである。電源電圧Ｖｃｃが互いのゲートが接続されたＰチャンネルＭＯＳＦＥＴ４１，４２のソースに印加されている。ＦＥＴ４１のゲート・ドレイン間は、短絡されており、ドレインは、ソース接地のＮチャンネル型ＭＯＳＦＥＴ４３のドレインに接続されている。Ｐチャンネル型ＭＯＳＦＥＴ４２のドレインは、ソース接地のＮチャンネル型ＭＯＳＦＥＴ４４のドレインに接続されている。ＦＥＴ４４のゲート・ドレイン間は短絡されている。

上記構成の電圧電流変換部４０では、ＦＥＴのアナログ動作領域（ゲート印加電圧の増加に応じてドレイン・ソース間に流れる電流が増加する領域のことをいう）を利用してＦＥＴ４３のゲートに印加される信号Ｖ２の電位に応じた電位の信号ＶＰ及び信号ＶＮを出力する。上記信号ＶＰは、ＦＥＴ４１又は４２のゲート電位を表す信号であり、信号ＶＮは、ＦＥＴ４４のゲート電位を表す信号である。

リングオシレータ５１は、入力される信号ＶＰ及び信号ＶＮの電位レベルに応じた周波数Ｆ_ＯＵＴの信号Ｓ_ＯＵＴを出力する。なお、リングオシレータ５１の構成については、後に説明する。

図６は、リングオシレータ５０の構成を示す図である。なお、リングオシレータ５１の構成は、リングオシレータ５０と全く同じであり、重複した説明は省く。リングオシレータ５０及び５１は、ＣＭＯＳインバータを構成するＰチャンネル型ＭＯＳＦＥＴ５２ａとＮチャンネル型ＭＯＳＦＥＴ５２ｂの電源を印加する側の端子、即ち、ＦＥＴ５２ａのソースに、電源電圧Ｖｃｃを直接印加する代わりに、Ｐチャンネル型ＭＯＳＦＥＴ５２ｃのドレインを接続する。当該ＦＥＴ５２ｃのソースに電源電圧Ｖｃｃを印加し、ゲートに信号ＶＰを印加する。また、ＦＥＴ５２ｂのソースを接地する代わりに、Ｎチャンネル型ＭＯＳＦＥＴ５２ｄのドレインを接続し、当該ＦＥＴ５２ｄのソースを接地し、ゲートに信号ＶＮを印加する。上記４個のＦＥＴ５２ａ，５２ｂ，５２ｃ，５２ｄで構成される回路を５３ａ〜５３ｄ、５４ａ〜５４ｄ、…と多段に構成する。ＣＭＯＳインバータの出力端子、例えば、ＦＥＴ５２ａ及びＦＥＴ５２ｂのドレインは、１つ後段のＣＭＯＳインバータの入力端子、例えば、ＦＥＴ５３ａ及びＦＥＴ５３ｂのゲートに接続されている。

上記構成のリングオシレータ５０，５１は、入力される信号ＶＰ及び信号ＶＮの電位レベルに応じた周波数Ｆ_ＯＵＴの信号Ｓ_ＯＵＴを出力する。

実施の形態にかかる周波数逓倍回路の構成を示す図である。 入力信号と、当該入力信号の周波数をＮ倍及びＭ倍した出力信号と、これらの信号に基づいて行われる位相のずれの検出タイミングを示す図である。 （ａ）及び（ｂ）は、位相差検出器の具体的な構成を示す図である。 （ａ）及び（ｂ）は、位相差検出器のＶ（主ＰＬＬ）信号入力端子及びＲ（副ＰＬＬ）信号入力端子に入力される信号と、出力されるＰＤＯ信号を示すタイムチャートである。 （ａ）及び（ｂ）は、電圧制御発振器の回路構成を示す図である。 リングオシレータの回路構成を示す図である。 従来の周波数逓倍回路の構成図である。 従来の周波数逓倍回路内において行われていた、入力信号と、当該入力信号の周波数をＮ倍した出力信号と、これらの信号に基づいて行われる位相のずれの検出タイミングを示す図である。

符号の説明

１，５，７ 位相差検出器、２，６，８ ローパスフィルタ、３，９ 電圧制御発振器、４ １／Ｎ分周回路、１０ １／Ｍ分周回路。

Claims (3)

1. 入力信号（Ｓｉｎ)の周波数（Ｆｉｎ)をＮ倍した周波数（Ｆｏｕｔ１)の第１信号（Ｓｏｕｔ１)を出力する周波数逓倍回路であって、
   第１回路（Ｃ１)と、第２回路（Ｃ２)と、第３回路（Ｃ３)と、を含んでおり、
   上記第１回路が、第１位相差検出・ＬＰＦと、第１電圧制御発振器（３）と、１／Ｎ分周回路（４）と、を含んでおり、１のＰＬＬを用いて、上記第１信号を形成して出力する第１周波数逓倍回路であって、
   上記１のＰＬＬが、第１位相差検出・ＬＰＦの第１信号入力端子（Ｒ)に上記入力信号が入力され、第１位相差検出・ＬＰＦと第１電圧制御発振器と１／Ｎ分周回路とが順に接続され、１／Ｎ分周回路が出力する１／Ｎ分周信号の出力端子が、第１位相差検出・ＬＰＦの第２信号入力端子（Ｖ)に接続されることによって形成されており、
   上記第１位相差検出・ＬＰＦが、第１信号入力端子に入力される上記入力信号の信号レベルの立ち上がり、又は、立ち下がりタイミングを基準として、第２信号入力端子に入力される１／Ｎ分周信号の信号レベルの立ち上がり、又は、立ち下がりタイミングを比較し、１／Ｎ分周信号が遅い場合又は速い場合の第１ずれ量を無くすように、第１電圧制御発振器の出力する第１信号の周波数を増減させる信号Ｖ１を出力するものであり、
   上記第１電圧制御発振器が、第１位相差検出・ＬＰＦの出力する信号Ｖ１と、第３回路からの信号Ｖ３と、に応じて定まる周波数の第１信号を出力するものであり、
   上記第２回路が、１のＰＬＬを用いて、上記入力信号の周波数をＭ倍した周波数（Ｆｏｕｔ２)の第２信号（Ｓｏｕｔ２)を形成して出力する第２周波数逓倍回路であり、上記Ｍが、上記Ｎより小さく、かつ、１より大きな上記Ｎの公約数の１つであり、
   上記第３回路が、上記第２信号の信号レベルの立ち上がり、又は、立ち下がりタイミングを基準として、上記第１電圧制御発振器の出力する第１信号の信号レベルの立ち上がり、又は、立ち下がりタイミングを比較し、第１信号が遅い場合又は速い場合の第２ずれ量を無くすように第１信号の周波数を増加又は減少させる信号Ｖ３を、上記第１回路の第１電圧制御発振器に出力するものである、
   ことを特徴とする周波数逓倍回路。
2. 請求項１に記載の周波数逓倍回路であって、
   上記第１電圧制御発振器（３）が、第４回路（３０）と、リングオシレータ（５０）とを含んでおり、
   上記第４回路が、第１、第２Ｐチャンネル型ＭＯＳＦＥＴ（３１、３２）と、第１乃至第３Ｎチャンネル型ＭＯＳＦＥＴ（３３、３４、３５）と、を備えており、
   上記第１、第２Ｐチャンネル型ＭＯＳＦＥＴのソース電極に、電源電圧Ｖｃｃが印加されており、第１、第２Ｐチャンネル型ＭＯＳＦＥＴのゲート電極が互いに接続されており、
   第１Ｐチャンネル型ＭＯＳＦＥＴに関し、ゲート・ドレイン間が、短絡されており、かつ、ドレイン電極が、信号Ｖ１がゲートに入力されている第１Ｎチャンネル型ＭＯＳＦＥＴ（３３）のドレイン電極と、信号Ｖ３がゲートに入力されている第２Ｎチャンネル型ＭＯＳＦＥＴ(３４)のドレイン電極と、に接続されており、
   第２Ｐチャンネル型ＭＯＳＦＥＴに関し、ドレイン電極が、ゲート・ドレイン間が短絡されている第３Ｎチャンネル型ＭＯＳＦＥＴ（３５）のドレイン電極に、接続されており、
   上記第１乃至第３Ｎチャンネル型ＭＯＳＦＥＴの各ソース電極が接地されており、
   上記リングオシレータ（５０）が、上記第１、第２Ｐチャンネル型ＭＯＳＦＥＴのゲート電極に流れる信号ＶＰと、上記第３Ｎチャンネル型ＭＯＳＦＥＴのゲート電極に流れる信号ＶＮと、の電位レベルに応じた周波数（Ｆｏｕｔ）の信号（Ｓｏｕｔ）を出力するものである、
   周波数逓倍回路。
3. 入力信号（Ｓｉｎ)の周波数（Ｆｉｎ)をＮ倍した周波数（Ｆｏｕｔ１)の第１信号（Ｓｏｕｔ１)を出力する周波数逓倍回路であって、
   第１回路（Ｃ１)と、第２回路（Ｃ２)と、第３回路（Ｃ３)と、を含んでおり、
   上記第１回路が、第１位相差検出・ＬＰＦと、第１電圧制御発振器（３）と、１／Ｎ分周回路（４）と、を含んでおり、１のＰＬＬを用いて、上記第１信号を形成して出力する第１周波数逓倍回路であって、
   上記１のＰＬＬが、第１位相差検出・ＬＰＦの第１信号入力端子（Ｒ)に上記入力信号が入力され、第１位相差検出・ＬＰＦと第１電圧制御発振器と１／Ｎ分周回路とが順に接続され、１／Ｎ分周回路が出力する１／Ｎ分周信号の出力端子が、第１位相差検出・ＬＰＦの第２信号入力端子（Ｖ)に接続されることによって形成されており、
   上記第１位相差検出・ＬＰＦが、第１信号入力端子に入力される上記入力信号の信号レベルの立ち上がり、又は、立ち下がりタイミングを基準として、第２信号入力端子に入力される１／Ｎ分周信号の信号レベルの立ち上がり、又は、立ち下がりタイミングを比較し、１／Ｎ分周信号が遅い場合又は速い場合の第１ずれ量を無くすように、第１電圧制御発振器の出力する第１信号の周波数を増減させる信号Ｖ１を出力するものであり、
   上記第１電圧制御発振器が、第１位相差検出・ＬＰＦの出力する信号Ｖ１と、第３回路からの信号Ｖ３と、の合計電圧に比例して定まる周波数の第１信号を出力するものであり、
   上記第２回路が、１のＰＬＬを用いて、上記入力信号の周波数をＭ倍した周波数（Ｆｏｕｔ２)の第２信号（Ｓｏｕｔ２)を形成して出力する第２周波数逓倍回路であり、上記Ｍが、上記Ｎより小さく、かつ、１より大きな上記Ｎの公約数の１つであり、
   上記第３回路が、上記第２信号の信号レベルの立ち上がり、又は、立ち下がりタイミングを基準として、上記第１電圧制御発振器の出力する第１信号の信号レベルの立ち上がり、又は、立ち下がりタイミングを比較し、第１信号が遅い場合又は速い場合の第２ずれ量を無くすように第１信号の周波数を増加又は減少させる信号Ｖ３を、上記第１回路の第１電圧制御発振器に出力するものである、
   ことを特徴とする周波数逓倍回路。

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