JPH11186901A - クロック信号生成回路 - Google Patents

Abstract

(57)【要約】 【課題】 原発振周波数から任意の分数の分周比を有す
るクロック信号を生成することができるクロック信号生
成回路を提供する。 【解決手段】 マスタクロック信号ＩＮはカウント部２
０でカウントされ、カウント値ＣＮＴ１が０〜３の時、
選択信号ＳＥＬが“Ｈ”となる。これにより、マスタク
ロック信号ＩＮは、カウンタ２１及びＯＲ２２によって
１／４に分周される。一方、カウント値ＣＮＴ１が４〜
９の時、選択信号ＳＥＬが“Ｌ”となり、マスタクロッ
ク信号ＩＮは、カウンタ２４、ＡＮＤ２５及びＯＲ２６
によって１／３に分周される。マスタクロック信号ＩＮ
の１０個のパルスに対して、ＯＲ２７から３個のパルス
が出力され、任意の分数（例えば、３／１０）に分周さ
れたクロック信号ＣＬＫが得られる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、原発振周波数を分
周してクロック信号を生成する場合に、分周比を任意の
分数とすることのできるクロック信号生成回路に関する
ものである。

【０００２】

【従来の技術】従来のクロック信号生成回路は、例え
ば、多段に縦続接続されたフリップフロップ（以下、
「ＦＦ」という）で構成されるカウンタを用いて、その
カウンタによって原発振周波数のマスタクロック信号を
カウントし、カウント数が所定の数に達する毎にそのカ
ウンタを０にリセットする構成になっていた。そして、
カウント数が所定の数に達する毎にパルスを出力するこ
とによって、所望の周波数のクロック信号を得るように
なっていた。

【０００３】

【発明が解決しようとする課題】しかしながら、従来の
クロック信号生成回路では、次のような課題があった。
即ち、ＦＦによるカウント数は整数であり、分周比は整
数に限定されていた。しかし、実際にクロック信号生成
回路を使用する装置では、その装置内の各部の動作に各
種の周波数のクロック信号が必要となり、基準となるマ
スタクロック信号の周波数と、所望の周波数との比が整
数比にならない場合が多い。このため、マスタクロック
信号とは別に，所望の周波数を得るための発振器を設け
る必要が生じ、コストが増加するという課題があった。
更に、発振器を別に設けた場合、２つの発振器の出力信
号が独立しているため、マスタクロック信号との位相外
れ等によって誤動作が生じるという課題もあった。本発
明は、前記従来技術が持っていた課題を解決し、原発振
周波数から任意の分数の分周比を有するクロック信号を
生成することができるクロック信号生成回路を提供する
ものである。

【０００４】

【課題を解決するための手段】前記課題を解決するた
め、本発明の内の第１の発明は、一定周波数のパルスを
有する入力信号をＸ／（Ｘ×Ｙ＋Ｚ）（但し、Ｘ，Ｙ，
Ｚは、Ｘ＞Ｚの関係を有する１以上の整数）に分周して
クロック信号を生成するクロック信号生成回路におい
て、前記入力信号のパルスをＸ×Ｙ＋Ｚ個のパルスを周
期としてカウントし、その周期の前半または後半のＹ×
Ｚ＋Ｚ個のパルスのカウント中は第１の選択信号を出力
し、該周期の残りのパルスのカウント中は第２の選択信
号を出力するカウント手段と、前記第１の選択信号が与
えられているときには前記入力信号を１／（Ｙ＋１）に
分周し、前記第２の選択信号が与えられているときには
該入力信号を１／Ｙに分周して前記クロック信号を生成
する分周手段とを備えている。第２の発明は、一定周波
数のパルスを有する入力信号をＸ／（Ｘ×Ｙ＋Ｚ）（但
し、Ｘ，Ｙ，Ｚは、Ｘ＞Ｚの関係を有する１以上の整
数）に分周してクロック信号を生成するクロック信号生
成回路において、前記入力信号のパルスの立上がり時点
及び立下がり時点でパルスを発生することにより、該入
力信号の周波数を２倍に逓倍して倍周波信号を生成する
逓倍手段と、前記倍周波信号のパルスを２（Ｘ×Ｙ＋
Ｚ）個のパルスを周期としてカウントし、その周期の前
半または後半の所定の個数のパルスのカウント中は第１
の選択信号を出力し、該周期における他のパルスのカウ
ント中は第２の選択信号を出力するカウント手段と、前
記第１の選択信号が与えられているときには前記倍周波
信号を１／２Ｙに分周し、前記第２の選択信号が与えら
れているときには該倍周波信号を１／（２Ｙ＋１）に分
周して前記クロック信号を生成する分周手段とを備えて
いる。

【０００５】第１の発明によれば、以上のようにクロッ
ク信号生成回路を構成したので、次のような作用が行わ
れる。入力信号のパルスは、カウント手段によってＸ×
Ｙ＋Ｚ個のパルスを周期としてカウントされ、例えば、
その前半のＹ×Ｚ＋Ｚ個のパルスのカウント中には、カ
ウント手段から分周手段に対して第１の選択信号が出力
される。これにより、入力信号は分周手段で１／（Ｙ＋
１）に分周されてクロック信号として出力される。更
に、後半の残りのパルスのカウント中には、カウント手
段から分周手段に対して第２の選択信号が出力される。
これにより、入力信号は分周手段で１／Ｙに分周されて
クロック信号として出力される。

【０００６】第２の発明によれば、次のような作用が行
われる。入力信号のパルスは、逓倍手段によって２倍の
周波数に逓倍されて倍周波信号が生成される。倍周波信
号のパルスは、カウント手段によって２（Ｘ×Ｙ＋Ｚ）
個のパルスを周期としてカウントされ、その前半の所定
の個数のパルスのカウント中には、カウント手段から分
周手段に対して第１の選択信号が出力される。これによ
り、倍周波信号は分周手段で１／２Ｙに分周されてクロ
ック信号として出力される。更に、後半の残りのパルス
のカウント中には、カウント手段から分周手段に対して
第２の選択信号が出力される。これにより、倍周波信号
は分周手段で１／（２Ｙ＋１）に分周されてクロック信
号として出力される。

【０００７】

【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態を示すクロック信号生
成回路の回路図である。このクロック信号生成回路は、
分周比３／１０を有するクロック信号生成回路の一例で
あり、分周の対象となる原発振周波数を有するマスタク
ロック信号ＩＮを周期Ｘ×Ｙ＋Ｚ（例えば、Ｘ＝３，Ｙ
＝３，Ｚ＝１）でカウントするカウント手段（例えば、
カウント部）１０を備えている。カウント部１０は、４
桁の２進カウンタ１１を有しており、このカウンタ１１
のクロック端子Ｃにマスタクロック信号ＩＮが与えられ
るようになっている。カウンタ１１は、クロック端子Ｃ
に与えられるマスタクロック信号ＩＮの立ち下がりのタ
イミングで、カウント値ＣＮＴ１を１ずつ増加させて出
力端子Ｑ１，Ｑ２，Ｑ３，Ｑ４に２進数を出力するもの
である。またカウンタ１１は、リセット端子Ｒにリセッ
ト信号が与えられたときに、そのカウント値ＣＮＴ１を
０にリセットする機能を有している。カウンタ１１の出
力端子Ｑ１〜Ｑ４は、デコーダ１２の入力端子Ａ，Ｂ，
Ｃ，Ｄに接続されている。デコーダ１２は、１６個の出
力端子Ｙ０，Ｙ１，…，Ｙ１５を有しており、入力端子
Ａ〜Ｄに与えられた２進数に対応する出力端子Ｙｉ（但
し、ｉ＝０〜１５）にレベル“Ｈ”の信号を、その他の
出力端子Ｙｉにレベル“Ｌ”の信号を出力するものであ
る。

【０００８】デコーダ１２の出力端子Ｙ１０は、カウン
タ１１のリセット端子Ｒに接続されており、このカウン
タ１１によって０から９まで繰り返してカウントされる
ようになっている。そして、カウント値ＣＮＴ１の０か
らＹ×Ｚ＋Ｚ−１（＝３）までに対応するデコーダ１２
の出力端子Ｙ０〜Ｙ３は、４入力の論理和ゲート（以
下、「ＯＲ」という）１３の入力端子に接続され、カウ
ンタ１１のカウント値ＣＮＴ１が０〜３の期間、ＯＲ１
３の選択信号ＳＥＬが“Ｈ”となって出力されるように
なっている。また、カウント値ＣＮＴ１が４〜９の期間
中、ＯＲ１３から選択信号ＳＥＬが“Ｌ”となって出力
されるようになっている。このクロック信号生成回路
は、分周手段（例えば、分周部）２０を有している。分
周部２０は、３桁の２進カウンタ２１を有しており、こ
のカウンタ２１のクロック端子Ｃにマスタクロック信号
ＩＮが与えられるようになっている。カウンタ２１は、
クロック端子Ｃに与えられるマスタクロック信号ＩＮの
立ち下がりのタイミングで、カウント値ＣＮＴ２を１ず
つ増加させて出力端子Ｑ１，Ｑ２，Ｑ３に２進数を出力
するものである。また、カウンタ２１は、リセット端子
Ｒにリセット信号が与えられたときに、そのカウント値
ＣＮＴ２を０にリセットする機能を有している。

【０００９】カウンタ２１の出力端子Ｑ３は、２入力の
ＯＲ２２の一方の入力側に接続されている。ＯＲ２２の
他方の入力側には、ＯＲ１３からの選択信号ＳＥＬがイ
ンバータ２３を介して与えられるようになっており、こ
のＯＲ２２の出力側が、カウンタ２１のリセット端子Ｒ
に接続されている。そして、選択信号ＳＥＬ１が“Ｈ”
の時に、カウンタ２１によってマスタクロック信号ＩＮ
が１／（Ｙ＋１）（＝１／４）に分周され、このカウン
タ２１の出力端子Ｑ２から第１の分周信号Ｓ２１が出力
されるようになっている。更に、分周部２０は、２桁の
２進カウンタ２４を有しており、このカウンタ２４のク
ロック端子Ｃにマスタクロック信号ＩＮが与えられるよ
うになっている。カウンタ２４は、カウンタ２１と同様
にクロック端子Ｃに与えられるマスタクロック信号ＩＮ
の立ち下がりのタイミングで、カウント値ＣＮＴ３を１
ずつ増加させて出力端子Ｑ１，Ｑ２に２進数を出力し、
リセット端子Ｒにリセット信号が与えられたときにカウ
ント値ＣＮＴ３を０にリセットする機能を有している。

【００１０】カウンタ２４の出力端子Ｑ１，Ｑ２は、２
入力の論理積ゲート（以下、「ＡＮＤ」という）２５の
入力側に接続されている。ＡＮＤ２５の出力側は、２入
力のＯＲ２６の一方の入力側に接続されており、このＯ
Ｒ２６の他方の入力側には、ＯＲ１３からの選択信号Ｓ
ＥＬが与えられるようになっている。ＯＲ２６の出力側
は、カウンタ２４のリセット端子Ｒに接続されている。
そして、選択信号ＳＥＬが“Ｌ”の時に、カウンタ２４
によってマスタクロック信号ＩＮが１／Ｙ（＝１／３）
に分周され、このカウンタ２４の出力端子Ｑ２から第２
の分周信号Ｓ２４が出力されるようになっている。カウ
ンタ２１，２４の各出力端子Ｑ２は、２入力のＯＲ２７
の入力側に接続され、このＯＲ２７の出力側から、所望
の分周比を有するクロック信号ＣＬＫが出力される。

【００１１】図２は、図１のクロック信号生成回路の動
作を示すタイムチャートである。以下、この図２を参照
しつつ、図１の動作を説明する。図２の時刻ｔ０におけ
るマスタクロック信号ＩＮの立ち下がりによって、カウ
ンタ１１のカウント値ＣＮＴ１が１０になると、デコー
ダ１２の出力端子Ｙ１０の信号が“Ｈ”になり、このカ
ウンタ１１はリセットされて、カウント値ＣＮＴ１が直
ちに０になる。これにより、デコーダ１２の出力端子Ｙ
０の信号が“Ｈ”となり、ＯＲ１３から出力される選択
信号ＳＥＬは“Ｈ”となる。この結果、カウンタ２１は
動作可能状態になり、カウンタ２４はリセット状態にな
る。時刻ｔ１におけるマスタクロック信号ＩＮの立ち下
がりによって、カウンタ１１，２１のカウント値ＣＮＴ
１，ＣＮＴ２は、それぞれ１になる。

【００１２】時刻ｔ２におけるマスタクロック信号ＩＮ
の立ち下がりによって、カウンタ１１，２１のカウント
値ＣＮＴ１，ＣＮＴ２が２になる。これにより、カウン
タ２１の出力端子Ｑ２から出力される分周信号Ｓ２１は
“Ｈ”に変化する。時刻ｔ４におけるマスタクロック信
号ＩＮの立ち下がりによって、カウンタ１１，２１のカ
ウント値ＣＮＴ１，ＣＮＴ２は４になる。カウンタ１１
のカウント値ＣＮＴ１が４になると、デコーダ１２の出
力端子Ｙ４が“Ｈ”、その他の出力端子Ｙｉはすべて
“Ｌ”となるので、ＯＲ１３から出力される選択信号Ｓ
ＥＬは“Ｌ”となり、カウンタ２１はリセット状態とな
って、カウント値ＣＮＴ２は直ちに０に変化する。これ
により、分周信号Ｓ２１は“Ｌ”に変化する。一方、カ
ウンタ２４は動作可能状態となる。

【００１３】時刻ｔ５におけるマスタクロック信号ＩＮ
の立ち下がりによって、カウンタ１１のカウント値ＣＮ
Ｔ１は５になり、カウンタ２４のカウント値ＣＮＴ３は
１になる。時刻ｔ６におけるマスタクロック信号ＩＮの
立ち下がりによって、カウンタ１１のカウント値ＣＮＴ
１は６になり、カウンタ２４のカウント値ＣＮＴ３は２
になる。これによって、カウンタ２４の出力端子Ｑ２か
ら出力される分周信号Ｓ２４は“Ｈ”に変化する。時刻
ｔ７におけるマスタクロック信号ＩＮの立ち下がりによ
って、カウンタ１１のカウント値ＣＮＴ１は７になり、
カウンタ２３のカウント値ＣＮＴ３は３になる。これに
よって、ＡＮＤ２５の出力信号Ｓ２５は“Ｈ”となり、
この出力信号Ｓ２５がＯＲ２６を介してカウンタ２４の
リセット端子Ｒに与えられ、このカウンタ２４のカウン
ト値ＣＮＴ３は直ちに０に戻り、分周信号Ｓ２４は
“Ｌ”に変化する。

【００１４】時刻ｔ８におけるマスタクロック信号ＩＮ
の立ち下がりによって、カウンタ１１のカウント値ＣＮ
Ｔ１は８になり、カウンタ２４のカウント値ＣＮＴ３は
１になる。時刻ｔ９におけるマスタクロック信号ＩＮの
立ち下がりによって、カウンタ１１のカウント値ＣＮＴ
１は９になり、カウンタ２４のカウント値ＣＮＴ３は２
になる。これによって、カウンタ２４の出力端子Ｑ２か
ら出力される分周信号Ｓ２４は“Ｈ”に変化する。時刻
ｔ１０におけるマスタクロック信号ＩＮの立ち下がりに
よって、カウンタ１１のカウント値ＣＮＴ１が１０にな
ると、前記時刻ｔ０における状態に戻り、時刻ｔ０〜ｔ
９と同様の動作が繰り返される。一方、カウンタ２１，
２４から出力される分周信号Ｓ２１，Ｓ２４は、ＯＲ２
７で論理和がとられ、図２に示すようなクロック信号Ｃ
ＬＫが生成される。

【００１５】以上のように、この第１の実施形態のクロ
ック信号生成回路は、時刻ｔ０〜ｔ９を周期として、２
つの異なる分周比１／４，１／３を有するカウンタ２
１，２４によって、マスタクロック信号ＩＮに対する分
周動作を行い、この周期の間に３個のパルスからなるク
ロック信号ＣＬＫが生成されるようになっている。従っ
て、任意の分数（例えば、３／１０）を分周比とするク
ロック信号ＣＬＫを生成することができるという利点が
ある。

【００１６】第２の実施形態 図３は、本発明の第２の実施形態を示すクロック信号生
成回路の回路図である。このクロック信号生成回路は、
第１の実施形態と同様に、分周比３／１０を有するクロ
ック信号生成回路であり、分周の対象となる原発振周波
数を２倍に逓倍して倍周波信号ＤＦを生成するための逓
倍手段（例えば、逓倍部）３０を有している。逓倍部３
０は、２つの単安定マルチバイブレータ（以下、「モノ
マルチ」という）３１，３２を有しており、モノマルチ
３１の入力側にはマスタクロック信号ＩＮが、モノマル
チ３２の入力側にはインバータ３３を介してマスタクロ
ック信号ＩＮが与えられるようになっている。モノマル
チ３１，３２は、入力側に与えられた信号の立ち上がり
時点で、１つのパルス信号を出力するものである。モノ
マルチ３１，３２の出力側には、２入力のＯＲ３４が接
続されており、このＯＲ３４の出力側にマスタクロック
信号ＩＮの２倍の周波数を有する倍周波信号ＤＦが出力
されるようになっている。

【００１７】逓倍部３０の出力側には、倍周波信号ＤＦ
を周期２（Ｘ×Ｙ＋Ｚ）（例えば、Ｘ＝３，Ｙ＝３，Ｚ
＝１）でカウントするカウント手段（例えば、カウント
部）４０が接続されている。カウント部４０は、５桁の
２進カウンタ４１を有しており、このカウンタ４１のク
ロック端子Ｃに倍周波信号ＤＦが与えられるようになっ
ている。カウンタ４１は、クロック端子Ｃに与えられる
倍周波信号ＤＦの立ち下がりのタイミングで、カウント
値ＣＮＴ１を１ずつ増加させて出力端子Ｑ１，Ｑ２，Ｑ
３，Ｑ４，Ｑ５に２進数を出力するものである。また、
カウンタ４１はリセット端子Ｒにリセット信号が与えら
れたときに、カウント値ＣＮＴ１を０にリセットする機
能を有している。カウンタ４１の出力端子Ｑ２，Ｑ３
は、２入力のＡＮＤ４２の入力側に接続されており、こ
のＡＮＤ４２の出力側が、セット・リセット型のＦＦ４
３のセット端子Ｓに接続されている。また、カウンタ４
１の出力端子Ｑ３，Ｑ５は、２入力のＡＮＤ４４の入力
側に接続されており、このＡＮＤ４４の出力側が、ＦＦ
４３及びカウンタ４１のリセット端子Ｒに接続されてい
る。そして、ＦＦ４３の出力端子Ｑから選択信号ＳＥＬ
が出力されるようになっている。

【００１８】このように、カウント部４０は、カウント
値ＣＮＴ１が０〜５の時に選択信号ＳＥＬを“Ｌ”にし
て出力し、カウント値ＣＮＴ１が６〜１９の時に選択信
号ＳＥＬを“Ｈ”にして出力する機能を有している。更
に、このクロック信号生成回路は、分周手段（例えば、
分周部）５０を有している。分周部５０は、３桁の２進
カウンタ５１を有しており、このカウンタ５１のクロッ
ク端子Ｃに倍周波信号ＤＦが与えられるようになってい
る。カウンタ５１は、クロック端子Ｃに与えられる倍周
波信号ＤＦの立ち下がりのタイミングで、カウント値Ｃ
ＮＴ２を１ずつ増加させて出力端子Ｑ１，Ｑ２，Ｑ３に
２進数を出力するものである。また、カウンタ５１はリ
セット端子Ｒにリセット信号が与えられたときに、カウ
ント値ＣＮＴ２を０にリセットする機能を有している。
カウンタ５１のリセット端子Ｒには、ＦＦ４３からの選
択信号ＳＥＬが与えられ、カウンタ５１によって倍周波
信号ＤＦが１／２Ｙ（＝１／６）に分周されて、その出
力端子Ｑ３から第１の分周信号Ｓ５１が出力されるよう
になっている。

【００１９】分周部５０は、３桁の２進カウンタ５２を
有しており、このカウンタ５２のクロック端子Ｃに倍周
波信号ＤＦが与えられるようになっている。カウンタ５
２は、カウンタ５１と同様にクロック端子Ｃに与えられ
る倍周波信号ＤＦの立ち下がりのタイミングで、カウン
ト値ＣＮＴ３を１ずつ増加させて出力端子Ｑ１，Ｑ２，
Ｑ３に２進数を出力するものである。また、カウンタ５
２はリセット端子Ｒにリセット信号が与えられたときに
カウント値ＣＮＴ３を０にリセットする機能を有してい
る。カウンタ５２の出力端子Ｑ１〜Ｑ３は、３入力のＡ
ＮＤ５３の入力側に接続されている。ＡＮＤ５３の出力
側は、２入力のＯＲ５４の一方の入力側に接続されてお
り、このＯＲ５４の他方の入力側には、ＦＦ４３からの
選択信号ＳＥＬがインバータ５５を介して与えられるよ
うになっている。

【００２０】ＯＲ５４の出力側は、カウンタ５２のリセ
ット端子Ｒに接続されており、選択信号ＳＥＬが“Ｈ”
の時に、カウンタ５２によって倍周波信号ＤＦが１／
（２Ｙ＋１）（＝１／７）に分周されて、このカウンタ
５２の出力端子Ｑ３から第２の分周信号Ｓ５２が出力さ
れるようになっている。カウンタ５１，５２の各出力端
子Ｑ３は、２入力のＯＲ５６の入力側に接続され、この
ＯＲ５６の出力側から、所望の分周比を有するクロック
信号ＣＬＫが出力される。

【００２１】図４は、図３のクロック信号生成回路の動
作を示すタイムチャートである。以下、この図４を参照
しつつ、図３の動作を説明する。マスタクロック信号Ｉ
Ｎの立ち上がり及び立ち下がり時点で、それぞれモノマ
ルチ３１，３２からパルスが出力さる。これらのパルス
はＯＲ３４で合成され、図４に示すような倍周波信号Ｄ
Ｆが生成される。時刻Ｔ０における倍周波信号ＤＦの立
ち下がりによって、カウンタ４１のカウント値ＣＮＴ１
が２０になると、このカウンタ４１の出力端子Ｑ３，Ｑ
５の信号は“Ｈ”になり、ＡＮＤ４４の出力信号が
“Ｈ”となる。これによって、カウンタ４１はリセット
され、カウント値ＣＮＴ１は直ちに０になる。同時に、
ＦＦ４３もリセットされ、このＦＦ４３から出力される
選択信号ＳＥＬは“Ｌ”となる。この結果、カウンタ５
１は動作可能状態になり、カウンタ５２はリセット状態
になる。

【００２２】時刻Ｔ１，Ｔ２，Ｔ３における倍周波信号
ＤＦの立ち下がりによって、カウンタ４１，５１のカウ
ント値ＣＮＴ１，ＣＮＴ２は、それぞれ１ずつカウント
アップする。時刻Ｔ４における倍周波信号ＤＦの立ち下
がりによって、カウンタ４１，５１のカウント値ＣＮＴ
１，ＣＮＴ２が４になると、カウンタ５１の出力端子Ｑ
３から出力される分周信号Ｓ５１は“Ｈ”に変化する。
時刻Ｔ６における倍周波信号ＤＦの立ち下がりによっ
て、カウンタ４１，５１のカウント値ＣＮＴ１，ＣＮＴ
２は、ともに６になる。カウンタ４１のカウント値ＣＮ
Ｔ１が６になると、その出力端子Ｑ２，Ｑ３の信号は
“Ｈ”となり、ＡＮＤ４２の出力信号が“Ｈ”となる。
これによって、ＦＦ４３はセットされ、このＦＦ４３か
ら出力される選択信号ＳＥＬは“Ｈ”となる。この結
果、カウンタ５１はリセット状態になり、分周信号Ｓ５
１は“Ｌ”に変化する。一方、カウンタ５２は動作可能
状態になる。

【００２３】時刻Ｔ７，Ｔ８，Ｔ９における倍周波信号
ＤＦの立ち下がりによって、カウンタ４１のカウント値
ＣＮＴ１、及びカウンタ５２のカウント値ＣＮＴ３は、
１ずつカウントアップする。時刻Ｔ１０における倍周波
信号ＤＦの立ち下がりによって、カウンタ４１のカウン
ト値ＣＮＴ１は１０になり、カウンタ５２のカウント値
ＣＮＴ３は４になる。これによって、カウンタ５２の出
力端子Ｑ３から出力される分周信号Ｓ５２は“Ｈ”に変
化する。時刻Ｔ１３における倍周波信号ＤＦの立ち下が
りによって、カウンタ５２のカウント値ＣＮＴ３が７に
なると、ＡＮＤ５３の出力信号Ｓ５３は“Ｈ”となり、
この出力信号Ｓ５３がＯＲ５４を介してカウンタ５２の
リセット端子Ｒに与えられる。これによって、カウンタ
５２のカウント値ＣＮＴ３は直ちに０に戻り、分周信号
Ｓ５２は“Ｌ”に変化する。

【００２４】時刻Ｔ１７における倍周波信号ＤＦの立ち
下がりによって、カウンタ５２のカウント値ＣＮＴ３が
４になると、このカウンタ５２の出力端子Ｑ３から出力
される分周信号Ｓ５３は再び“Ｈ”に変化する。時刻Ｔ
２０における倍周波信号ＤＦの立ち下がりによって、カ
ウンタ４１のカウント値ＣＮＴ１が２０になると、前記
時刻Ｔ０における状態に戻り、時刻Ｔ０〜Ｔ１９と同様
の動作が繰り返される。一方、カウンタ５１，５２から
出力される分周信号Ｓ５１，Ｓ５２は、ＯＲ５６で論理
和がとられ、図４に示すようなクロック信号ＣＬＫが生
成される。

【００２５】以上のように、この第２の実施形態のクロ
ック信号生成回路は、逓倍部３０によってマスタクロッ
ク信号ＩＮから、その２倍の周波数の倍周波信号ＤＦを
生成し、この倍周波信号ＤＦの２０個のパルスを周期と
して、２つの異なる分周比１／６，１／７を有するカウ
ンタ５１，５２によって、倍周波信号ＤＦ対する分周動
作を行っている。そして、この周期の間に、分周比１／
６によって１個、分周比１／７によって２個、合計３個
のパルスからなるクロック信号ＣＬＫが生成されるよう
になっている。このように、任意の分数（例えば、３／
１０）を分周比としてクロック信号ＣＬＫを生成するこ
とができるという利点がある。更に、第１の実施形態で
は２つのカウンタ２１，２４の分周比が、それぞれ１／
４，１／３であったが、この第２の実施形態では２つカ
ウンタ５１，５２の分周比は、それぞれ１／６，１／７
となっている。このように、２つの分周比の差が小さく
なるので、生成されたクロック信号ＣＬＫの位相ジッタ
を小さくすることができるという利点がある。

【００２６】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｅ）のようなものがある。 （ａ） 図１では、クロック信号生成回路の構成及び動
作をより具体的に説明するために、分周比３／１０のク
ロック信号生成回路を示しているが、分周比は任意の分
数とすることができる。その場合、所望の分周比（例え
ば、３／１０）に対する定数Ｘ，Ｙ，Ｚの値は、次のよ
うに算出すれば良い。まず、所望の分周比３／１０の分
子の数を定数Ｘとして、Ｘ＝３とする。次に、分周比３
／１０の逆数をとり、１０／３＝３．３を得て、その求
めた数値３．３の端数を切り捨てて、Ｙ＝３とする。更
に、分周比３／１０の分母の１０（＝Ｘ×Ｙ＋Ｚ）に、
Ｘ＝３，Ｙ＝３を代入して、Ｚ＝１を算出する。 （ｂ） 図１のクロック信号生成回路では、カウンタ１
１のカウント値ＣＮＴ１が前半の０〜３の時にカウンタ
２１を動作状態にし、カウント値ＣＮＴ１が後半の４〜
９の時にカウンタ２３を動作状態にしているが、逆に、
カウント値ＣＮＴ１が後半の６〜９の時にカウンタ２１
を動作状態にし、カウント値ＣＮＴ１が前半の０〜５の
時にカウンタ２３を動作状態にするように制御しても良
い。

【００２７】（ｃ） カウント部１０の構成は、図１の
構成に限定されず、どのような構成を用いても同様に適
用可能である。例えば、図３と同様に、セット・リセッ
ト型のＦＦを用いて、カウンタ１１のカウント値ＣＮＴ
１が４になったときにこのＦＦをセットし、カウント値
ＣＮＴ１が１０になったときにＦＦをリセットすること
によって、このＦＦの出力側から選択信号ＳＥＬを出力
するようにしても良い。 （ｄ） 分周部２０，５０の構成は、図１または図３の
構成に限定されず、どのような構成を用いても同様に適
用可能である。例えば、図１のカウンタ２１，２３で
は、それぞれ最上位桁の出力端子Ｑ２の信号を分周信号
Ｓ２１，Ｓ２３として出力しているが、ＯＲ等のゲート
回路を付加してほぼ５０％のデューティ比を有する分周
信号Ｓ２１，Ｓ２３を出力するようにしても良い。これ
により、ほぼ５０％のデューティ比を有するクロック信
号ＣＬＫを得ることが可能になる。 （ｅ） 逓倍部３０の構成は、図３の構成に限定され
ず、マスタクロック信号ＩＮの２倍の周波数の倍周波信
号ＤＦを生成することができるものであれば、どのよう
な回路構成でも適用可能である。

【００２８】

【発明の効果】以上詳細に説明したように、第１の発明
によれば、一定周期の前半と後半とで第１及び第２の選
択信号を切り替えて出力するカウント手段と、該第１及
び第２の選択信号によって分周比を切り替えて入力信号
を分周する分周手段とを有している。これにより、カウ
ント手段のカウント数と分周手段の２つの分周比を適切
に設定することにより、任意の分周比を有するクロック
信号を生成することができる。第２の発明によれば、入
力信号の周波数の２倍の周波数の倍周波信号を生成する
逓倍手段と、その倍周波信号を任意の分周比で分周する
ための第１の発明と同様のカウント手段と分周手段とを
有している。これにより、分周手段における２つの分周
比の差を小さくすることが可能になり、位相ジッタの小
さいクロック信号を生成することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示すクロック信号生
成回路の回路図である。

【図２】図１のクロック信号生成回路の動作を示すタイ
ムチャートである。

【図３】本発明の第２の実施形態を示すクロック信号生
成回路の回路図である。

【図４】図３のクロック信号生成回路の動作を示すタイ
ムチャートである。

【符号の説明】

１０，４０ カウント
部 ２０，５０ 分周部 ３０ 逓倍部

Claims (2)

【特許請求の範囲】
1. 【請求項１】 一定周波数のパルスを有する入力信号を
   Ｘ／（Ｘ×Ｙ＋Ｚ）（但し、Ｘ，Ｙ，Ｚは、Ｘ＞Ｚの関
   係を有する１以上の整数）に分周してクロック信号を生
   成するクロック信号生成回路であって、 前記入力信号のパルスをＸ×Ｙ＋Ｚ個のパルスを周期と
   してカウントし、その周期の前半または後半のＹ×Ｚ＋
   Ｚ個のパルスのカウント中は第１の選択信号を出力し、
   該周期の残りのパルスのカウント中は第２の選択信号を
   出力するカウント手段と、 前記第１の選択信号が与えられているときには前記入力
   信号を１／（Ｙ＋１）に分周し、前記第２の選択信号が
   与えられているときには該入力信号を１／Ｙに分周して
   前記クロック信号を生成する分周手段とを、 備えたことを特徴とするクロック信号生成回路。
2. 【請求項２】 一定周波数のパルスを有する入力信号を
   Ｘ／（Ｘ×Ｙ＋Ｚ）（但し、Ｘ，Ｙ，Ｚは、Ｘ＞Ｚの関
   係を有する１以上の整数）に分周してクロック信号を生
   成するクロック信号生成回路であって、 前記入力信号のパルスの立上がり時点及び立下がり時点
   でパルスを発生することにより、該入力信号の周波数を
   ２倍に逓倍して倍周波信号を生成する逓倍手段と、 前記倍周波信号のパルスを２（Ｘ×Ｙ＋Ｚ）個のパルス
   を周期としてカウントし、その周期の前半または後半の
   所定の個数のパルスのカウント中は第１の選択信号を出
   力し、該周期における他のパルスのカウント中は第２の
   選択信号を出力するカウント手段と、 前記第１の選択信号が与えられているときには前記倍周
   波信号を１／２Ｙに分周し、前記第２の選択信号が与え
   られているときには該倍周波信号を１／（２Ｙ＋１）に
   分周して前記クロック信号を生成する分周手段とを、 備えたことを特徴とするクロック信号生成回路。