JP2019148995A - 半導体集積回路の設計装置及び設計方法 - Google Patents
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Abstract
Description
[設計装置の構成]
図1は、本実施形態に関する半導体集積回路の設計装置の構成を説明するためのブロック図である。図1に示すように、本設計装置1は、コンピュータシステムにより構成されており、プロセッサ(CPU)10と、メモリ11と、ストレージ12と、入力装置13と、表示装置14と、インターフェース15と、を有する構成である。
[設計装置の動作]
図2は、本設計装置1の処理を説明するためのフローチャートである。本実施形態は、LSI等の半導体集積回路の自動設計において、消費電力削減のためのクロックゲーティング回路(CG回路)の設定(挿入)処理に関する。
[変形例]
図5及び図6は、本実施形態の変形例を説明するための図である。図5は、本変形例の設計対象の論理回路データの一例を示す図である。図6は、本変形例の設計結果の一例を示す図である。
13…入力装置、14…表示装置、15…インターフェース、
30…クロック生成回路、31…論理回路ブロック、
32,39,39A,39B…フリップフロップ(F/F)、
33,34…クロックバッファ、35,40…クロックゲーティング回路(CG回路)、
36…イネーブルの論理組み合わせ。
Claims (14)
- クロック信号により動作する論理回路に対して、当該クロック信号の供給を制御するクロックゲーティング回路を設定する機能を有し、コンピュータシステムにより構成される半導体集積回路の設計装置であって、
クロックゲーティング回路に対して、イネーブル信号を出力するイネーブルの論理組み合わせを検出する検出手段と、
前記論理組み合わせの各論理要素の遅延時間を算出する算出手段と、
前記遅延時間に基づいて、前記論理組み合わせを前記各論理要素に分割する分割手段と、
分割された前記各論理要素のそれぞれに合わせて、クロックゲーティング回路を設定する設定手段と、
を具備する半導体集積回路の設計装置。 - 前記検出手段は、
前記論理組み合わせから出力される前記イネーブル信号を抽出し、
前記論理組み合わせの各論理要素として、それぞれの出力が前記イネーブル信号を出力するアンドゲートの各入力となる構成の前記論理組み合わせを検出する、請求項1に記載の半導体集積回路の設計装置。 - 前記検出手段は、
前記論理組み合わせから出力される前記イネーブル信号を抽出し、
前記論理組み合わせの各論理要素として、それぞれの入力が同一であり、それぞれの出力が前記イネーブル信号を出力するアンドゲートの各入力となる構成の前記論理組み合わせを検出する、請求項1に記載の半導体集積回路の設計装置。 - 前記分割手段は、
前記遅延時間に基づいて、前記論理組み合わせから、相対的に遅延の大きさに従って前記各論理要素に分割する、請求項1から3のいずれか1項に記載の半導体集積回路の設計装置。 - 前記論理回路において、前記クロック信号を生成する手段が階層的に最上位側である場合に、
前記設定手段は、
分割された前記各論理要素の中で、前記遅延時間に基づいて相対的に遅延の小さい論理要素からのイネーブル信号を入力とするクロックゲーティング回路を、前記論理回路の上位側に設定する請求項1から4のいずれか1項に記載の半導体集積回路の設計装置。 - 前記論理回路はクロック信号の入出力を行うクロックバッファを含み、
前記設定手段は、
分割された前記各論理要素の中で、前記遅延時間に基づいて相対的に遅延の小さい論理要素からのイネーブル信号を入力とするクロックゲーティング回路を、前記クロックバッファの上流側に設定する、請求項1から4のいずれか1項に記載の半導体集積回路の設計装置。 - 前記設定手段は、
分割された前記各論理要素の中で、前記遅延時間に基づいて相対的に遅延の大きい論理要素からのイネーブル信号を入力とするクロックゲーティング回路を、前記クロックバッファの下流側に設定する、請求項6に記載の半導体集積回路の設計装置。 - クロック信号により動作する論理回路に対して、当該クロック信号の供給を制御するクロックゲーティング回路を設定する機能を有し、コンピュータシステムにより実現される半導体集積回路の設計方法であって、
クロックゲーティング回路に対して、イネーブル信号を出力するイネーブルの論理組み合わせを検出する処理と、
前記論理組み合わせの各論理要素の遅延時間を算出する処理と、
前記遅延時間に基づいて、前記論理組み合わせを前記各論理要素に分割する処理と、
分割された前記各論理要素のそれぞれに合わせて、クロックゲーティング回路を設定する処理と、
を実行する半導体集積回路の設計方法。 - 前記検出する処理は、
前記論理組み合わせから出力される前記イネーブル信号を抽出し、
前記論理組み合わせの各論理要素として、それぞれの出力が前記イネーブル信号を出力するアンドゲートの各入力となる構成の前記論理組み合わせを検出する、請求項8に記載の半導体集積回路の設計方法。 - 前記検出する処理は、
前記論理組み合わせから出力される前記イネーブル信号を抽出し、
前記論理組み合わせの各論理要素として、それぞれの入力が同一であり、それぞれの出力が前記イネーブル信号を出力するアンドゲートの各入力となる構成の前記論理組み合わせを検出する、請求項8に記載の半導体集積回路の設計方法。 - 前記分割する処理は、
前記遅延時間に基づいて、前記論理組み合わせから、相対的に遅延の大きさに従って前記各論理要素に分割する、請求項8から10のいずれか1項に記載の半導体集積回路の設計方法。 - 前記論理回路において、前記クロック信号を生成する手段が階層的に最上位側である場合に、
前記設定する処理は、
分割された前記各論理要素の中で、前記遅延時間に基づいて相対的に遅延の小さい論理要素からのイネーブル信号を入力とするクロックゲーティング回路を、前記論理回路の上位側に設定する請求項8から11のいずれか1項に記載の半導体集積回路の設計方法。 - 前記論理回路はクロック信号の入出力を行うクロックバッファを含み、
前記設定する処理は、
分割された前記各論理要素の中で、前記遅延時間に基づいて相対的に遅延の小さい論理要素からのイネーブル信号を入力とするクロックゲーティング回路を、前記クロックバッファの上流側に設定する、請求項8から11のいずれか1項に記載の半導体集積回路の設計方法。 - 前記設定する処理は、
分割された前記各論理要素の中で、前記遅延時間に基づいて相対的に遅延の大きい論理要素からのイネーブル信号を入力とするクロックゲーティング回路を、前記クロックバッファの下流側に設定する、請求項13に記載の半導体集積回路の設計方法。
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