WO2014038173A1 - Ａｄ変換器及び受信装置 - Google Patents

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WO2014038173A1
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clock
period
comparator
converter
precharge
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高山　雅夫
中　順一
直也 四十九
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パナソニック株式会社
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Definitions

  • This disclosure relates to an AD converter and a receiving device.
  • the present invention relates to an AD converter using clock duty control.
  • AD converters Analog-to-Digital Converters: ADC
  • ADC Analog-to-Digital Converters
  • an AD converter having a comparator whose clock performs a comparison operation during a High period is known (see, for example, Patent Document 1).
  • the AD converter includes a replica circuit of the comparator, and a clock synthesis circuit in which a time period required for the comparison operation of the replica circuit is a clock high period and the remaining time is a clock low period.
  • the present invention has been made in view of the above circumstances, and provides an AD converter and a receiving apparatus that can improve the conversion accuracy of the AD converter.
  • An AD converter uses a second clock to compare a clock generator that generates a first clock with an input signal and a predetermined value in a first period of the first clock. And a comparator including a precharge circuit for precharging an internal voltage to a predetermined value for a next comparison operation in a second period of the first clock, and The clock generator includes a replica circuit of the precharge circuit of the comparator, and in the replica circuit of the precharge circuit, a precharge period, which is a period from the start to the end of precharge, is set to the first clock of the first clock. 2 period.
  • the conversion accuracy of the AD converter can be improved.
  • the block diagram which shows the structural example of the AD converter in 1st Embodiment The figure which shows the circuit example of the comparator in 1st Embodiment (A) to (d) Timing chart of the comparator in the first embodiment
  • Timing chart of clock generator in first embodiment Second Circuit Example of Clock Generator in First Embodiment Third circuit example of the clock generator in the first embodiment First Circuit Example of Precharge Period Generator in First Embodiment Second Circuit Example of Precharge Period Generator in First Embodiment Timing chart of precharge period generator in first embodiment
  • the figure which shows an example of the comparator clock at the time of changing the clock frequency in 1st Embodiment The figure which shows the structural example of the AD converter in 2nd Embodiment.
  • the AD converter described in Patent Document 1 can determine the time required for the comparison as the high period of the clock when the voltage difference compared by the replica circuit of the comparator is large.
  • the influence of noise for example, transistor noise or thermal noise
  • the comparison time is shortened or lengthened depending on the magnitude of noise.
  • the clock high period becomes longer when the clock frequency is lowered.
  • the clock high period is calculated from the comparison time of the comparator. It is determined. Therefore, even if the clock frequency is lowered, the length of the clock High period does not change. Compared with the clock duty of 50%, the ratio of the High period to one cycle of the clock is short. Furthermore, since the minimum voltage difference that can be compared by the comparator does not change, it is difficult to improve the resolution of the AD converter.
  • the first AD converter of the present disclosure is: A clock generator for generating a first clock using a second clock; In a first period of the first clock, a comparison circuit for comparing an input signal with a predetermined value, and in a second period of the first clock, an internal voltage is predetermined for the next comparison operation.
  • a comparator including a precharge circuit for precharging to a value; With The clock generator is Including a replica circuit of the precharge circuit of the comparator; In the replica circuit of the precharge circuit, a precharge period that is a period from the start to the end of precharge is defined as a second period of the first clock.
  • the second AD converter of the present disclosure is a first AD converter,
  • the clock generator generates the first clock based on a delay time in an internal block included in the replica circuit of the precharge circuit.
  • the third AD converter of the present disclosure is a first AD converter
  • the comparator includes a plurality of internal blocks and a latch circuit
  • the comparison circuit is Among the plurality of internal blocks, an input transistor that is included in the initial internal block and receives the input signal; Of the plurality of internal blocks, a second internal block connected to the latch circuit and constituting a latch; Including The precharge circuit is A precharging transistor included in the first internal block among the plurality of internal blocks, to which the first clock is input; including.
  • the fourth AD converter of the present disclosure is a third AD converter,
  • the clock generator is Including multiple stages of internal blocks,
  • the initial internal block includes a precharging transistor to which the second clock is input and an input transistor to which a predetermined voltage is input.
  • the internal block that outputs the first clock is an internal block in which the wiring of the second internal block of the comparison circuit is changed.
  • the fifth AD converter of the present disclosure is any one of the first to fourth AD converters,
  • the clock generator includes a delay control circuit for adjusting the first period.
  • the sixth AD converter of the present disclosure is any one of the first to fifth AD converters,
  • the first period is the same as the precharge period.
  • the seventh AD converter of the present disclosure is any one of the first to fifth AD converters, The first period is longer than the precharge period.
  • An eighth AD converter of the present disclosure is any one of the first to seventh AD converters,
  • the comparator is a differential comparator.
  • the ninth AD converter of the present disclosure is any one of the first to eighth AD converters,
  • the clock generator includes a transistor that is physically the same size as the transistor included in the comparator.
  • the tenth AD converter of the present disclosure is any one of the first to eighth AD converters,
  • the clock generator includes a transistor having the same configuration as the transistor included in the comparator.
  • An eleventh AD converter of the present disclosure is any one of the first to tenth AD converters, A plurality of the comparators; Each comparator is connected in parallel, and receives the same first clock output from the clock generator.
  • the receiving device of the present disclosure is: A receiving device conforming to a plurality of communication standards, The AD converter according to any one of the first to eleventh aspects; A clock generation unit that generates a clock input to the AD converter according to a communication standard; A demodulator that demodulates the converted signal output from the AD converter according to the communication standard; An access control unit that determines a demodulation processing method by the demodulation unit and a clock generated by the clock generation unit according to the communication standard; Is provided.
  • FIG. 1 is a diagram illustrating a configuration example of an AD converter 100 according to the first embodiment.
  • the AD converter 100 includes a comparator (Comparator) 101 and a clock generator 102.
  • the clock generator 102 includes a precharge period generator 106 including a replica circuit of the comparator 101.
  • the comparator 101 performs a comparison operation when the comparator clock 202 output from the clock generator 102 is high.
  • the input signal 203 is compared with a predetermined value 204, and a comparison result 205 is output. Further, the comparator 101 performs a precharge operation when the comparator clock 202 is Low.
  • the precharge operation is a charge operation for the next comparison operation.
  • a comparison operation may be performed when the comparator clock 202 is Low, and a precharge operation may be performed when the comparator clock 202 is High.
  • the clock generator 102 receives the external clock 201 and generates a comparator clock 202 whose polarity is periodically inverted.
  • the cycle of the comparator clock 202 is the same as the cycle of the external clock 201.
  • the clock generator 102 sets the clock polarity (for example, Low) for the comparator 101 to perform a precharge operation in the first period of the comparator clock 202.
  • the first period corresponds to a delay time in the internal block of the precharge period generator 106.
  • the clock generator 102 sets the clock polarity (for example, High) for the comparator 101 to perform a comparison operation in the second period other than the first period of the comparator clock 202.
  • the external clock 201 is also described as “E-CLK”.
  • the comparator clock 202 is also referred to as “C-CLK”.
  • FIG. 2 is a diagram illustrating a circuit example of the comparator 101.
  • the comparator 101 includes a plurality of internal blocks.
  • the internal block has two stages, but may have three or more stages.
  • the internal block N11 in the first stage includes a precharge transistor T11 and an input transistor T12.
  • the comparator clock (C-CLK) 202 is input to the precharging transistor T11.
  • a plurality of signals VINP and VINM are input to the input transistor T12.
  • VINP and VINM are two input signals that are compared by the comparator 101.
  • VINP is an input signal 203, for example, and VINM is a predetermined value 204, for example.
  • Node1p and Node1m are the outputs of the internal block N11 in the first stage in the comparator 101, where Node1p is the positive side of the output signal and Node1m is the negative side of the output signal.
  • Node2p and Node2m are outputs of the second-stage internal block N12 in the comparator 101, where Node2p is the positive side of the output signal and Node2m is the negative side of the output signal.
  • the internal block N12 forms a NOR latch.
  • Node2p and Node2m are each connected to an inverter 207.
  • the inverters 207 are each connected to the NAND latch circuit 206.
  • the inverter 207 is used, but the inverter 207 can be omitted.
  • a NOR latch circuit is used instead of the NAND latch circuit 206. That is, the comparator 101 has a latch configuration as a whole.
  • the comparison result 205 is indicated by a single line, but includes OUTM and OUTP. Note that the comparison result 205 may be either OUTM or OUTP.
  • the internal block related to the precharge operation is the precharge transistor T11
  • the internal blocks related to the comparison operation between the input signal and the predetermined value are the input transistor T12, the internal block N12, An inverter 207 and a NAND latch circuit 206 are formed.
  • FIG. 3 is a diagram illustrating an example of a timing chart of the comparator 101.
  • 3A is an example of the output of the comparator clock 202
  • FIG. 3B is an example of the output of Node1p and Node1m
  • FIG. 3C is an example of the output of Node2p and Node2m.
  • D is an example of the outputs of OUTP and OUTM.
  • the precharge period is, for example, a period from time t11 when Node1p and Node1m start to rise from the ground potential to time t12 when Node2p and Node2m become the ground potential.
  • Node1m falls earlier than Node1p.
  • Node2p and Node2m try to rise.
  • the second-stage internal block N12 has a latch configuration, Node2p and Node2m do not rise simultaneously.
  • High is output as the comparison result 205 when VINP is higher than VINM, and Low is output as the comparison result 205 when VINP is lower than VINM.
  • the comparator 101 may be provided with a differential configuration by further providing one VINP and one VINM.
  • the input signal 203 and the reference signal as the predetermined value 204 are also differential. Even if the input signal to the comparator 101 is differential, if the comparator 101 has a differential configuration, two input signals can be input to the comparator 101. Therefore, the signal power can be doubled in the comparator 101, and noise can be reduced. The impact can be halved.
  • FIG. 4 is a diagram illustrating a first circuit example of the clock generator 102.
  • the clock generator 102 receives the external clock 201 and branches the external clock 201 into the first clock 217 and the second clock 218 via the inverter 107. Note that the cycle and phase of the first clock 217 and the second clock 218 are the same.
  • the precharge period generator 106 receives the second clock 218, inverts the logic, delays the inversion result by the precharge period by the comparator 101, and outputs it as the third clock 219.
  • the OR circuit 105 inputs the first clock 217 and the third clock 219, and outputs a logical sum of the first clock 217 and the third clock 219 as the comparator clock 202.
  • the first clock 217 is also referred to as “clk1”.
  • the second clock 218 is also referred to as “clk2”.
  • the third clock 219 is also referred to as “clk3”.
  • FIG. 5 is a diagram illustrating an example of a timing chart of the first circuit example of the clock generator 102. Here, output examples of the external clock 201, the first clock 217, the second clock 218, the third clock 219, and the comparator clock 202 are shown.
  • the first period of the comparator clock 202 is a delay period caused by the operation of the internal block of the precharge period generator 106, and is a period corresponding to the precharge period of the comparator 101 (precharge simulation operation period).
  • the comparator clock 202 output by the clock generator 102 is Low during the precharge period.
  • FIG. 6 is a diagram illustrating a second circuit example of the clock generator 102.
  • the clock generator 102 in FIG. 6 can adjust the first period of the comparator clock 202 corresponding to the precharge period of the comparator 101.
  • the delay control circuit 110 is inserted before the OR circuit 105, and the delay control circuit 111 is inserted before the precharge period generator 106.
  • the delay control circuits 110 and 111 are circuits for adjusting the first period of the comparator clock 202. By providing the delay control circuits 110 and 111, the precharge period of the comparator 101 can be estimated with higher accuracy, and the comparator 101 can be precharged suitably.
  • the delay control circuit 110 controls the delay time by the first delay control signal 223 input from the outside, for example.
  • the delay control circuit 111 controls the delay time using a second delay control signal 224 input from the outside.
  • the delay time of the delay control circuit 110 is increased or the delay time of the delay control circuit 111 is shortened, the first period of the comparator clock 202 is shortened.
  • the delay time of the delay control circuit 110 is lengthened or the delay time of the delay control circuit 111 is shortened, the second period of the comparator clock 202 is lengthened.
  • the comparator 101 When the comparator 101 performs the precharge operation, if there is a difference between Node1p and Node1m or a difference between Node2p and Node2m, the difference between the nodes becomes an error in the next comparison operation.
  • the first period of the comparator clock 202 may be set longer than the precharge period of the comparator 101.
  • FIG. 7 is a diagram illustrating a third circuit example of the clock generator 102.
  • the inverter 107 is not provided, and the OR circuit 105 is changed to a NAND circuit 109. Since the inverter 107 is not provided, the external clock 201 is output to the NAND circuit 109 and the precharge period generator 106 without being inverted.
  • the NAND circuit 109 inputs the external clock 201 and the fourth clock 222 output from the precharge period generator 106 and performs a logical operation.
  • the fourth clock 222 is also referred to as “clk4”.
  • the delay time (first period) of the precharge period generator 106 corresponds to the precharge period of the comparator clock 202.
  • the clock generator 102 can suppress the dullness of the high-frequency signal by inserting a buffer after the external clock 201 is branched.
  • FIG. 8 is a diagram illustrating a first circuit example of the precharge period generator 106.
  • FIG. 9 is a diagram illustrating a second circuit example of the precharge period generator 106.
  • the precharge period generator 106 performs a precharge simulation operation that is an operation simulating the precharge operation in order to verify the precharge operation of the comparator 101. 8 and FIG. 9, the precharge period generator 106 includes a replica circuit of the comparator 101. The replica circuit includes a configuration related to a precharge operation included in the comparator 101. The precharge period generator 106 includes the same number of transistors as the comparator 101, for example.
  • the precharge period generator 106 includes a plurality of internal blocks.
  • the internal block has two stages, but may have three or more stages.
  • the first-stage internal block N21 includes a precharge transistor T21 and an input transistor T22.
  • the precharge period generator 106 includes the same number of transistors as the comparator 101, for example.
  • the precharge period generator 106 does not include a circuit corresponding to the NAND latch circuit 206 in the comparator 101 that does not affect the precharge operation.
  • the internal block N22 changes the wiring from the N12 of the comparator 101 in FIG. 2 and is not connected to the NAND latch circuit 206, so that it does not have a latch configuration. If clk2 is High, pre.node2p and pre. Each node2m can stand up. Therefore, the first period corresponding to the precharge period is constant without depending on the potential difference of the input signals. Furthermore, the second period corresponding to the comparison period is also constant.
  • the second clock 218 is input to the precharging transistor T21.
  • a predetermined voltage (for example, power supply voltage VDD) is input to the input transistor T22.
  • VDD power supply voltage
  • the predetermined voltage of 0.6 V or more may be input, for example.
  • Node1p and pre. Node1m is the output of the internal block N21 at the first stage in the precharge period generator 106, and pre.
  • Node1p is the positive side of the output signal, pre.
  • Node1m is the negative side of the output signal.
  • Node2m is the output of the second-stage internal block N22 in the precharge period generator 106, and pre.
  • Node2p is the positive side of the output signal, pre.
  • Node2m is the negative side of the output signal.
  • Node2m is connected to inverter 231.
  • the output of the inverter 231 is output as the third clock 219.
  • Inverter 231 is connected to pre. By inserting it after the Node2m, the inverter 231 functions as a load, and the delay time in the precharge period generator 106 becomes equal to the precharge period of the comparator 101.
  • FIG. 10 is a diagram illustrating an example of a timing chart of the precharge period generator 106.
  • pre.Node1p and pre.Node1m rise (for example, become a power supply potential).
  • pre.Node2p and pre.Node2m fall (for example, a ground potential). That is, when pre.Node1p and pre.Node1m are equal to or greater than a predetermined value, and pre.Node2p and pre.Node2m are equal to or smaller than a predetermined value, the third clock 219 as an output of the precharge period generator 106 rises.
  • the precharge period generator 106 determines the start time and end time of the first period based on the time when the voltages of the internal blocks N21 and N22 reach a predetermined value (for example, power supply potential or ground potential). Also good. Thereby, the precharge period of the comparator 101 can be estimated from the output of each internal block.
  • a predetermined value for example, power supply potential or ground potential.
  • the precharge simulation operation of the precharge period generator 106 is the same as the precharge operation of the comparator 101. Therefore, the delay time (first period) generated by the precharge period generator 106 is equal to the delay time of the precharge operation of the comparator 101.
  • the first period and the precharge period equal, the first period can be set to the shortest period, and the second period corresponding to the comparison period can be secured longer. Therefore, the minimum resolution of the comparator 101 can be further improved.
  • the precharge simulation operation is intended to simulate the precharge operation of the comparator 101 and generate a delay time corresponding to the precharge period. Therefore, the precharge period generator 106 may not include all of the transistors included in the comparator 101. That is, the precharge period generator 106 may include some transistors having the same configuration as the transistors included in the comparator 101, and may be partially omitted. By omitting some of the transistors, the precharge period generator 106 can be reduced in area and power consumption.
  • the transistor included in the comparator 101 and the transistor included in the precharge period generator 106 are physically the same size, for example.
  • the physical size is, for example, an LW (vertical and horizontal) size. By making the physical size the same, the precharge operation can be simulated more accurately.
  • the precharge operation of the comparator 101 is executed in the precharge period from time t11 to t12 in FIG.
  • the precharge period corresponds to the precharge simulation operation period (first period) at times t21 to t22 in FIG.
  • the comparator 101 As a comparison period of the comparator 101, it is necessary to secure time for the comparator 101 to compare the minimum input voltage difference of signals to be compared. Therefore, first, the time required to compare the minimum input voltage difference input to the input transistor T12 of the comparator 101 is calculated. Then, the comparator 101 is designed so that the precharge operation of the comparator 101 is completed in a period excluding the calculated time from one cycle of the comparator clock 202. Note that the falling point of CLK3 may be within the period when CLK2 is High. In FIG. 10, for example, when pre.Node1p and pre.Node1m become the ground potential, or when pre.Node2p and pre.Node2m become the power supply potential, CLK3 may be lowered.
  • the precharge period generator 106 can determine the first period of the comparator clock 202 corresponding to the precharge period of the comparator 101 based on the precharge simulation operation performed with full amplitude. In addition, since the simulated operation of the precharge operation has a full amplitude, the first period of the comparator clock 202 does not fluctuate due to noise, and the duty of the comparator clock 202 is constant every clock. Therefore, the minimum resolution of the comparator 101 can maintain the same accuracy every clock.
  • pre.Node1p and pre.Node1m can be reliably settling to VDD, and pre.Node2p and pre.Node2m can be reliably set to the power supply potential. Thereby, it is possible to avoid the logic (comparison operation) from proceeding before the precharge is completed.
  • FIG. 11 is a diagram illustrating an example of the clock frequency of the comparator clock 202.
  • Clock A and clock B are examples of the comparator clock 202.
  • the period of the clock A is shorter than the period of the clock B.
  • the period excluding the first period corresponding to the precharge period from the period of the comparator clock 202 is the second period corresponding to the comparison period. Since the first period does not change depending on the clock frequency as described above, when the clock frequency is lowered, the second period can be lengthened by the length of the clock cycle. As the comparison period of the comparator 101 becomes longer, the minimum resolution becomes smaller, that is, the resolution improves. Therefore, when the second period of the comparator clock 202 becomes longer, the minimum resolution of the comparator 101 can be made smaller.
  • the AD converter 100 includes a comparator and a clock generator 102.
  • the comparator includes a comparison circuit for comparing the input signal with a predetermined value in the first period of the first clock, and an internal voltage for the next comparison operation in the second period of the first clock. And a comparator including a precharge circuit for precharging the signal to a predetermined value.
  • the clock generator 102 generates a first clock using the second clock.
  • the clock generator 102 includes a replica circuit of the precharge circuit of the comparator. In the replica circuit of the precharge circuit, the period from the start to the end of precharge is the second period of the first clock. .
  • the comparator is, for example, the comparator 101.
  • the first clock is, for example, the comparator clock 202.
  • the second clock is, for example, the external clock 201.
  • the precharge simulation operation is a full amplitude operation
  • the first period is almost unaffected by noise and is constant.
  • the clock low period is determined from the period corresponding to the precharge period of the replica comparator. Therefore, the clock duty is constant.
  • the low period of the clock is determined to be constant and the remaining period is set to High. Therefore, when the clock frequency is lowered, the High period is lengthened as the period is lengthened, the minimum voltage difference that can be compared by the comparator is also reduced, and the resolution of the AD converter is reduced.
  • the clock duty of the comparator 101 is equal every time, the minimum resolution of the comparator 101 is equal for each clock, and the SNR (Signal to Noise Ratio) is as designed, and measurement can be performed with high accuracy.
  • FIG. 12 is a diagram illustrating a configuration example of the AD converter 100B according to the second embodiment.
  • the AD converter 100B is a flash AD converter.
  • the AD converter 100B includes a plurality of comparators 101A, 101B, 101C, 101D, and a clock generator 102. The number of comparators is not limited to this.
  • the comparators 101A to 101D receive the same comparator clock 202 output from the clock generator 102.
  • the predetermined values 204A to 204D set in the comparators 101A to 101D are different voltages.
  • the comparison results 205A to 205D output from the comparators 101A to 101D are represented by, for example, thermometer codes.
  • the predetermined value 204A 950 mV
  • the predetermined value 204B 900 mV
  • the predetermined value 204C 850 mV
  • the predetermined value 204D 800 mV.
  • a plurality of comparators 101A to 101D are arranged in parallel, and a comparator clock 202 is given as a clock for the plurality of comparators 101A to 101D.
  • the AD converter 100B since the clock duties of all the comparators 101A to 101D are equal, the minimum resolutions of the comparators 101A to 101D are equal, and the SNR is as designed. Therefore, a flash AD converter capable of measuring with high accuracy can be realized.
  • FIG. 13 is a diagram illustrating a configuration example of the receiving device 1000 according to the third embodiment.
  • the receiving apparatus 1000 is a receiving apparatus that conforms to a plurality of communication standards.
  • the receiving apparatus 1000 includes a first clock generation unit 1010, a second clock generation unit 1020, a selection unit 1030, an AD converter 1040, demodulation units 1050 and 1060, and an access control unit 1070.
  • the first clock generation unit 1010 and the second clock generation unit 1020 are devices that generate clocks, such as a crystal oscillator, a pulse generator, and a function generator.
  • the first clock generation unit 1010 generates a first clock 1011 for realizing communication compliant with the first communication standard.
  • the second clock generation unit 1020 generates a second clock 1021 for realizing communication compliant with the second communication standard.
  • the selection unit 1030 selects the first clock generation unit 1010 or the second clock generation unit 1020 in response to a command from the access control unit 1070.
  • the AD converter 1040 is the AD converter 100 or 100B described above.
  • the AD converter 1040 receives a received signal, converts the input analog signal into a digital signal, and outputs a converted signal.
  • the first demodulator 1050 demodulates the digital signal from the AD converter 1040 according to the first communication standard when the receiving apparatus 1000 conforms to the first communication standard. That is, the first demodulator 1050 performs the first demodulation process.
  • the second demodulator 1060 demodulates the digital signal from the AD converter 1040 according to the second communication standard when the receiving apparatus 1000 conforms to the second communication standard. That is, the second demodulator 1060 performs a second demodulation process.
  • the access control unit 1070 estimates a communication standard used for communication based on a received signal, and according to the communication standard, the clock output from the selection unit 1030 and the first demodulation unit 1050 or the second demodulation unit 1060 A function of determining a demodulation processing method;
  • the access control unit 1070 outputs the output (eg, music file, moving image streaming data) of the demodulation units 1050 and 1060 to the host (PC or application).
  • the host PC or application
  • the selection unit 1030 outputs the first clock 1011 generated by the first clock generation unit 1010 to the AD converter 1040.
  • the first demodulator 1050 demodulates the output of the AD converter 1040.
  • the selection unit 1030 outputs the second clock 1021 generated by the second clock generation unit 1020 to the AD converter 1040.
  • the second demodulator 1060 demodulates the output of the AD converter 1040.
  • the receiving apparatus 1000 can perform demodulation processing corresponding to the communication standard estimated from the received signal. Further, when the AD converter 1040 is used in a communication system compliant with a plurality of communication standards, the effective bits of the communication standard having a lower sampling rate corresponding to the clock frequency can be increased.
  • IEEE 802.11ad standard communication includes SC-PHY and OFDM-PHY modes.
  • OFDM-PHY the sampling rate may be lower than in SC-PHY, but high resolution (minimum resolution) is required.
  • the AD converter 1040 can increase the number of effective bits by lowering the clock frequency, and can ensure high resolution. Therefore, it is suitable for the above two modes of IEEE802.11ad.
  • the present disclosure has been described by taking an example in which the present disclosure is configured using hardware.
  • the present disclosure can also be realized by software in cooperation with hardware.
  • Each functional block used in the description of the above embodiment is typically realized as an LSI that is an integrated circuit. These may be individually made into one chip, or may be made into one chip including a part or all of them. Here, it may be an LSI, or may be referred to as an IC, a system LSI, a super LSI, or an ultra LSI depending on the degree of integration.
  • the method of circuit integration is not limited to LSI, and implementation with a dedicated circuit or a general-purpose processor is also possible.
  • an FPGA Field Programmable Gate Array
  • an FPGA Field Programmable Gate Array
  • connection of circuit cells inside the LSI or a reconfigurable processor whose settings can be reconfigured may be used.
  • This disclosure is useful for an AD converter and a receiving device that can improve the conversion accuracy of the AD converter.

Landscapes

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Abstract

　ＡＤ変換器の変換精度を向上できるＡＤ変換器を提供する。　ＡＤ変換器は、第２のクロックを用いて、第１のクロックを生成するクロック生成器と、第１のクロックの第１の期間において、入力信号と所定値とを比較するための比較回路と、第１のクロックの第２の期間において、次回の比較動作のために内部電圧を所定値にプリチャージするためのプリチャージ回路と、を含む比較器と、を備え、クロック生成器は、比較器のプリチャージ回路のレプリカ回路を含み、プリチャージ回路のレプリカ回路において、プリチャージの開始から終了までの期間であるプリチャージ期間を、前記第１のクロックの第２の期間とする。

Description

ＡＤ変換器及び受信装置
　本開示は、ＡＤ変換器及び受信装置に関する。特に、クロックデューティ制御を用いたＡＤ変換器等に関する。
　近年、ＡＤ変換器（Ａｎａｌｏｇ－ｔｏ－Ｄｉｇｉｔａｌ　Ｃｏｎｖｅｒｔｅｒ：ＡＤＣ）の動作速度が向上しており、動作速度が１ＧＨｚ以上であることも珍しくない。しかし、高速になると比較器による比較動作が困難になる。周波数が高くなっても比較器が動作するためには、クロックのデューティを制御し、比較器の動作期間を長くすることが有効であり、ＡＤ変換器の変換精度も維持できる。
　例えば、クロックがＨｉｇｈ期間に比較動作する比較器を有するＡＤ変換器が知られている（例えば、特許文献１参照）。ＡＤ変換器は、比較器のレプリカ回路と、レプリカ回路が比較動作に必要な時間期間をクロックのＨｉｇｈ期間とし、残りの時間をクロックのＬｏｗ期間とするクロック合成回路と、を備える。
日本国特許第４５５４６８８号公報
　特許文献１の技術では、比較器を含むＡＤ変換器の変換精度が不十分であった。
　本発明は、上記事情に鑑みてなされたものであり、ＡＤ変換器の変換精度を向上できるＡＤ変換器及び受信装置を提供する。
　本開示のＡＤ変換器は、第２のクロックを用いて、第１のクロックを生成するクロック生成器と、前記第１のクロックの第１の期間において、入力信号と所定値とを比較するための比較回路と、前記第１のクロックの第２の期間において、次回の比較動作のために内部電圧を所定値にプリチャージするためのプリチャージ回路と、を含む比較器と、を備え、前記クロック生成器は、前記比較器のプリチャージ回路のレプリカ回路を含み、前記プリチャージ回路のレプリカ回路において、プリチャージの開始から終了までの期間であるプリチャージ期間を、前記第１のクロックの第２の期間とする。
　本開示によれば、ＡＤ変換器の変換精度を向上できる。
第１の実施形態におけるＡＤ変換器の構成例を示すブロック図 第１の実施形態におけるコンパレータの回路例を示す図 （ａ）～（ｄ）第１の実施形態におけるコンパレータのタイミングチャート 第１の実施形態におけるクロック生成器の第１回路例を示す図 第１の実施形態におけるクロック生成器のタイミングチャート 第１の実施形態におけるクロック生成器の第２回路例 第１の実施形態におけるクロック生成器の第３回路例 第１の実施形態におけるプリチャージ期間生成器の第１回路例 第１の実施形態におけるプリチャージ期間生成器の第２回路例 第１の実施形態におけるプリチャージ期間生成器のタイミングチャート 第１の実施形態におけるクロック周波数を変更した場合のコンパレータクロックの一例を示す図 第２の実施形態におけるＡＤ変換器の構成例を示す図 第３の実施形態における受信装置の構成例を示す図
　以下、本開示の実施形態について、図面を参照して説明する。
　（本開示の一形態を得るに至った経緯）
　特許文献１に記載されたＡＤ変換器は、比較器のレプリカ回路が比較する電圧差が大きい場合、比較器が比較に必要な時間をクロックのＨｉｇｈ期間として決定できる。しかし、比較電圧差が小さい場合、比較電圧差に対するノイズ（例えば、トランジスタノイズ又は熱ノイズ）の影響が大きくなる。従って、ノイズの大きさに依存して、比較時間が短くなり、又は長くなる。
　比較電圧差が小さい場合、クロック毎のデューティが一定とならず、各デューティにずれが生じる。クロックのＨｉｇｈ期間が短くなると、比較器が比較のために必要な比較電圧差が大きくなり、ＡＤ変換器の精度が悪化する。そのため、レプリカ回路の比較電圧差を設計上の最小の電圧差にしても、十分な比較が困難であるため、ＡＤ変換器の解像度は最小解像度以上になることがあり、ＡＤ変換器の設計通りの精度を満たせなくなる。
　また、デューティ５０％のクロックを使用する場合、クロック周波数を低くするとクロックのＨｉｇｈ期間は長くなるが、特許文献１に記載されたＡＤ変換器では、クロックのＨｉｇｈ期間は、比較器の比較時間から決定される。従って、クロック周波数が低くなってもクロックのＨｉｇｈ期間の長さは変化しない。クロックのデューティが５０％と比較すると、クロックの１周期に対するＨｉｇｈ期間の割合は短い。更に、比較器の比較できる最小電圧差も変わらないため、ＡＤ変換器の解像度も向上が困難となる。
　以下、ＡＤ変換器の変換精度を向上できるＡＤ変換器及び受信装置について説明する。
（開示の一態様の概要）
　本開示の第１のＡＤ変換器は、
　第２のクロックを用いて、第１のクロックを生成するクロック生成器と、
　前記第１のクロックの第１の期間において、入力信号と所定値とを比較するための比較回路と、前記第１のクロックの第２の期間において、次回の比較動作のために内部電圧を所定値にプリチャージするためのプリチャージ回路と、を含む比較器と、
　を備え、
　前記クロック生成器は、
　前記比較器のプリチャージ回路のレプリカ回路を含み、
　前記プリチャージ回路のレプリカ回路において、プリチャージの開始から終了までの期間であるプリチャージ期間を、前記第１のクロックの第２の期間とする。
　また、本開示の第２のＡＤ変換器は、第１のＡＤ変換器であって、
　前記クロック生成器は、前記プリチャージ回路のレプリカ回路に含まれる内部ブロックにおける遅延時間に基づいて、前記第１のクロックを生成する。
　また、本開示の第３のＡＤ変換器は、第１のＡＤ変換器であって、
　前記比較器は、複数段の内部ブロックとラッチ回路とを含み、
　前記比較回路は、
　前記複数段の内部ブロックのうち、初段の内部ブロックに含まれ、前記入力信号が入力される入力用トランジスタと、
　前記複数段の内部ブロックのうち、前記ラッチ回路に接続され、ラッチを構成する第２の内部ブロックと、
　を含み、
　前記プリチャージ回路は、
　前記複数段の内部ブロックのうち、前記初段の内部ブロックに含まれ、前記第１のクロックが入力されるプリチャージ用トランジスタ、
　を含む。
　また、本開示の第４のＡＤ変換器は、第３のＡＤ変換器であって、
　前記クロック生成器は、
　複数段の内部ブロックを含み、
　前記複数段の内部ブロックのうち、初段の内部ブロックは、前記第２のクロックが入力されるプリチャージ用トランジスタと、所定の電圧が入力される入力用トランジスタと、を含み、
　前記複数段の内部ブロックのうち、前記第１のクロックを出力する内部ブロックは、前記比較回路の第２の内部ブロックの配線を変更した内部ブロックである。
　また、本開示の第５のＡＤ変換器は、第１ないし第４のいずれか１つのＡＤ変換器であって、
　前記クロック生成器は、前記第１の期間を調整するための遅延制御回路を備える。
　また、本開示の第６のＡＤ変換器は、第１ないし第５のいずれか１つのＡＤ変換器であって、
　前記第１の期間は、前記プリチャージ期間と同じである。
　また、本開示の第７のＡＤ変換器は、第１ないし第５のいずれか１つのＡＤ変換器であって、
　前記第１の期間は、前記プリチャージ期間よりも長い。
　また、本開示の第８のＡＤ変換器は、第１ないし第７のいずれか１つのＡＤ変換器であって、
　前記比較器は、差動比較器である。
　また、本開示の第９のＡＤ変換器は、第１ないし第８のいずれか１つのＡＤ変換器であって、
　前記クロック生成器は、前記比較器に含まれるトランジスタと物理的に同一の大きさのトランジスタを含む。
　また、本開示の第１０のＡＤ変換器は、第１ないし第８のいずれか１つのＡＤ変換器であって、
　前記クロック生成器は、前記比較器に含まれるトランジスタと同一の構成のトランジスタを含む。
　また、本開示の第１１のＡＤ変換器は、第１ないし第１０のいずれか１つのＡＤ変換器であって、
　前記比較器を複数個備え、
　各比較器は、並列に接続され、前記クロック生成器から出力された同一の前記第１のクロックを入力する。
　また、本開示の受信装置は、
　複数の通信規格に準拠する受信装置であって、
　第１ないし第１１のいずれか１つに記載のＡＤ変換器と、
　前記ＡＤ変換器に入力するクロックを、通信規格に応じて生成するクロック生成部と、
　前記ＡＤ変換器から出力された変換信号を、前記通信規格に応じて復調する復調部と、
　前記復調部による復調処理の方式及び前記クロック生成部が生成するクロックを、前記通信規格に応じて決定するアクセス制御部と、
　を備える。
（第１の実施形態）
　図１は、第１の実施形態におけるＡＤ変換器１００の構成例を示す図である。ＡＤ変換器１００は、コンパレータ（Ｃｏｍｐａｒａｔｏｒ：比較器）１０１及びクロック生成器１０２を備える。クロック生成器１０２は、コンパレータ１０１のレプリカ回路を含むプリチャージ期間生成器１０６を備える。
　コンパレータ１０１は、クロック生成器１０２から出力されるコンパレータクロック２０２がｈｉｇｈであると、比較動作する。比較動作では、入力信号２０３と所定値２０４とを比較し、比較結果２０５を出力する。また、コンパレータ１０１は、コンパレータクロック２０２がＬｏｗであると、プリチャージ動作する。プリチャージ動作は、次回の比較動作するための充電動作である。なお、コンパレータクロック２０２がＬｏｗでは比較動作し、コンパレータクロック２０２がＨｉｇｈではプリチャージ動作してもよい。
　クロック生成器１０２は、外部クロック２０１を入力し、周期的に極性が反転するコンパレータクロック２０２を生成する。コンパレータクロック２０２の周期は、外部クロック２０１の周期と同一である。クロック生成器１０２は、コンパレータクロック２０２の第１の期間において、コンパレータ１０１がプリチャージ動作するためのクロック極性（例えばＬｏｗ）とする。第１の期間は、プリチャージ期間生成器１０６の内部ブロックにおける遅延時間に相当する。一方、クロック生成器１０２は、コンパレータクロック２０２の第１の期間以外の第２の期間において、コンパレータ１０１が比較動作するためのクロック極性（例えばＨｉｇｈ）とする。
　なお、図面では、外部クロック２０１を「Ｅ－ＣＬＫ」とも記載する。コンパレータクロック２０２を「Ｃ－ＣＬＫ」とも記載する。
　次に、コンパレータ１０１の詳細について説明する。図２は、コンパレータ１０１の回路例を示す図である。コンパレータ１０１は、複数段の内部ブロックを含む。ここでは、内部ブロックが２段であるが、３段以上であってもよい。初段の内部ブロックＮ１１には、プリチャージ用トランジスタＴ１１及び入力用トランジスタＴ１２を含む。
　プリチャージ用トランジスタＴ１１には、コンパレータクロック（Ｃ－ＣＬＫ）２０２が入力される。入力用トランジスタＴ１２には、複数の信号ＶＩＮＰ及びＶＩＮＭが入力される。ＶＩＮＰ及びＶＩＮＭは、コンパレータ１０１により比較される２つの入力信号である。ＶＩＮＰは例えば入力信号２０３であり、ＶＩＮＭは例えば所定値２０４である。
　Ｎｏｄｅ１ｐ及びＮｏｄｅ１ｍは、コンパレータ１０１内の初段の内部ブロックＮ１１の出力であり、Ｎｏｄｅ１ｐが出力信号の正側、Ｎｏｄｅ１ｍが出力信号の負側である。Ｎｏｄｅ２ｐ及びＮｏｄｅ２ｍは、コンパレータ１０１内の二段目の内部ブロックＮ１２の出力であり、Ｎｏｄｅ２ｐが出力信号の正側、Ｎｏｄｅ２ｍが出力信号の負側である。なお、内部ブロックＮ１２は、ＮＯＲラッチを構成する。
[規則91に基づく訂正 25.10.2013]　
　Ｎｏｄｅ２ｐ及びＮｏｄｅ２ｍは、それぞれインバータ２０７に接続される。インバータ２０７は、それぞれＮＡＮＤラッチ回路２０６に接続される。なお、図２では、インバータ２０７を用いて構成するが、インバータ２０７を省略することもでき、その場合は、ＮＡＮＤラッチ回路２０６の代わりに、ＮＯＲラッチ回路を用いる。つまり、コンパレータ１０１は全体としてラッチ構成を有する。
　ＮＡＮＤラッチ回路２０６の出力としてのＯＵＴＭ及びＯＵＴＰが、比較結果２０５として出力される。図１では、比較結果２０５は、単線で記載しているが、ＯＵＴＭ及びＯＵＴＰを含む。なお、比較結果２０５は、ＯＵＴＭ又はＯＵＴＰのいずれかであってもよい。
　以上より、図２のコンパレータ１０１の構成では、プリチャージ動作に関する内部ブロックは、プリチャージ用トランジスタＴ１１となり、入力信号と所定値との比較動作に関する内部ブロックは、入力用トランジスタＴ１２、内部ブロックＮ１２、インバータ２０７、ＮＡＮＤラッチ回路２０６となる。
　図３は、コンパレータ１０１のタイミングチャートの一例を示す図である。図３（ａ）はコンパレータクロック２０２の出力の一例であり、図３（ｂ）はＮｏｄｅ１ｐ及びＮｏｄｅ１ｍの出力の一例であり、図３（ｃ）はＮｏｄｅ２ｐ及びＮｏｄｅ２ｍの出力の一例であり、図３（ｄ）はＯＵＴＰ、ＯＵＴＭの出力の一例である。
　時刻ｔ１１においてコンパレータクロック（Ｃ－ＣＬＫ）２０２が立ち下がると、つまりＬｏｗ期間になると、コンパレータ１０１のプリチャージ動作が始まり、Ｎｏｄｅ１ｐ及びＮｏｄｅ１ｍがグランド電位から電源電位まで立ち上がる。Ｎｏｄｅ１ｐ及びＮｏｄｅ１ｍが立ち上がり、所定の電圧に達すると、Ｎｏｄｅ２ｐ及びＮｏｄｅ２ｍの一方はグランド電位に維持され、Ｎｏｄｅ２ｐ及びＮｏｄｅ２ｍの他方は電源電位からグランド電位に立ち下がる。
　なお、プリチャージ期間は、例えば、Ｎｏｄｅ１ｐ及びＮｏｄｅ１ｍがグランド電位から立ち上がり始めた時点ｔ１１から、Ｎｏｄｅ２ｐ及びＮｏｄｅ２ｍがグランド電位となった時点ｔ１２までの期間である。
　なお、Ｎｏｄｅ１ｐとＮｏｄｅ１ｍとの間、又は、Ｎｏｄｅ２ｐとＮｏｄｅ２ｍとの間に差があると、次回の比較動作に影響を与えて正確な比較が困難であるので、プリチャージ期間は長いことが望ましい。
　続いて、時刻ｔ１３においてコンパレータクロック２０２が立ち上がると、つまりＨｉｇｈ期間になると、比較動作が始まり、Ｎｏｄｅ１ｐ及びＮｏｄｅ１ｍは電源電位からグランド電位に立ち下がる。ＶＩＮＰとＶＩＮＭとの電位差により、Ｎｏｄｅ１ｐが立ち下がる速度とＮｏｄｅ１ｍが立ち下がる速度とに差が現われる。
　ＶＩＮＰがＶＩＮＭよりも高電位である場合、Ｎｏｄｅ１ｍがＮｏｄｅ１ｐよりも早く立ち下がる。Ｎｏｄｅ１ｐ及びＮｏｄｅ１ｍが立ち下がると、Ｎｏｄｅ２ｐ及びＮｏｄｅ２ｍが立ち上がろうとする。しかし、２段目の内部ブロックＮ１２はラッチ構成になっているので、Ｎｏｄｅ２ｐ及びＮｏｄｅ２ｍが同時に立ち上がることはない。
　図３（ｂ）において、Ｎｏｄｅ１ｐ（破線）がＮｏｄｅ１ｍ（実線）よりも早く立ち下がると、Ｎｏｄｅ２ｍがＮｏｄｅ２ｐよりも早く立ち上がり始めて、Ｎｏｄｅ２ｐが立ち上がることを抑制する。従って、図３（ｃ）において、Ｎｏｄｅ２ｍ（実線）は立ち上がり、Ｎｏｄｅ２ｐ（破線）はグランド電位に戻っていく。
　一方、ＶＩＮＰがＶＩＮＭよりも低電位である場合、図３（ｂ）において、Ｎｏｄｅ１ｐ（破線）がＮｏｄｅ１ｍ（実線）よりも早く立ち下がる。Ｎｏｄｅ１ｍ及びＮｏｄｅ１ｐが立ち下がると、図３（ｃ）において、Ｎｏｄｅ２ｍ及びＮｏｄｅ２ｐが立ち上がろうとする。しかし、２段目の内部ブロックＮ１２はラッチ構成になっているので、Ｎｏｄｅ２ｐ及びＮｏｄｅ２ｍが同時に立ち上がることはない。
　図３（ｂ）において、Ｎｏｄｅ１ｐがＮｏｄｅ１ｍよりも早く立ち下がると、図３（ｃ）において、Ｎｏｄｅ２ｍがＮｏｄｅ２ｐよりも早く立ち上がり始めて、Ｎｏｄｅ２ｐが立ち上がることを抑制する。従って、Ｎｏｄｅ２ｍ（実線）は立ち上がり、Ｎｏｄｅ２ｐ（破線）はグランド電位に戻っていく。
　従って、ＶＩＮＰがＶＩＮＭよりも高電位では、比較結果２０５としてＨｉｇｈが出力され、ＶＩＮＰがＶＩＮＭよりも低電位では、比較結果２０５としてＬｏｗが出力される。
　また、コンパレータ１０１は、ＶＩＮＰ及びＶＩＮＭをさらに１つずつ設け、差動構成としてもよい。入力信号２０３及び所定値２０４としてのリファレンス信号も差動となる。コンパレータ１０１への入力信号が差動であっても、コンパレータ１０１が差動構成であれば、２つの入力信号をコンパレータ１０１に入力できるので、コンパレータ１０１内において信号パワーを２倍にでき、ノイズの影響を半分にできる。
　次に、クロック生成器１０２の詳細について説明する。
　図４は、クロック生成器１０２の第１回路例を示す図である。
　クロック生成器１０２は、外部クロック２０１を入力し、インバータ１０７を介して、外部クロック２０１を第１クロック２１７と第２クロック２１８とに分岐させる。なお、第１クロック２１７と第２クロック２１８との周期と位相は同一である。
　プリチャージ期間生成器１０６は、第２クロック２１８を入力し、論理反転し、反転結果をコンパレータ１０１によるプリチャージ期間分遅延させ、第３クロック２１９として出力する。ＯＲ回路１０５は、第１クロック２１７と第３クロック２１９とを入力し、第１クロック２１７と第３クロック２１９との論理和をコンパレータクロック２０２として出力する。
　なお、図面においては、第１クロック２１７を「ｃｌｋ１」とも記載する。また、第２クロック２１８を「ｃｌｋ２」とも記載する。また、第３クロック２１９を「ｃｌｋ３」とも記載する。
　図５は、クロック生成器１０２の第１回路例のタイミングチャートの一例を示す図である。ここでは、外部クロック２０１、第１クロック２１７及び第２クロック２１８、第３クロック２１９、並びにコンパレータクロック２０２の出力例を示す。
　コンパレータクロック２０２の第１の期間は、プリチャージ期間生成器１０６の内部ブロックの動作に起因する遅延期間であり、コンパレータ１０１のプリチャージ期間に相当する期間（プリチャージ模擬動作期間）である。図５では、クロック生成器１０２により出力されるコンパレータクロック２０２は、プリチャージ期間においてＬｏｗになる。
　図６は、クロック生成器１０２の第２回路例を示す図である。
　図６のクロック生成器１０２は、コンパレータ１０１のプリチャージ期間に対応するコンパレータクロック２０２の第１の期間を調整できる。図６のクロック生成器１０２では、ＯＲ回路１０５の前段に遅延制御回路１１０が挿入され、プリチャージ期間生成器１０６の前段に遅延制御回路１１１が挿入される。
　遅延制御回路１１０，１１１は、コンパレータクロック２０２の第１の期間を調整するための回路である。遅延制御回路１１０，１１１を備えることで、より高精度にコンパレータ１０１のプリチャージ期間を推定でき、好適にコンパレータ１０１がプリチャージできる。
　遅延制御回路１１０は、例えば、外部から入力される第１遅延制御信号２２３により遅延時間を制御する。遅延制御回路１１１は、例えば、外部から入力される第２遅延制御信号２２４により遅延時間を制御する。
　遅延制御回路１１０の遅延時間を長くする、又は、遅延制御回路１１１の遅延時間を短くすると、コンパレータクロック２０２の第１の期間は短くなる。一方、遅延制御回路１１０の遅延時間を長くする、又は、遅延制御回路１１１の遅延時間を短くすると、コンパレータクロック２０２の第２の期間は長くなる。
　コンパレータ１０１がプリチャージ動作する場合、Ｎｏｄｅ１ｐとＮｏｄｅ１ｍとの差、又は、Ｎｏｄｅ２ｐとＮｏｄｅ２ｍとの差があると、ノード間の差は次回の比較動作の誤差となる。プリチャージ期間を長めに設けることにより、Ｎｏｄｅ１ｐ及びＮｏｄｅ１ｍを電源電圧に安定し、Ｎｏｄｅ２ｐ及びＮｏｄｅ２ｍをグランド電位に安定するため、次の比較動作の誤差が小さくなる。プリチャージ期間を長めに設けるためには、コンパレータクロック２０２の第１の期間を、コンパレータ１０１のプリチャージ期間よりも長く設定しておけばよい。
　図７は、クロック生成器１０２の第３回路例を示す図である。クロック生成器１０２の第１回路例と比較すると、インバータ１０７を備えず、ＯＲ回路１０５がＮＡＮＤ回路１０９に変更されている。インバータ１０７を備えていないため、外部クロック２０１は、反転されずにＮＡＮＤ回路１０９及びプリチャージ期間生成器１０６へ出力される。ＮＡＮＤ回路１０９は、外部クロック２０１とプリチャージ期間生成器１０６から出力される第４クロック２２２とを入力し、論理演算する。図面においては、第４クロック２２２を「ｃｌｋ４」とも記載する。
　クロック生成器１０２の第３回路例の構成であっても、プリチャージ期間生成器１０６の遅延時間（第１の期間）は、コンパレータクロック２０２のプリチャージ期間に対応する。
　なお、クロック生成器１０２において、外部クロック２０１を分岐させた後にバッファを挿入することによって、高周波信号の鈍りを抑制できる。
　次に、プリチャージ期間生成器１０６の詳細について説明する。
　図８は、プリチャージ期間生成器１０６の第１回路例を示す図である。図９は、プリチャージ期間生成器１０６の第２回路例を示す図である。
　プリチャージ期間生成器１０６は、コンパレータ１０１のプリチャージ動作を検証するため、プリチャージ動作を模擬した動作であるプリチャージ模擬動作を行う。図８及び図９では、プリチャージ期間生成器１０６は、コンパレータ１０１のレプリカ回路を含む。レプリカ回路は、コンパレータ１０１に含まれるプリチャージ動作に係る構成を含む。プリチャージ期間生成器１０６は、例えばコンパレータ１０１と同数のトランジスタを含む。
　具体的には、プリチャージ期間生成器１０６は、コンパレータ１０１と同様に、複数段の内部ブロックを含む。ここでは、内部ブロックが２段であるが、３段以上であってもよい。初段の内部ブロックＮ２１には、プリチャージ用トランジスタＴ２１及び入力用トランジスタＴ２２を含む。また、プリチャージ期間生成器１０６は、例えばコンパレータ１０１と同数のトランジスタを含む。
　一方、プリチャージ期間生成器１０６は、プリチャージ動作には影響を与えないコンパレータ１０１におけるＮＡＮＤラッチ回路２０６に相当する回路を含まない。また内部ブロックＮ２２は、図２のコンパレータ１０１のＮ１２とは配線を変更し、また、ＮＡＮＤラッチ回路２０６にも接続されないため、ラッチ構成ではなくなり、ｃｌｋ２がＨｉｇｈであると、ｐｒｅ.ｎｏｄｅ２ｐとｐｒｅ.ｎｏｄｅ２ｍはそれぞれ立ち上がることができる。よって、プリチャージ期間に対応する第１の期間は、入力信号の電位差に依存せず、一定となる。さらに、比較期間に対応する第２の期間も、一定となる。
　プリチャージ用トランジスタＴ２１には、第２クロック２１８が入力される。入力用トランジスタＴ２２には、所定の電圧（例えば電源電圧ＶＤＤ）が入力される。なお、ＶＤＤでなくても、例えば０．６Ｖ以上の所定の電圧が入力されてもよい。
　ｐｒｅ．Ｎｏｄｅ１ｐ及びｐｒｅ．Ｎｏｄｅ１ｍは、プリチャージ期間生成器１０６内の初段の内部ブロックＮ２１の出力であり、ｐｒｅ．Ｎｏｄｅ１ｐが出力信号の正側、ｐｒｅ．Ｎｏｄｅ１ｍが出力信号の負側である。ｐｒｅ．Ｎｏｄｅ２ｐ及びｐｒｅ．Ｎｏｄｅ２ｍは、プリチャージ期間生成器１０６内の二段目の内部ブロックＮ２２の出力であり、ｐｒｅ．Ｎｏｄｅ２ｐが出力信号の正側、ｐｒｅ．Ｎｏｄｅ２ｍが出力信号の負側である。
　ｐｒｅ．Ｎｏｄｅ２ｍは、インバータ２３１に接続される。インバータ２３１の出力が、第３クロック２１９として出力される。インバータ２３１をｐｒｅ．Ｎｏｄｅ２ｍの後段に挿入することにより、インバータ２３１が負荷として機能し、プリチャージ期間生成器１０６における遅延時間が、コンパレータ１０１のプリチャージ期間と等しくなる。
　図１０は、プリチャージ期間生成器１０６のタイミングチャートの一例を示す図である。プリチャージ期間生成器１０６の入力としての第２クロック２１８が立ち下がると、ｐｒｅ.Ｎｏｄｅ１ｐとｐｒｅ.Ｎｏｄｅ１ｍとが立ち上がる（例えば電源電位となる）。そして、ｐｒｅ.Ｎｏｄｅ２ｐとｐｒｅ.Ｎｏｄｅ２ｍとが立ち下がる（例えばグランド電位となる）。つまり、ｐｒｅ.Ｎｏｄｅ１ｐとｐｒｅ.Ｎｏｄｅ１ｍとが所定値以上となり、ｐｒｅ.Ｎｏｄｅ２ｐとｐｒｅ.Ｎｏｄｅ２ｍとが所定値以下となると、プリチャージ期間生成器１０６の出力としての第３クロック２１９が立ち上がる。
　プリチャージ期間生成器１０６は、各内部ブロックＮ２１，Ｎ２２の電圧が所定値（例えば電源電位又はグランド電位）に達した時点に基づいて、前記第１の期間の開始時点及び終了時点を決定してもよい。これにより、各内部ブロックの出力からコンパレータ１０１のプリチャージ期間を推定できる。
　プリチャージ期間生成器１０６のプリチャージ模擬動作は、コンパレータ１０１のプリチャージ動作と同じ動作である。従って、プリチャージ期間生成器１０６により生成される遅延時間（第１の期間）は、コンパレータ１０１のプリチャージ動作の遅延時間と等しくなる。第１の期間とプリチャージ期間とを等しくすることで、第１の期間を最短期間に設定でき、比較期間に対応する第２の期間をより長く確保できる。従って、コンパレータ１０１の最小解像度をより向上できる。
　また、プリチャージ模擬動作は、コンパレータ１０１のプリチャージ動作を模擬し、プリチャージ期間に相当する遅延時間を生成することが目的である。従って、プリチャージ期間生成器１０６は、コンパレータ１０１に含まれるトランジスタの全てを含まなくても良い。つまり、プリチャージ期間生成器１０６は、コンパレータ１０１に含まれるトランジスタと同一の構成のトランジスタを一部含めばよく、一部省略されてもよい。トランジスタの一部を省略することにより、プリチャージ期間生成器１０６を小面積化及び低消費電力化できる。
　また、コンパレータ１０１に含まれるトランジスタとプリチャージ期間生成器１０６に含まれるトランジスタとは、例えば物理的に同一の大きさである。物理的な大きさとは、例えばＬＷ（縦横）サイズである。物理的な大きさを同じにすることにより、プリチャージ動作をより正確に模擬できる。
　また、コンパレータ１０１のプリチャージ動作は、図３の時刻ｔ１１～ｔ１２のプリチャージ期間において実行される。プリチャージ期間は、図１０の時刻ｔ２１～２２のプリチャージ模擬動作期間（第１の期間）に相当する。
　図１０では、プリチャージの模擬動作においては、全ての内部ブロック（ここでは内部ブロックＮ２１及びＮ２２）がグランド電位と電源電位との間において振幅（フル振幅）する。つまり、デジタル回路的に、グランド電位及び電源電位のいずれかの電位に動作する。これは、図８、図９のＮ２２はラッチ構成を含まないためである。従って、微小電圧のノイズ（例えば、±１ｍｖのトランジスタノイズ又は熱ノイズ）が重畳されても、プリチャージ動作に対して遅延時間が大きく変化しない。
　また、コンパレータ１０１の比較期間として、コンパレータ１０１が比較対象とする信号の最小入力電圧差を比較するための時間を確保する必要がある。よって、まず、コンパレータ１０１の入力用トランジスタＴ１２に入力される最小入力電圧差を比較するために必要な時間を算出する。そして、コンパレータクロック２０２の一周期分から、上記算出された時間を除いた期間に、コンパレータ１０１のプリチャージ動作が完了するよう、コンパレータ１０１を設計する。なお、ＣＬＫ３の立ち下がりポイントは、ＣＬＫ２がＨｉｇｈである期間内であれば良い。図１０において、例えば、ｐｒｅ.Ｎｏｄｅ１ｐ及びｐｒｅ.Ｎｏｄｅ１ｍがグランド電位になった場合、又は、ｐｒｅ.Ｎｏｄｅ２ｐ及びｐｒｅ.Ｎｏｄｅ２ｍが電源電位になった場合、ＣＬＫ３を立ち下げれば良い。
　プリチャージ期間生成器１０６によれば、フル振幅により行われるプリチャージの模擬動作に基づいて、コンパレータ１０１のプリチャージ期間に相当するコンパレータクロック２０２の第１の期間を決定できる。また、プリチャージ動作の模擬動作はフル振幅であるので、ノイズによってコンパレータクロック２０２の第１の期間が変動せず、コンパレータクロック２０２のデューティは毎クロック一定である。従って、コンパレータ１０１の最小解像度は、毎クロック同じ精度を維持できる。
　また、プリチャージ期間生成器１０６の前段に、図６に示した遅延制御回路１１１を挿入することを想定する。ｐｒｅ.Ｎｏｄｅ１ｐ及びｐｒｅ.Ｎｏｄｅ１ｍをＶＤＤまで確実にセトリング（Ｓｅｔｔｌｉｎｇ）でき、ｐｒｅ.Ｎｏｄｅ２ｐ及びｐｒｅ.Ｎｏｄｅ２ｍを電源電位まで確実にセトリングできる。これにより、プリチャージが完了する前に論理（比較動作）が進行することを回避できる。
　次に、コンパレータクロック２０２のクロック周波数について説明する。
　図１１は、コンパレータクロック２０２のクロック周波数の一例を示す図である。クロックＡ及びクロックＢは、コンパレータクロック２０２の一例である。クロックＡの周期は、クロックＢの周期よりも短い。
　コンパレータクロック２０２の周期から、プリチャージ期間に相当する第１の期間を除いた期間が、比較期間に相当する第２の期間である。第１の期間は、上述の通りクロック周波数によっては変化しないので、クロック周波数を低くした場合、クロック周期が長くなった分第２の期間を長くできる。コンパレータ１０１の比較期間が長くなると最小解像度は小さくなる、つまり、解像度が向上するので、コンパレータクロック２０２の第２の期間が長くなると、コンパレータ１０１の最小解像度を小さくできる。
　ＡＤ変換器１００は、比較器及びクロック生成器１０２を備える。比較器は、第１のクロックの第１の期間において、入力信号と所定値とを比較するための比較回路と、第１のクロックの第２の期間において、次回の比較動作のために内部電圧を所定値にプリチャージするためのプリチャージ回路と、を含む比較器と、を含む。クロック生成器１０２は、第２のクロックを用いて、第１のクロックを生成する。また、クロック生成器１０２は、比較器のプリチャージ回路のレプリカ回路を含み、プリチャージ回路のレプリカ回路において、プリチャージの開始から終了までの期間を、第１のクロックの第２の期間とする。
　比較器は、例えばコンパレータ１０１である。第１のクロックは、例えばコンパレータクロック２０２である。第２のクロックは、例えば外部クロック２０１である。
　ＡＤ変換器１００によれば、プリチャージの模擬動作はフル振幅動作なので、第１の期間はノイズの影響をほとんど受けず一定である。また、比較器のレプリカの比較時間からクロックのＨｉｇｈ期間を決定するのではなく、レプリカの比較器のプリチャージ期間に相当する期間からクロックのＬｏｗ期間を決定する。従って、クロックデューティは一定である。
　また、クロックのＬｏｗ期間を一定に決定し、残りの期間をＨｉｇｈとする。従って、クロック周波数を低くすると、周期が長くなった分、Ｈｉｇｈ期間が長くなり、比較器の比較できる最小電圧差も小さくなり、ＡＤ変換器の解像度が細かくなる。
　また、コンパレータ１０１のクロックのデューティが毎回等しいので、コンパレータ１０１の最小解像度がクロック毎に等しく、ＳＮＲ（Ｓｉｇｎａｌ　ｔｏ　Ｎｏｉｓｅ　Ｒａｔｉｏ）が設計値どおりとなり、高精度に計測可能となる。
（第２の実施形態）
　図１２は、第２の実施形態におけるＡＤ変換器１００Ｂの構成例を示す図である。ＡＤ変換器１００Ｂは、フラッシュＡＤ変換器である。ＡＤ変換器１００Ｂは、複数のコンパレータ１０１Ａ，１０１Ｂ，１０１Ｃ，１０１Ｄと、クロック生成器１０２と、を備える。なお、コンパレータの台数はこれに限られない。
　各コンパレータ１０１Ａ～１０１Ｄは、クロック生成器１０２から出力された同一のコンパレータクロック２０２を入力する。また、各コンパレータ１０１Ａ～１０１Ｄに設定される各所定値２０４Ａ～２０４Ｄは、各々異なる電圧である。各コンパレータ１０１Ａ～１０１Ｄから出力される比較結果２０５Ａ～２０５Ｄは、例えば温度計コードにより表される。
　例えば、所定値２０４Ａ：９５０ｍＶ、所定値２０４Ｂ：９００ｍＶ、所定値２０４Ｃ：８５０ｍＶ、所定値２０４Ｄ：８００ｍＶとする。入力信号２０３が８００ｍＶ未満では、温度計コードは、２０５Ａ，Ｂ，Ｃ，Ｄ＝（０，０，０，０）となる。すなわち、比較結果２０５Ａ～２０５Ｄは「０」つまり「Ｌｏｗ」となる。
　なお、理想的なコンパレータの動作としては、入力電圧と所定値とが等しい場合、コンパレータの出力はメタステーブル状態となる。ただし、ノイズの影響によって、Ｈｉｇｈ又はＬｏｗとなるので、ここでは、Ｈｉｇｈとして説明する。
　また、入力信号２０３が８００ｍＶ以上８５０ｍＶ未満では、温度計コードは、２０５Ａ，Ｂ，Ｃ，Ｄ＝（０，０，０，１）となる。すなわち、比較結果２０５Ａ～２０５Ｃは「０」となり、比較結果２０５Ｄは「１」つまり「Ｈｉｇｈ」となる。
　また、入力信号２０３が８５０ｍＶ以上９００ｍＶ未満では、温度計コードは、２０５Ａ，Ｂ，Ｃ，Ｄ＝（０，０，１，１）となる。すなわち、比較結果２０５Ａ，２０５Ｂは「０」となり、比較結果２０５Ｃ，２０５Ｄは「１」となる。
　また、入力信号２０３が９００ｍＶ以上９５０ｍＶ未満では、温度計コードは、２０５Ａ，Ｂ，Ｃ，Ｄ＝（０，１，１，１）となる。すなわち、比較結果２０５Ａは「０」となり、２０５Ｂ～２０５Ｄは「１」となる。
　また、入力信号２０３が９５０ｍＶ以上では、温度計コードは、２０５Ａ，Ｂ，Ｃ，Ｄ＝（１，１，１，１）となる。すなわち、比較結果２０５Ａ～２０５Ｄは「１」となる。
　ＡＤ変換器１００Ｂでは、複数のコンパレータ１０１Ａ～１０１Ｄを複数個並列に並べ、複数のコンパレータ１０１Ａ～１０１Ｄのクロックとしてコンパレータクロック２０２を与える。ＡＤ変換器１００Ｂによれば、全てのコンパレータ１０１Ａ～１０１Ｄのクロックのデューティが等しいので、コンパレータ１０１Ａ～１０１Ｄの最小解像度が等しく、ＳＮＲが設計値どおりとなる。従って、高精度に計測可能なフラッシュＡＤ変換器を実現できる。
（第３の実施形態）
　図１３は、第３の実施形態における受信装置１０００の構成例を示す図である。受信装置１０００は、複数の通信規格に準拠した受信装置である。受信装置１０００は、第１クロック生成部１０１０，第２クロック生成部１０２０、選択部１０３０、ＡＤ変換器１０４０、復調部１０５０，１０６０、及びアクセス制御部１０７０を備える。
　第１クロック生成部１０１０，第２クロック生成部１０２０は、クロックを発生させる装置であり、例えば、水晶発振器、パルスジェネレータ、ファンクションジェネレータである。第１クロック生成部１０１０は、第１の通信規格に準拠した通信を実現するための第１クロック１０１１を生成する。第２クロック生成部１０２０は、第２の通信規格に準拠した通信を実現するための第２クロック１０２１を生成する。
　選択部１０３０は、アクセス制御部１０７０からの指令に応じて、第１クロック生成部１０１０又は第２クロック生成部１０２０を選択する。
　ＡＤ変換器１０４０は、先に説明したＡＤ変換器１００又は１００Ｂである。ＡＤ変換器１０４０は、受信信号を入力し、入力されたアナログ信号をデジタル信号に変換し、変換信号を出力する。
　第１の復調部１０５０は、受信装置１０００が第１の通信規格に準拠する場合に、ＡＤ変換器１０４０からのデジタル信号を第１の通信規格に従って復調する。つまり、第１の復調部１０５０は、第１の復調処理を行う。第２の復調部１０６０は、受信装置１０００が第２の通信規格に準拠する場合に、ＡＤ変換器１０４０からのデジタル信号を第２の通信規格に従って復調する。つまり、第２の復調部１０６０は、第２の復調処理を行う。
　アクセス制御部１０７０は、例えば受信信号により通信に用いられた通信規格を推定し、通信規格に応じて、選択部１０３０から出力するクロックと、第１の復調部１０５０又は第２の復調部１０６０による復調処理の方式と、を決定する機能を有する。
　なお、通信開始時は、第１の通信規格を用いることを、予め、送信機と受信機間において定めておく。
　アクセス制御部１０７０は、復調部１０５０、１０６０の出力（例えば、音楽ファイル、動画ストリーミングデータ）をホスト（ＰＣ又はアプリケーション）に出力する。
　第１の通信規格では、選択部１０３０は、第１クロック生成部１０１０により生成された第１クロック１０１１を、ＡＤ変換器１０４０に出力する。次に、第１の復調部１０５０は、ＡＤ変換器１０４０の出力に対して復調処理する。
　第２の通信規格では，選択部１０３０は、第２クロック生成部１０２０により生成された第２クロック１０２１を、ＡＤ変換器１０４０に出力する。次に、第２の復調部１０６０は、ＡＤ変換器１０４０の出力に対して復調処理する。
　受信装置１０００によれば、受信信号から推定される通信規格に対応して復調処理できる。また、複数の通信規格に準拠する通信システムにおいて、ＡＤ変換器１０４０を用いる場合、クロック周波数に対応するサンプリングレートの低い方の通信規格の有効ビットを増加できる。
　例えば、ＩＥＥＥ８０２．１１ａｄ規格の通信には、ＳＣ－ＰＨＹ及びＯＦＤＭ－ＰＨＹのモードがある。ＯＦＤＭ－ＰＨＹではＳＣ－ＰＨＹよりもサンプリングレートを低下させてもよいが、高い分解能（最小解像度）が要求される。ＡＤ変換器１０４０は、クロック周波数を低下させることで有効ビット数を増加でき、高い分解能を確保できる。従って、ＩＥＥＥ８０２．１１ａｄの上記２つのモードに好適である
　本開示は、上記実施形態の構成に限られるものではなく、特許請求の範囲で示した機能、または本実施形態の構成が持つ機能が達成できる構成であれば、どのようなものであっても適用可能である。
　上記実施形態では、本開示はハードウェアを用いて構成する場合を例にとって説明したが、本開示はハードウェアとの連携においてソフトウェアでも実現することも可能である。
　また、上記実施形態の説明に用いた各機能ブロックは、典型的には集積回路であるＬＳＩとして実現される。これらは個別に１チップ化されてもよいし、一部または全てを含む１チップとしてもよい。ここでは、ＬＳＩとしてもよいし、集積度の違いにより、ＩＣ、システムＬＳＩ、スーパーＬＳＩ、ウルトラＬＳＩと呼称してもよい。
　また、集積回路化の手法はＬＳＩに限るものではなく、専用回路または汎用プロセッサで実現してもよい。例えば、ＬＳＩ製造後にプログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）、ＬＳＩ内部の回路セルの接続、又は、設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。
　さらには、半導体技術の進歩又は派生する別技術によりＬＳＩに置き換わる集積回路化の技術が登場すれば、当然、その技術を用いて機能ブロックの集積化を行ってもよい。バイオ技術の適用等が可能性としてありえる。
　本開示は、2012年9月7日出願の日本特許出願No.2012-197704に基づくものであり、その内容はここに参照として取り込まれる。
　本開示は、ＡＤ変換器の変換精度を向上できるＡＤ変換器及び受信装置等に有用である。
１００，１００Ｂ　ＡＤ変換器
１０１，１０１Ａ～１０１Ｄ　コンパレータ
１０２　クロック生成器
１０５　ＯＲ回路
１０６　プリチャージ期間生成器
１０７　インバータ
１０９　ＮＡＮＤ回路
１１０，１１１　遅延調整回路
２０１　外部クロック
２０２　コンパレータクロック
２０３　入力信号
２０４，２０４Ａ～２０４Ｄ　所定値
２０５，２０５Ａ～２０５Ｄ　比較結果
２０６　ＮＡＮＤラッチ回路
２０７－１，２０７－２、２３１－１，２３２－２　インバータ
２１７　第１クロック
２１８　第２クロック
２１９　第３クロック
２２２　第４クロック
２２３　第１遅延制御信号
２２４　第２遅延制御信号
１０００　受信装置
１０１０　第１クロック生成部
１０２０　第２クロック生成部
１０３０　選択部
１０４０　ＡＤ変換器
１０５０　第１の復調部
１０６０　第２の復調部
１０７０　アクセス制御部
Ｔ１１，Ｔ２１　プリチャージ用トランジスタ
Ｔ１２，Ｔ２２　入力用トランジスタ
Ｎ１１，Ｎ１２，Ｎ２１，Ｎ２２　内部ブロック

Claims (12)

  1. 　第２のクロックを用いて、第１のクロックを生成するクロック生成器と、
    　前記第１のクロックの第１の期間において、入力信号と所定値とを比較するための比較回路と、前記第１のクロックの第２の期間において、次回の比較動作のために内部電圧を所定値にプリチャージするためのプリチャージ回路と、を含む比較器と、
    　を備え、
    　前記クロック生成器は、
    　前記比較器のプリチャージ回路のレプリカ回路を含み、
    　前記プリチャージ回路のレプリカ回路において、プリチャージの開始から終了までの期間であるプリチャージ期間を、前記第１のクロックの第２の期間とする、
    　ＡＤ変換器。
  2. 　請求項１に記載のＡＤ変換器であって、
    　前記クロック生成器は、
    　前記プリチャージ回路のレプリカ回路に含まれる内部ブロックにおける遅延時間に基づいて、前記第１のクロックを生成するＡＤ変換器。
  3. 　請求項１に記載のＡＤ変換器であって、
    　前記比較器は、複数段の内部ブロックとラッチ回路とを含み、
    　前記比較回路は、
    　前記複数段の内部ブロックのうち、初段の内部ブロックに含まれ、前記入力信号が入力される入力用トランジスタと、
    　前記複数段の内部ブロックのうち、前記ラッチ回路に接続され、ラッチを構成する第２の内部ブロックと、
    　を含み、
    　前記プリチャージ回路は、
    　前記複数段の内部ブロックのうち、前記初段の内部ブロックに含まれ、前記第１のクロックが入力されるプリチャージ用トランジスタ、を含む。
    　ＡＤ変換器。
  4. 　請求項３に記載のＡＤ変換器であって、
    　前記クロック生成器は、
    　複数段の内部ブロックを含み、
    　前記複数段の内部ブロックのうち、初段の内部ブロックは、前記第２のクロックが入力されるプリチャージ用トランジスタと、所定の電圧が入力される入力用トランジスタと、を含み、
    　前記複数段の内部ブロックのうち、前記第１のクロックを出力する内部ブロックは、前記比較回路の第２の内部ブロックの配線を変更した内部ブロックである、ＡＤ変換器。
  5. 　請求項１ないし４のいずれか１項に記載のＡＤ変換器であって、
    　前記クロック生成器は、前記第１の期間を調整するための遅延制御回路を備えるＡＤ変換器。
  6. 　請求項１ないし５のいずれか１項に記載のＡＤ変換器であって、
    　前記第１の期間は、前記プリチャージ期間と同じであるＡＤ変換器。
  7. 　請求項１ないし５のいずれか１項に記載のＡＤ変換器であって、
    　前記第１の期間は、前記プリチャージ期間よりも長いＡＤ変換器。
  8. 　請求項１ないし７のいずれか１項に記載のＡＤ変換器であって、
    　前記比較器は、差動比較器であるＡＤ変換器。
  9. 　請求項１ないし８のいずれか１項に記載のＡＤ変換器であって、
    　前記クロック生成器は、前記比較器に含まれるトランジスタと物理的に同一の大きさのトランジスタを含むＡＤ変換器。
  10. 　請求項１ないし８のいずれか１項に記載のＡＤ変換器であって、
    　前記クロック生成器は、前記比較器に含まれるトランジスタと同一の構成のトランジスタを含むＡＤ変換器。
  11. 　請求項１ないし１０のいずれか１項に記載のＡＤ変換器であって、
    　前記比較器を複数個備え、
    　各比較器は、並列に接続され、前記クロック生成器から出力された同一の前記第１のクロックを入力するＡＤ変換器。
  12. 　複数の通信規格に準拠する受信装置であって，
    　請求項１ないし１１のいずれか１項に記載のＡＤ変換器と、
    　前記ＡＤ変換器に入力するクロックを、通信規格に応じて生成するクロック生成部と、
    　前記ＡＤ変換器から出力された変換信号を、前記通信規格に応じて復調する復調部と、
    　前記復調部による復調処理の方式及び前記クロック生成部が生成するクロックを、前記通信規格に応じて決定するアクセス制御部と、
    　を備えた受信装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110798211A (zh) * 2019-09-30 2020-02-14 西南电子技术研究所（中国电子科技集团公司第十研究所） 并行adc采样系统传输路径延时误差的通用校准方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI658701B (zh) * 2018-02-07 2019-05-01 National Taiwan University Of Science And Technology 動態電流關聯電路及其應用之比較器及類比數位轉換裝置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59144931U (ja) * 1983-03-17 1984-09-27 ソニー株式会社 ラツチドコンパレ−タ
WO2008020567A1 (fr) * 2006-08-18 2008-02-21 Panasonic Corporation Convertisseur a/n
WO2008026440A1 (fr) * 2006-08-31 2008-03-06 Panasonic Corporation Convertisseur a/n

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59144931A (ja) 1983-02-07 1984-08-20 Advantest Corp 情報処理装置
JPH0837461A (ja) * 1994-07-22 1996-02-06 Matsushita Electric Ind Co Ltd Ａ／ｄ変換器
US7696918B2 (en) * 2008-07-21 2010-04-13 Tokyo Institute Of Technology A-D convert apparatus

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59144931U (ja) * 1983-03-17 1984-09-27 ソニー株式会社 ラツチドコンパレ−タ
WO2008020567A1 (fr) * 2006-08-18 2008-02-21 Panasonic Corporation Convertisseur a/n
WO2008026440A1 (fr) * 2006-08-31 2008-03-06 Panasonic Corporation Convertisseur a/n

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110798211A (zh) * 2019-09-30 2020-02-14 西南电子技术研究所（中国电子科技集团公司第十研究所） 并行adc采样系统传输路径延时误差的通用校准方法
CN110798211B (zh) * 2019-09-30 2023-05-23 西南电子技术研究所（中国电子科技集团公司第十研究所） 并行adc采样系统传输路径延时误差的通用校准方法

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