JPS6411171B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はアナログデイジタル変換器およびその
変換方法に関する。

高速高精度のアナログデイジタル変換器として
特開昭55−4116号公報にあるような逐次比較型ア
ナログデイジタル変換器が知られている。逐次比
較型アナログデイジタル変換器はデイジタルデー
タに応じてアナログの基準電圧を発生し、このア
ナログ基準電圧とデイジタル変換されるべき入力
電圧とを比較し、該比較結果に応じて制御回路に
より上記デイジタルデータを変更することにより
上位ビツトより順次その論理値を決定するもので
ある。このアナログデイジタル変換器はさらに高
い変換精度が必要であると共に、LSI化した場
合、そのLSIのチツプサイズが小さいことが必要
である。

デイジタル変換の精度である変換可能なデイジ
タルのビツト数を増大するには、デイジタルデー
タに応じて発生する基準電圧の分解能を高めるこ
とが必要である。この基準電圧を発生する電圧発
生回路は抵抗値の等しい多数の抵抗の直列回路を
有し、該直列回路に一定電圧が印加されたことに
より、上記抵抗で該一定電圧を抵抗分割すること
により多くの種類の基準電圧を発生する。このよ
うな構成の電圧発生回路において基準電圧の分解
能を上げるには、上記分割抵抗の数を増すことが
必要である。しかしこの方法では、１ビツト分だ
け分解能を増すのに２倍の数の分割抵抗が必要と
なる。例えば８ビツトの分解能を得るには256個
の分割抵抗が必要であり、１ビツト分だけ分解能
を上げ、９ビツトの分解能を得るには２倍の数の
512個の分割抵抗が必要である。このように１ビ
ツト分の分解能を上げるには２倍の数の分割抵抗
が必要となる。

このことはアナログデイジタル変換器をLSIに
て作る場合、電圧発生回路の作成に必要なチツプ
面積が非常に大きくなることを意味する。さらに
１ビツト分の分解能を上げる毎に電圧発生回路の
チツプ面積は２倍となるので、このチツプ面積の
増大はアナログデイジタル変換器全体のチツプ面
積を増大させ、コストアツプとなる。さらに、基
準電圧の面積の増大に共なつて分割抵抗に加わる
パツケージケースからの機械的応力のバラツキの
要因が多くなり、一様な抵抗値の分割抵抗を得る
ことが困難となる等の理由でデイジタル変換精度
の向上の障害となる。

本発明の目的は、チツプ面積が小さいにもかか
わらず高い精度のデイジタル変換能力を有するア
ナログデイジタル変換器を提供することである。

本発明には、従来より使用されている電圧発生
回路を使用したアナログデイジタル変換器に、分
割抵抗の数を増すことなく、基準電圧の分解能を
上げることができるように電荷を分配できる少な
くとも２個のコンデンサが設けられている。電圧
発生回路の他数の出力の内の１つをデイジタルデ
ータに応じて選択する第１のスイツチング回路を
介して第１のコンデンサに印加し、さらに上記電
圧発生回路の他数の出力の内の１つをデイジタル
データに応じて選択する第２のスイツチング回路
を介して第２のコンデンサに印加する。第１のコ
ンデンサの容量に対し、第２のコンデンサの容量
を一定の関係にし、さらに第１と第２のコンデン
サの一端を接続する。第１のコンデンサの端子電
圧を第１のスイツチング回路により所定の値に設
定した後、この第１コンデンサに接続されている
第２のコンデンサへの印加電圧を変更することに
より第１のコンデンサの端子電圧を微調整し、高
分解能の多くの種類の基準電圧が発生するのと同
様の効果を得る。アナログデイジタル変換器の基
準電圧としてこの電圧を使用することにより、分
割抵抗の数を増すことなく高精度のデイジタル変
換を可能となる。

第１図は本発明のアナログデイジタル変換器の
１実施例を示すブロツク図である。本発明の理解
を助けるために、従来の方式で３ビツトの精度を
出し、本発明の改良によりさらに２ビツト分精度
をアツプさせた５ビツトのアナログデイジタル変
換器を示す。しかし、従来の方式は３ビツトに限
定されものではなく、現在の技術では８ビツトあ
るいは10ビツトのものが安価に作成でき、本発明
を使用すれば２ビツト〜４ビツトの精度の向上が
可能となる。

１ アナログデイジタル変換器の基本構成 電圧発生回路１０は抵抗Ｒ０〜Ｒ７からなる
直列回路を有する。これら抵抗Ｒ１〜Ｒ６は一
定値の抵抗Ｒ〔Ω〕であり、抵抗Ｒ０はＲ／２
〔Ω〕、抵抗Ｒ７は3R／２〔Ω〕である。電圧発
生回路１０に一定電圧Ｖ０を印加することによ
り各抵抗の接続点Ｎ０〜Ｎ７には抵抗値で分圧
された電圧が発生し、該各電圧はスイツチング
回路１４に印加される。

制御回路３２の出力であるデイジタルデータ
Ａ４〜Ａ０の内上位グループを構成するA4〜
A2ビツトに応じてスイツチ回路１４は電圧発
生回路１０の出力の内の１つを選択し、出力
VR１として、スイツチ動作を行なうMOSトラ
ンジスタTR２へ印加する。

一方電圧発生回路１０の出力の１部はスイツ
チ回路１６へも印加され、該スイツチ回路１６
は制御回路３２の出力の下位グループＡ１，Ａ
０に応じて電圧発生回路の出力の内の１つを選
択し、出力VR２としてコンデンサ２０を充電
する。

デイジタル変換されるべきアナログ入力電圧
VIN〔Ｖ〕はスイツチ動作を行なうトランジス
タTR１を介してコンデンサ１８を充電する。
アナログ入力電圧VINとスイツチ回路１４の
出力VR１の電圧は、インバータ２２，２６、
増幅器２８、コンデンサ２４、MOSトランジ
スタTR３，TR４とからなる比較回路３０に
より比較され、その比較結果Ｘが制御回路３２
へ入力される。制御回路３２は該比較結果Ｘに
基づき新たなデイジタルデータＡ４〜Ａ０を発
生する。この動作を繰返すことによりデイジタ
ルデータＡ４〜Ａ０の各ビツトは順に決定さ
れ、A0ビツトまで決定された時、デイジタル
変換は完了する。

２ スイツチ回路１４の詳細回路 第１図のスイツチ回路１４は、既によく知ら
れた回路であり、第２図にその詳細回路を示
す。トリー状に配置されMOSトランジスタに
より構成されたスイツチ５２〜７８がデイジタ
ルデータＡ４〜Ａ２およびインバータ８０〜８
４により作られた信号により選択的に導通す
る。これにより、接続点Ｎ７〜Ｎ０の各電圧の
内の１つが選択され、電圧VR１として出力さ
れる。

３ スイツチ回路１６の詳細回路 第３図は第１図のスイツチ回路１６の詳細回
路である。インバータ８６，８８とANDゲー
ト９０〜９６はデコーダを形成し、MOSトラ
ンジスタ９０〜１０４の内の１つをデイジタル
データの下位ビツトA1、A0によつて選択的に
導通する。

４ 制御回路３２の詳細回路 第１図に示す制御回路３２の詳細回路を第４
図〜第７図に示す。第４図は同期信号Φ１，Φ
２の発生回路であり、クロツクゼエネレータ１
１０の出力に応じてNORゲート１１２，１１
８、インバータ１１６、遅延回路１１４，１２
０が動作する。第５図は第４図に示す同期信号
Φ１，Φ２の発生回路の動作波形図であり、(A)
はクロツクゼネレータ１１０の出力、(B)は同期
信号Φ２の波形、(C)は同期信号Φ１の波形を示
す。同期信号Φ１，Φ２が論理値“１”でオー
バラツプするのを防止するため、遅延回路１１
４，１２０が設けられていて、同期信号Φ２が
論理値“０”になつた後、遅延回路１２０で遅
延されてNORゲート１１８へ“０”が入力さ
れ、その結果Φ１が遅れて“１”となる。一
方、同期信号Φ１が“０”になつた時、その
“０”は遅延回路１１４により遅れてNORゲー
ト１１２へ入力され、その結果、同期信号Φ２
は遅れて“１”となる。以上の動作により同期
信号Φ１，Φ２の“１”状態は互いにオーバラ
ツプすることがない。

第６図は第１図のMOSトランジスタTR１〜
TR４を制御する信号φ１，φ２の発生回路で
ある。次に説明する第７図で作られた信号SQ
０が入力されると信号Φ２に同期してANDゲ
ート１３４を介してフリツプフロツプ１３８が
リセツトされ、ANDゲート１３２を動作状態
とする。従つて信号Φ１に基づいて信号φ１が
作られる。一方ORゲート１４０の出力φ２も
信号Φ２に基づいて作られる。次に第７図で説
明する信号SQ２が発生すると、信号Φ２に同
期してフリツプフロツプ１３８はセツトされ
る。この結果ANDゲート１３２は不動作とな
り出力φ１は“１”から“０”に変る。一方
ORゲート１４０の出力φ２は信号Φ２に無関
係に“１”の状態を続ける。第７図に制御回路
３２の主回路を示す。図で、同期信号Φ１，Φ
２に基づいて動作する５ビツトのシフトレジス
タ１４６の出力が総て“０”の状態でNORゲ
ート１５０の出力によりANDゲート１４４は
動作状態となる。この状態で端子１４２よりス
タート信号が印加されると、シフトレジスタ１
４６に“１”が入力され、以下同期信号Φ１，
Φ２によりこの信号はシフトレジスタを構成す
る各回路を順にシフトされる。このシフト信号
の出力SQ０〜SQ５はレジスタ１７０へ印加さ
れる。一方比較器３０の出力ＸはＤタイプフリ
ツプフロツプ１５２とANDゲート１５４〜１
６２とを介してレジスタ１７０のリセツト端子
へ入力される。シフトレジスタ１４６の出力
SQ０〜SQ５とANDゲート１５４〜１６２の
出力に応じてレジスタ１７０の内容が定まり、
デイジタルデータＡ４〜Ａ０が決定される。シ
フトレジスタ１４６の出力SQ５が“１”とな
るとデイジタル変換が終了し、端子１４８にデ
イジタル変換を終了したことを表わす信号が現
われる。

第８図は制御回路３２の動作説明図であり、
第９図はデイジタル変換動作の説明図である。
図に示す如く、実施例に示すデイジタル変換器
の動作は大きく分けてシーケンスNo.０〜６の７
つに分けることができる。以下これら第１〜９
図を使用し、シーケンスNo.０より順に説明する
が、この前に各シーケンスに共通である第１図
のスイツチ回路の出力VR１とアナログ入力
VINの比較動作を説明する。

５ 比較動作 第１０図は第１図の部分拡大図であり、比較
動作を説明するために電圧の関係を記入したも
のである。尚コンデンサ１８０はインバータ２
２の入力端に生じた寄生容量である。

5.1 インバータ２２，２６の入出力電圧の固定
制御回路３２より信号φ１がトランジスタ
TR３，TR４を導通させるとインバータ２
２，２６の入出力端は短絡される。その結果
インバータ２２，２６の入出力端はインバー
タ２２，２６が固有に有している閾値電圧に
なる。インバータ２２，２６の閾値を各々
VS１，VS２とすると、コンデンサ１８０の
端子電圧VLはVS１となる。一方コンデンサ
２４の端子電圧は閾値電圧VS１とVS２の差
電圧となる。このようにして信号φ１に基づ
きインバータ２２，２６の入出力端の電圧は
その閾値電圧に固定される。尚インバータ２
２の閾値電圧は比較器３０の閾値電圧とな
る。

5.2 アナログ電圧VINのサンプリング 信号φ１でMOSトランジスタTR１が導通
し、コンデンサ１８にアナログ入力VINに
応じた電荷が充電される。上述の如くコンデ
ンサ１８０の端子電圧VLはインバータ２２
の閾値電圧VS１に固定されるので、コンデ
ンサ１８の端子電圧VJは入力電圧VINと閾
値電圧VS１との差電圧VN＝VIN−VS1と
なる。つまり信号φ１がMOSトランジスタ
TR１，TR３，TR４に印加されるとインバ
ータ２２の入力端は閾値電圧となり、コンデ
ンサ１８には入力電圧VINと比較器３０の
閾値電圧との差電圧が保持される。尚スイツ
チング回路１６の出力VR２は一定値に保た
れているので、コンデンサ２０の端子電圧
VKは電圧VR２と比較器３０の閾値電圧と
の差の電圧となる。

5.3 入力電圧VINとスイツチング回路１４の出
力VR１との比較動作 次に信号φ１の論理値が“０”に変ること
によりTR１，TR３，TR４がしや断状態と
なり、その後信号φ２の発生によりMOSト
ランジスタTR２が導通する。これによりコ
ンデンサ１８へ電圧VR１が印加される。こ
のとき、電圧VR１が入力電圧VINより大き
い場合、コンデンサ１８０の端子電圧VLは
比較器の閾値電圧VSより大きくなる。この
ため比較出力Ｘは論理値“１”となる。一方
電圧VR１が入力電圧VINより小さいとき、
コンデンサ１８０の端子電圧VLが比較器３
０の閾値電圧VS１より小さくなり、比較器
の出力Ｘは論理値“０”となる。

5.4 電圧VR２の変更に基づく基準電圧の補正 上記比較動作ではコンデンサ２０への印加
電圧VR２は固定であり、電圧VR１のみを
入力電圧VINの比較対象とした。しかし次
に電圧VR２を変動させた場合について説明
する。先ずφ１によりMOSトランジスタTR
１，TR３，TR４を導通させこれにより、
比較器の閾値電圧VS１と入力電圧VINとの
差電圧をコンデンサ１８に保持する。次にト
ランジスタTR１，TR３，TR４を不導通と
しさらにφ２によりトランジスタTR２を導
通する。ここまでは前回と同様である。ここ
でTR２への印加電圧VR１が入力電圧VIN
より低いのでコンデンサ１８０の端子電圧
VLは比較器３０の閾値電圧VS１より小さ
い。ここで第２のスイツチ回路１６の出力
VR２を増大させる。これにより比較器３０
の入力電圧であるVLは上昇する。従つてこ
の上昇したVLが比較器３０の閾値電圧VS１
を越えたかどうかが判断される。今コンデン
サ２０の容量をコンデンサ１８の半分にした
場合、コンデンサ１８０を無視すればVR２
の変化分に基づくコンデンサ２０の端子電圧
の変化分がコンデンサ１８の端子電圧の変化
分の半分となるようにコンデンサ１８と２０
の電荷は分配され、比較器２０の入力端電圧
を上昇させる。このようにコンデンサ２０の
端子電圧を上昇させ、コンデンサ２０と１８
の充電電荷を再分配することにより、比較器
の入力電圧VLを変更することができる。こ
の変更はスイツチ回路１４の出力VR１を変
更したのと同様の効果を生む。電圧VR１を
変更するのに対する電圧VR２を変更する場
合の利点は第１図の電圧発生回路の電圧変化
幅より小さい幅で比較器３０の入力電圧VL
を変更できることである。またコンデンサ２
０と１８との容量関係を１対２、１対４、１
対８などのように適切に選択することによ
り、この比較器３０の電圧変更幅を適切に制
御することができる。

5.5 比較器３０の入力電圧の微調整 上で説明した如く、第１図のスイツチ１６
の出力VR２を変更した時、その変更幅がコ
ンデンサ２０と１８との容量比で定まる割合
の変更幅で比較器３０の入力端の電圧を変更
する。そこでスイツチ１６の出力VR２の変
更幅の最小は電圧発生回路１０の最小電圧幅
となる。この関係から、電圧発生回路１０の
最小電圧幅よりさらに小さい変動幅の電圧を
比較器３０の入力端に発生できる。この点か
ら、電圧発生回路の発生電圧の種類を増加さ
せたのと同様の効果を生じる。

以下第８図と第９図を用いて図のシーケン
ス番号に従い具体的に動作を説明する。

６ シーケンスNo.０ 第７図の端子１４２より制御回路３２へデイ
ジタル変換を要求するための第８図に示すスタ
ートパルスが入力される。このスタートパルス
がANDゲート１４４を介してシフトレジスタ
１４６へ入力される。ORゲート１５０の出力
によりANDゲート１４４が動作状態となるの
はシフトレジスタ１４６の出力が総て“０”の
ときである。シフトレジスタ１４６の出力の少
なくとも１つから“１”が出力されている場合
はデイジタル変換中であることを示し、AND
ゲート１４４が不動作となるのでスタートパル
スはシフトレジスタに入力されない。またスタ
ートパルスが長いパルスであつても一端シフト
レジスタへ入力されるとアンドゲート１４４が
不動作となり、ANDゲートの出力は所定の長
さで停止するので誤動作をまねくことがない。

７ シーケンスNo.１ シフトレジスタ１４６の出力SQ０が“１”
となりレジスタ１７０の保持値は“10000”と
なる。従つてスイツチ１４に入力されるデイジ
タルデータＡ４〜Ａ２は“100”となる。この
ため、第２図のスイツチ７６，７０，５８を介
して電圧発生回路１０の接続点Ｎ４の電圧が電
圧VR１として現われる。一方スイツチ回路１
６に入力されるデイジタルデータＡ１，Ａ０は
“00”であり、第３図のANDゲート９６、
MOSトランジスタ１０４が動作することによ
り接続点Ｎ１の電圧が電圧VR２として現われ
る。

信号φ１で、上で説明した方法で、入力電圧
VINがコンデンサ１８へ入力され、比較器３
０の閾値との差電圧がコンデンサ１８に保持さ
れる。

次に信号φ２により電圧VR１がトランジス
タTR２を介してコンデンサ１８へ入力され、
入力電圧VINと接続点Ｎ４の電圧とが比較さ
れる。第９図に示す如く、入力電圧VINの大
きさが接続点Ｎ５とＮ６との間にある大きさで
あると仮定する。入力電圧VINは接続点Ｎ４
の電圧より大きいので比較器３０の出力Ｘは
“１”となる。

８ シーケンスNo.２ 同期信号Φ１の立上りに応じ、比較器３０の
出力ＸがＤタイプフリツプフロツプ１５２へセ
ツトされ、このフリツプフロツプ１５２のリセ
ツト出力端子より“０”がANDゲート１５
４へ入力される。ANDゲート１５４が不動作
状態であり、信号Ａ４はレジスタ１７０にセツ
トされた状態のままで保持される。これにより
デイジタル出力の第５ビツトが決定されたこと
になる。

シーケンスNo.１と同様、信号φ１でトランジ
スタTR１，TR３，TR４が導通することによ
りコンデンサ１８に入力電圧VINと閾値電圧
との差電圧が再び保持される。一方制御回路で
はシフトレジスタ１４６の出力SQ１がレジス
タ１７０へセツトされることによりレジスタ１
７０の出力は“11000”となる。第２図に示す
スイツチ回路のスイツチ７６，６８，５４が導
通することにより、電圧発生回路の接続点Ｎ６
の電圧が電圧VR１としてトランジスタTR２
へ印加される。このため、入力VINと接続点
Ｎ６の電圧とが比較される。第９図に示す如
く、接続点Ｎ６の電圧の方が入力VINより大
きいので比較出力Ｘは“０”となる。

９ シーケンスNo.３ 同期信号Φ１の立上りで、比較器の出力Ｘが
Ｄタイプフリツプフロツプ１５２へセツトさ
れ、出力は“１”となる。このためANDゲ
ート１５６によりレジスタ１７０の出力Ａ３は
リセツトされる。信号φ１でトランジスタTR
１，TR３，TR４が導通し、入力電圧VINが
コンデンサ１８によりサンプリングされる。一
方シフトレジスタの出力SQ３が“１”となり
レジスタ１７０の出力Ａ２を“１”にする。こ
の結果、レジスタ１７０の出力は“10100”と
なる。第２図に示すスイツチ７６，７０，５６
が導通することにより、接続点Ｎ５の電圧が電
圧VR１としてトランジスタTR２へ入力され
る。信号φ２によりトランジスタTR２が導通
し、接続点Ｎ５の電圧と入力電圧VINとが比
較される。第９図に示す如く、接続点Ｎ５の電
圧より入力電圧VINの方が大きいので比較出
力Ｘは“１”となる。このときの状態は、比較
器３０の入力電圧VLが比較器３０の閾値電圧
以下であることを示している。

第６図に示した如く、シフトレジスタ１４６
の出力SQ２の出力によりフリツプフロツプ１
３８がセツトされ、信号φ１が停止し、信号φ
２は“１”を続ける。このため、トランジスタ
TR２は導通状態を続け、一方トランジスタ
TR１，TR３，TR４は遮断状態を続ける。

10 シーケンスNo.４ 同期信号Φ１の立上りによりＤタイプフリツ
プフロツプ１５２へ比較出力Ｘがセツトされ、
フリツプフロツプ１５２の出力は“０”とな
る。この結果レジスタ１７０の出力Ａ２はその
まま“１”として保持される。このためスイツ
チ回路１４へ入力されるデイジタルデータＡ４
〜Ａ２は“101”に固定され、電圧VR１は接
続点Ｎ５の電圧に固定される。さらにレジスタ
１７０の出力Ａ１，Ａ０は“10”となる。従つ
てスイツチ回路１６の出力VR２は接続点Ｎ１
の電圧から接続点Ｎ３の電圧に変更される。こ
のため、比較器３０の入力電圧VLが接続点Ｎ
１〜Ｎ７の各点間の電圧差の半分の電圧だけ上
昇する。この結果入力電圧VINが接続点Ｎ５
とＮ６の中点の電圧と比較されているのと同様
の作用となる。この状態では入力電圧VINよ
り接続点Ｎ５とＮ６の中点電圧が大きくなり、
比較器３０の入力電圧VLが閾値電圧VS１より
大きくなる。このため、比較結果Ｘは“０”と
なる。

11 シーケンスNo.５ 同期信号Φ１の立上りでＤタイプフリツプフ
ロツプに比較結果Ｘがセツトされ、Ｄタイプフ
リツプフロツプの出力は“１”となる。この
ためレジスタ１７０の出力Ａ１がリセツトさ
れ、“０”となる。またシフトレジスタ１４６
の出力SQ４がレジスタ１７０へセツトされる
のでレジスタ出力Ａ１，Ａ０は“01”となる。
第３図のMOSトランジスタ１０が導通し、ス
イツチ回路１６の出力VR２は接続点Ｎ２の電
圧に下げられる。このため、比較器３０の入力
端電圧VLはシーケンスNo.４のときの値に対し
（接続点Ｎ３とＮ２間電圧）の４分の１だけ下
げられる。従つて入力端電圧VLは接続点Ｎ５
より1/4×（Ｎ５とＮ６間電圧だけ高い電圧が電
圧VR１として印加されたときの比較器入力電
圧VLと同じになり、入力電圧VINは接続点Ｎ
５より接続点Ｎ５とＮ６間の電圧の４分の１だ
け高い電圧と比較されることになる。この状態
での比較器３０の出力Ｘは“１”となる。

12 シーケンスNo.６ 同期信号Φ１の立上りに応じ、比較器３０の
出力ＸがＤタイプフリツプフロツプ１５２へセ
ツトされ、出力として“０”が出力される。
シフトレジスタ１４６の出力SQ５が生じても
ANDゲート１６２は不動作であり、レジスタ
１７０の出力Ａ０はリセツトされず、そのまま
保持される。出力端１４８よりデイジタル変換
が完了したことを示す信号が出力される。この
ときレジスタ１７０に保持されていたデータが
デイジタル変換された値であり、このケースで
はその値は“10101”である。

以上説明した如く本実施例によれば電圧発生回
路は従来の３ビツト精度の抵抗数からなる直列回
路を有しているにもかかわらず、５ビツト精度の
デイジタル変換が可能である。すなわち従来の方
式では５ビツト精度のデイジタル変換を行なうの
に32個の抵抗が必要であつた。ところが本実施例
では８個の抵抗でそれを可能とした。このように
本発明によれば電圧発生回路の抵抗数を非常に少
なくすることが可能である。

【図面の簡単な説明】

第１図は本発明の一実施例であるアナログデイ
ジタル変換器のブロツク図、第２図は第１図のス
イツチ回路１４の詳細図、第３図は第１図のスイ
ツチ回路１６の詳細図、第４図は第１図の制御回
路を構成する同期信号の発生回路を示す回路図、
第５図は第４図の動作波形を示す波形図、第６図
は第１図の制御回路を構成する信号φ１，φ２の
発生回路を示す回路図、第７図は第１図の制御回
路の主要部の回路図、第８図は第１図の制御回路
の波形図、第９図は第１図に示すアナログデイジ
タル変換器の動作図、第１０図は第１図の比較動
作を示す動作説明図である。 １０……電圧発生回路、１４……スイツチ回
路、１６……スイツチ回路、３２……制御回路、
３０……比較回路、１４６……シフトレジスタ、
１７０……レジスタ。

Claims (1)

【特許請求の範囲】
1. １ 直列接続された多数の抵抗からなる直列回路
   を有し、該直列回路に所定電圧を加えることによ
   り、上記抵抗で分圧された分圧電圧を発生する電
   圧発生回路１０と；スイツチ回路を制御するため
   に上位制御データと下位制御データとを有する制
   御データを出力する制御回路３２と；上位制御デ
   ータに基づき上記分圧電圧の内の一つを選択する
   第一のスイツチ回路１４と；デイジタル変換され
   るべきアナログ電圧と上記第一のスイツチ回路１
   ４により選択された上記分圧電圧とが選択的にそ
   の一端に加えられる第一のコンデンサ１８と；該
   コンデンサの他端に接続された比較回路３０とを
   有し、上記制御回路３２は上記アナログ電圧と上
   記第一のスイツチ回路１４により選択された上記
   分圧電圧との比較結果を上記比較回路３０から受
   けることにより上記制御データを上位ビツトより
   順に決定していくものにおいて、上記下位制御デ
   ータに応じて上記分圧電圧の内の一つを選択する
   第二のスイツチ回路１６と；上記第二のスイツチ
   回路１６により選択された分圧電圧をその一端に
   受け、他端が上記第一のコンデンサ１８の他端に
   接続される第二のコンデンサとを設けたことを特
   徴とするアナログデイジタル変換器。