JPS5949016A - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
- Publication number
- JPS5949016A JPS5949016A JP15980682A JP15980682A JPS5949016A JP S5949016 A JPS5949016 A JP S5949016A JP 15980682 A JP15980682 A JP 15980682A JP 15980682 A JP15980682 A JP 15980682A JP S5949016 A JPS5949016 A JP S5949016A
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- JP
- Japan
- Prior art keywords
- voltage
- output
- circuit
- resolution
- lsb
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/20—Increasing resolution using an n bit system to obtain n + m bits
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はアナログ電圧をデジタル値に変換するＡ／Ｄ変
換器に関するものである。
換器に関するものである。
従来例の構成とその問題点
近年、画像処理技術の進歩に伴い、ビデオ信号をデジタ
ル値に変換するＡ／Ｄ変換器の開発が行われている。変
換速度としては１０．６Ｍサンプル／秒あるいは１４．
３Ｍサンプル／秒が用いられることが多く、分解能は６
〜９ビツトが一般的である。
ル値に変換するＡ／Ｄ変換器の開発が行われている。変
換速度としては１０．６Ｍサンプル／秒あるいは１４．
３Ｍサンプル／秒が用いられることが多く、分解能は６
〜９ビツトが一般的である。
このような高速のＡ／Ｄ変換器の変換方式としてはコン
パレ〜りを多数個用いる並列型が主流となっているが、
分解能をＮとすれば、必用とするコンパレータ数は２Ｎ
で力えられる。例えば分解能を８ビツトとすれば、コン
パレータ数は２５６個、９ビツトでは６１２個必要であ
る。このため、素子数も分９Ｒ４’Ｑが８ピントで１万
、９ビツトでは２万個前後必要とし、高分解能において
は歩留も低下しやすく、高価格になりがちである。
パレ〜りを多数個用いる並列型が主流となっているが、
分解能をＮとすれば、必用とするコンパレータ数は２Ｎ
で力えられる。例えば分解能を８ビツトとすれば、コン
パレータ数は２５６個、９ビツトでは６１２個必要であ
る。このため、素子数も分９Ｒ４’Ｑが８ピントで１万
、９ビツトでは２万個前後必要とし、高分解能において
は歩留も低下しやすく、高価格になりがちである。
発明の目的
本発明はかかる問題点に鑑みなされたもので、簡単な構
成で、より高分解能のＡ／Ｄ変換器を提供ぜんとするも
のである。
成で、より高分解能のＡ／Ｄ変換器を提供ぜんとするも
のである。
発明の構成
本発明は入力信号をサンプルホールド回路により、時間
的変化のない電圧に保持し、この電圧をたとえば！ＡＬ
ＳＢ変化させ、変化前の信号をＡ／Ｄ変化したデジタル
値と変化後の信号のデジタル値の最小ビットを比較し、
新だにデジタル値を作り出し高い分解能のＡ／Ｄ変換出
力を得るＡ／Ｄ変換器である。
的変化のない電圧に保持し、この電圧をたとえば！ＡＬ
ＳＢ変化させ、変化前の信号をＡ／Ｄ変化したデジタル
値と変化後の信号のデジタル値の最小ビットを比較し、
新だにデジタル値を作り出し高い分解能のＡ／Ｄ変換出
力を得るＡ／Ｄ変換器である。
実施例の説明
第１図は本発明の基本的原理を示す構成図であるっ同図
において、１は信号源、２はサンプルホールド回路、３
はオフセット電圧源、４はＡ／Ｄ変換素子、５はデジタ
ル出力端であるっ今Ａ／Ｄ変換素子４の分解能を２ピツ
１４して、オーバーフロー出力と合わせて３個の出力端
６を有しているものとし、オフセット電圧源３の振幅は
、Ａ／Ｄ変換素子４のステップ電圧１Ｌ、ＳＢの％であ
るとするっ信号源１はサンプルホールド回路２により、
時間的な変化のない電圧で保持される。このときオフセ
ット電圧源３はデジタル出力を減少させる極性に設定し
ているものとする。
において、１は信号源、２はサンプルホールド回路、３
はオフセット電圧源、４はＡ／Ｄ変換素子、５はデジタ
ル出力端であるっ今Ａ／Ｄ変換素子４の分解能を２ピツ
１４して、オーバーフロー出力と合わせて３個の出力端
６を有しているものとし、オフセット電圧源３の振幅は
、Ａ／Ｄ変換素子４のステップ電圧１Ｌ、ＳＢの％であ
るとするっ信号源１はサンプルホールド回路２により、
時間的な変化のない電圧で保持される。このときオフセ
ット電圧源３はデジタル出力を減少させる極性に設定し
ているものとする。
以上の状態でのＡ／Ｄ変換素子４の入力レベルとデジタ
ル出力値との対ノ句を第２図に示すっルの変換素子４０
入カレベルをＡとすると、このときの出力値は（１，０
）である。この状態で、オフセット電圧を零にずれは入
力レベルは％ Ｌ Ｓ Ｂ上昇し、ＣＫガるのでこのと
きの出力値５はθ、１）になる。ところで、この状態で
の真の値はＣであり、３ビツトの分解能では（、’＋１
＋○）である。
ル出力値との対ノ句を第２図に示すっルの変換素子４０
入カレベルをＡとすると、このときの出力値は（１，０
）である。この状態で、オフセット電圧を零にずれは入
力レベルは％ Ｌ Ｓ Ｂ上昇し、ＣＫガるのでこのと
きの出力値５はθ、１）になる。ところで、この状態で
の真の値はＣであり、３ビツトの分解能では（、’＋１
＋○）である。
そこで、初めの出力値のＬＳＢと次の出力のＬＳＨの出
力が変化したときをｒＯＪとし、変化しないときを「１
」となるように論理回路を形成し、２回目の出力のり、
ＳＢの下にこの値を出力すれば、３ビツトの値が得られ
ることになる。
力が変化したときをｒＯＪとし、変化しないときを「１
」となるように論理回路を形成し、２回目の出力のり、
ＳＢの下にこの値を出力すれば、３ビツトの値が得られ
ることになる。
次に第３図に本発明の実施例を示す。第３図において１
は信号源、２はサンプル・ボールド回路、４はＡ ／
Ｄ変換素子、５はデータ出力端、６はクロックパルス源
、７はタイミング発生回路、８は抵抗、９Ａ、９Ｂは差
動回路を構成するトランジスタ対、１０はしきい値を布
える電圧源、１１は電流源、１２．１４はデジタル値を
一時記憶する論理回路、１３は論理回路である。
は信号源、２はサンプル・ボールド回路、４はＡ ／
Ｄ変換素子、５はデータ出力端、６はクロックパルス源
、７はタイミング発生回路、８は抵抗、９Ａ、９Ｂは差
動回路を構成するトランジスタ対、１０はしきい値を布
える電圧源、１１は電流源、１２．１４はデジタル値を
一時記憶する論理回路、１３は論理回路である。
次に第４図のタイミング図を用いて動作を説明する。信
号源１はサンプルホールド回路２でサンプルされる。こ
のときのタイミングは第４図のａに示すようにパルスの
立ち下りで与えられるものとする、一方、トランジスタ
対９Ａ、９Ｂへの制御信号は第４図すで与えられており
、トランジスタ９Ａがオンとなっており、抵抗８に電流
が流ゎ、Ａ／Ｄ変換回路４の最小分解能ＬＳＢの％だけ
電圧降下を生じさせている。以上の状態で第４図Ｃに与
えられるパルスの立ち下り時にＡ／Ｄ変換素子４てＡ／
Ｄ変換され為。Ａ／Ｄ変換素子４のデジタル出力のうち
ＬＳＨに対応する出力を第４図ｄに示スパルスの立ち下
りのタイミングで論理回路１２に記憶するっ次に、第４
図すのパルスを反転させて、トランジスタ９Ａをオフに
するとＡ／Ｄ変換素子４の入力電圧は電圧降下を生じて
いない信号源１のザンプル電圧に相当する電圧である。
号源１はサンプルホールド回路２でサンプルされる。こ
のときのタイミングは第４図のａに示すようにパルスの
立ち下りで与えられるものとする、一方、トランジスタ
対９Ａ、９Ｂへの制御信号は第４図すで与えられており
、トランジスタ９Ａがオンとなっており、抵抗８に電流
が流ゎ、Ａ／Ｄ変換回路４の最小分解能ＬＳＢの％だけ
電圧降下を生じさせている。以上の状態で第４図Ｃに与
えられるパルスの立ち下り時にＡ／Ｄ変換素子４てＡ／
Ｄ変換され為。Ａ／Ｄ変換素子４のデジタル出力のうち
ＬＳＨに対応する出力を第４図ｄに示スパルスの立ち下
りのタイミングで論理回路１２に記憶するっ次に、第４
図すのパルスを反転させて、トランジスタ９Ａをオフに
するとＡ／Ｄ変換素子４の入力電圧は電圧降下を生じて
いない信号源１のザンプル電圧に相当する電圧である。
この電圧をＡ／Ｄ変換して、ＬＳＢに対応する出力と、
先に％ＬＳＢレベルンフトシだ際の出力を論理回路１２
に記憶されている論理値とを入力として論理回路１３に
おいて排他論理和を取る。
先に％ＬＳＢレベルンフトシだ際の出力を論理回路１２
に記憶されている論理値とを入力として論理回路１３に
おいて排他論理和を取る。
ところでこの論理回路１３は第１のＡ／Ｄ変換出力のＬ
ＳＢの値に対し第２のＡ／Ｄ変換出力のＬＳＢの値が相
違している状態において論理値「Ｏ」が出力されるので
、先に説明した原理により、Ａ／Ｄ変換素子４の分解能
よりも１ビット高い分解能の出力となろうそこでこの出
力を論理回＃５１４に入力し、第４図ｅに示しだパルス
の立下りでラッチし、デジタル出力５に出力すれば、高
精度のへ／Ｄ変換が行える。
ＳＢの値に対し第２のＡ／Ｄ変換出力のＬＳＢの値が相
違している状態において論理値「Ｏ」が出力されるので
、先に説明した原理により、Ａ／Ｄ変換素子４の分解能
よりも１ビット高い分解能の出力となろうそこでこの出
力を論理回＃５１４に入力し、第４図ｅに示しだパルス
の立下りでラッチし、デジタル出力５に出力すれば、高
精度のへ／Ｄ変換が行える。
発明の効果
以上帆明したように、本発明によれは、簡単な構成で・
より高精度のＡ／Ｄ変換器を構成でき、Ａ／Ｄ変換器の
高精度化、及び低価格化に寄与するところ大である。
より高精度のＡ／Ｄ変換器を構成でき、Ａ／Ｄ変換器の
高精度化、及び低価格化に寄与するところ大である。
第１図は本発明の原理を示す構成図、第２図は本発明の
詳細な説明に用いる入力電圧レベル及び対応するデジタ
ル出力を示した図、第３図は本発明の実施例を示す構成
図、第４図は第３図の動作を説明するためのタイミング
図である。 １・・・・・信号源、２・・・・・・サンプルホールド
回路、３・・・・・・オフセット電圧源、４・・・・・
Ａ／Ｄ変換素子、６・・・・パルス源、７・・・タイミ
ング発生器、８・・・・・抵抗、９Ａ、９Ｂ・・・・・
トランジスタ対、１２゜１４・・・・・記憶回路、１３
・・・・・論理回路０代理人の氏名 弁理士 中 尾
敏 男 ほか１名第１図 第２図
詳細な説明に用いる入力電圧レベル及び対応するデジタ
ル出力を示した図、第３図は本発明の実施例を示す構成
図、第４図は第３図の動作を説明するためのタイミング
図である。 １・・・・・信号源、２・・・・・・サンプルホールド
回路、３・・・・・・オフセット電圧源、４・・・・・
Ａ／Ｄ変換素子、６・・・・パルス源、７・・・タイミ
ング発生器、８・・・・・抵抗、９Ａ、９Ｂ・・・・・
トランジスタ対、１２゜１４・・・・・記憶回路、１３
・・・・・論理回路０代理人の氏名 弁理士 中 尾
敏 男 ほか１名第１図 第２図
Claims (3)
- （１） サイプルポイントを′与えるサンプルホール
ド回路と、前記サンプルホールド回路の出力を複数ルヘ
ル電圧ニレベルシフトスるレベルシフト回路と、前記レ
ベルシフト回路によりレベルシフトされた電圧を前記レ
ベル電圧に応じてＡ／Ｄ変換するＡ／Ｄ変換素子と、前
記Ａ／Ｄ変換素子の変換出力の状態変化に応じて、前記
Ａ／Ｄ変換素子の最下位ビットより下位のビット出力を
発生する論匪回路を有していることを特徴とするＡ／Ｄ
変換器。 - （２） Ａ／Ｄ変換素子の最下位ビット出力の変化に
より、前記Ａ／Ｄ変換素子の最下位ビットより下位ビッ
ト出力を発生させることを特徴とする特許請求の範囲第
１項記載のＡ／Ｄ変換器。 - （３） レベルシフト電圧はＡ／Ｄ変換素子の最下位
ビットに対応する電圧の％に設定したことを特徴とする
特許請求の範囲第１項記載のＡ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15980682A JPS5949016A (ja) | 1982-09-14 | 1982-09-14 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15980682A JPS5949016A (ja) | 1982-09-14 | 1982-09-14 | Ａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5949016A true JPS5949016A (ja) | 1984-03-21 |
Family
ID=15701661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15980682A Pending JPS5949016A (ja) | 1982-09-14 | 1982-09-14 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5949016A (ja) |
-
1982
- 1982-09-14 JP JP15980682A patent/JPS5949016A/ja active Pending
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