JPS63220619A - アナログ・デイジタル変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はアナログ・ディジタル変換器（以下ｒ　Ａ／Ｄ
変換器Ｊという）に関するものであり、より特定的には
複数個の比較器を用いて基準入力電圧とアナログ入力信
号を同時に比較する並列型のへ／Ｄ変換器に関する。

従来の技術 第６図は従来の並列比較型Ａ／Ｄ変換器の一例を３ビッ
ト符号出力のものとして示しており、高電位側の基準電
圧端子（１）と低電位側の基準電圧端子（２）との間に
は直列に接続された複数の抵抗（Ｒ１）〜（Ｒ８）が設
けられており、それぞれの抵抗の接続点には比較用の基
準電圧（ｅｌ）〜（Ｒ８）が発生される。これらの基準
電圧は次段の電圧比較器（八、）〜（八〇）の一方の入
力端子へ与えられている。また電圧比較器（ＡＩ）〜（
八、）の他方の入力端子にはアナログ・入力電圧（Ｖｓ
）が供給される。（３）は位置検出回路であって、その
−例を第７図に示す。第７図において位置検出回路（３
）は複数のＡＮＤゲート（Ｂｌ）〜（Ｂａ）を有してお
り、下端のゲート（Ｂｌ）はそれに対応する比較器（Ａ
、）と、その上位比較器（Ａ２）の出力を受けるように
接続され、上端ゲー１１Ｂｎ）はそれに対応する比較器
（八８）とその下位比較器（八、）の出力信号を受ける
ように接続され、残りのゲート（Ｂ２）〜（Ｂ７）はそ
れぞれ自身に対応する比較器の出力と、上位比較器の反
転出力〔インバータ（Ｉ）の出力〕及び下位比較器の出
力を受けるように接続されている。その際、上位比較器
からの出力信号はインバーり（Ｉｊを介してその反転し
た信号がＡＮＤゲートに与えられる。斯る構成によって
位置検出回路（３）はハイレベルを出力している比較器
とローレベルを出力している比較器との境界を検出する
ことになり、具体的にはハイレベルを出力している比較
器のうち最上位の比較器に対応するＡＮＤゲートの出力
のめ“１パで、残りは全て“０”°となる信号を出力す
る。

再び第６図に戻って、前記位置検出回路（３）の出力は
符号変換回路（４）に与えられて３ビット符号変換を受
ける。そして、その符号変換出力はランチ回路（５）で
ラッチされる。

次に第６図のＡ／Ｄ変換動作を説明すると、まず複数の
比較器（Ａ、）〜（八。）にアナログ入力電圧（Ｖｓ）
が印加されると、各々の比較器はそれぞれの基準入力電
圧（ｅｌ）〜（ｅ８）と、アナログ入力電圧（Ｖｓ）と
を比較し、アナログ入力端子が基準入力電圧よりも大き
い場合、ハイレベル“１°°を出力する。逆に、アナロ
グ入力電圧が基準入力電圧よりも小さイ場合、ローレベ
ルｕＯ“′を出力する。従って、複数の比較器は、それ
ぞれの基準入力電圧（ｅｌ）〜（ｅ８）とアナログ入力
電圧（Ｖｓ）によって“１゛、或いは０“を同時に出力
している。ここで、位置検出回路（３）は“０°゛を出
力している１Ｌ較器と“ビを出力している比較器の境界
を検出し第７図に示すＡＮＤゲ−１−（Ｂｌ）〜（Ｂ８
）のうち、境界に対応したＡＮＤゲートの出力を“１″
とする。この位置検出回路（３）の出力を受けて符号変
換回路（４）は符号化を行い、３ビットのディジタル符
号を出力する。ところで、この符号変換回路（４）とし
て第８図に示すような読み取り専用メモリ（ＲＯＭ）型
の符号変換回路がよく使用されている。この回路では、
ＭＯＳ　−ＦＥＴ　（口、）〜（Ｑ、５）のうち位置検
出回路り３）から“１″”を受けたＭＯＳ　−ＦＥＴの
みがオンとなって接地され、プルアップしているＭＯＳ
　−ＦＥＴ（０１）〜（０３）との抵抗比によってロー
レベル“０゛。

とされる。

発明が解決しようとする問題点 しかし、上記のようなｌ？ＯＭ型の符号変換回路の場合
はプルアップ用ＰＥＴ　（Ｑ　Ｉ　）〜（Ｑ３）が常に
オン状態となっているため定常電流が流れることになり
消費電力の増大につながる。また、位置検出回路（３）
の出力（ｂ、）〜（Ｂ８）に応じて各符号を接地側へプ
ルダウンするＦＥＴ　（０４）〜（Ｑ＋ｓ）は常時オン
となっているプルアップ用ＰＵＴ（Ｑ＋）〜（０３）と
の導通時抵抗の比によって“Ｏ゛を出力するためプルア
ップ用ＦＥＴに比しザイズが大きくなる。そのため消費
電力は一段と大きくなり、更にそのプルダウン用ＦＨＴ
を駆動する位置検出回路（３）の負荷も大きくなってし
まい、並列型Ａ／Ｄ変換器の最大の特徴である高速性に
も不利な条件となる。

また、位置検出回路（３）の出力（ｂｌ）〜（Ｂ８）の
うち、“１゛°を出力している出力端が移り変わるとき
に２つの出力端が同時に“ピを出力する遷移状態が存在
するため、２つの符号出力が競合して不安定となり、確
定した出力符号を得るのに時間がかかってしまい、これ
も高速化にとっては不利な条件となる。

それ故に、本発明の目的は上記欠点を除去した高速且つ
低消費電力のＡ／Ｄ変換器を擢供することにある。

問題点を解決するための手段 本発明のＡ／Ｄ変換器は、基準電圧間に接続された電圧
分圧器と、該電圧分圧器のそれぞれの出力点から得られ
る基準入力電圧とアナログ入力信号とを比較する複数の
電圧比較器と、該比較器の出力をそれぞれ記憶する複数
のＤフリップフ口ソブを含む第１記憶手段と、該第１記
憶手段の出力を受けて符号変換を行う符号変換回路と、
該符号変換回路の出力を記憶する出力ビット数に応じた
数のＤフリップフロップからなる第２記憶手段とによっ
て構成され、前記符号変換回路は前記第２記憶手段のＤ
フリップフロップの入力端と電源ライン間に接続され且
つ第１、第２記憶手段動作用クロックと逆相のクロック
で動作するプルアップ用トランジスタと、符号コードに
従って前記第２記憶手段のＤフリップフロップの入力端
と基準（接地）電位間に接続されると共に制御電極が前
記第１記憶手段に接続された符号化トランジスタと、該
符号化トランジスタと直列に接続され且つ前記プルアッ
プ用トランジスタに対し逆相で動作するプルダウン用ト
ランジスタとからなっている。

また、本発明の実施態様にあっては前記第１記憶手段は
Ｄフリップフロップ以外に該Ｄフリップフロップのうち
ハイレベルを出力しているものとローレベルを出力して
いるものの境界を検出する位置検出回路を含んでなるよ
うに構成している。

作用 符号変換回路におけるプルアップ用トランジスタは常時
オンしているのでなく、第１、第２記憶手段の動作クロ
ックの逆相クロックの例えばローレベル期間にオンにな
るだけである。このオン期間に第２記憶手段の入力端を
ハイレベル“１°°ヘプリチヤージする。また、この期
間に第１記憶手段の出力、即ち位置検出回路の出力が確
定し、符号化に対応した符号化用トランジスタのゲート
電極をプリチャージしておく。そして、次の期間（ハイ
レベル期間）には前記プルアップ用トランジスタは完全
にオフとなる。このオフ期間には、プルダウン用トラン
ジスタがオン動作し、それと直列に接続されている符号
化用トランジスタのうちプリチャージされているもの、
即ちオン状態にあるものと共に、その符号化用トランジ
スタの接続されている第２記憶手段の入力端をプルダウ
ンし“０゛符号に対応する第２記憶手段の入力端を“０
゛とし符号化を完遂する。その際、“０“符号化はプル
ダウン用トランジスタと符号化用トランジスタのオンに
よって決まり、プルアップ用トランジスタとプルダウン
させるトランジスタとの導通時抵抗の比に依存しない。

符号変換出力は次のクロック信号により第２記憶手段に
取り込まれる。また前記プリチャージ期間に第１記憶手
段に取り込まれその出力が確定される。従って、アナロ
グ入力信号の変化に伴って比較出力の境界が変化し、位
置検出回路の出力が変化してもその出力が確定するまで
の期間は符号変換回路はプリチャージ期間にあり、符号
化動作に影響を及ぼさない。

実施例 以下、本発明の一実施例を第１図〜第５図を参照して説
明する。

第１図は本発明の一実施例としての３ビットのＡ／Ｄ変
換回路の全体の構成を示す図である。第１図において、
高電位側の基準電圧端子（１０）と低電位側の基準電圧
端子（１１）との間には電圧分圧器（９）を構成する複
数の抵抗（Ｒｏ）〜（Ｒ８）が直列に接続されており、
それらの接続点から得られる基準入力電圧（ｅｌ）〜（
ｅ８）は複数の電圧比較器（Ａ、）〜（Ａ８）の一方の
入力端に印加される。比較器（ＡＩ）〜（八〇）の他方
の入力端にはアナログ入力信号（Ｖｓ）が供給される。

比較器（八、）〜（八〇）は基準入力電圧よりもアナロ
グ入力電圧が高いときにハイレベル“１”を出力する。

比較器（Ａ１）〜（Ａｓ）の出力端にはＤフリップフロ
ップ（Ｄ、）〜（ＤＢ）が接続され、そのＤフリップフ
ロップ（Ｄｌ）〜（Ｄｅ）の出力側には位置検出回路（
１３）が接続されている。このＤフリップフロップ（Ｄ
ｌ）〜（Ｄ８）と位置検出回路（１３）は第１の記憶手
段（１２）を構成する。位置検出回路（１３）は第７図
に示されているものと同一の構成であり、“１′を出力
しているＤフリップフロップと“０°”を出力している
Ｄフリップフロップの境界を検出する。第１記憶手段（
１２）の出力端には符号変換回路（１４）が接続され、
更にこの符号変換回路（１４）にはＤフリップフロップ
（Ｆ、）〜（Ｆ３）よりなる第２記憶手段（１５）が接
続されている。

前記符号変換回路（１４）は第２図に示すように構成さ
れており、第２記憶手段（１５）のＤフリップフロップ
（Ｆ、）〜（Ｆ、）の各入力端と電源ラーｆン（＋６）
七の間にプルアップ用１〜ランジスタ（ＴＩ）〜（Ｔ３
）が接続されている。このトランジスタ（ＴＩ）〜（Ｔ
３）はＰチャンネルＭＯ３ＦＥＴで構成され、そのゲー
ト電極には第１、第２記憶手段（１２）　（１５）用の
クロック（ＣＫ）の逆相クロック（α）が印加されるよ
うになっている。また、前記Ｄフリップフロップ（Ｆｌ
）〜（Ｆ３）の入力端と基準（接地）電位（アース）と
の間には符号化用トランジスタ（Ｔ４）〜（ＴＩｓ）が
接続されており、その際、各符号化用１−ランジスタ（
Ｔ４）〜（ＴＩｓ）は直列に接続されたプルダウン用ト
ランジスタ（ＴＩ６）を介して接地電圧（アース）に接
続されている。このプルダウン用トランジスタ（ＴＩ６
）はＮチャンネ／Ｉ／ＭＯ３ＦＥＴで構成され、そのゲ
ート電極には逆相クロック（龍）が印加されるよ・うに
なっている。また符号化用１〜ランジスタ（Ｔ４）〜（
Ｔ。

、）もＮチャンネルＭＯ５ＦＥＴで構成され、そのソー
ス電極は前記プルダウン用］・ランジスタ（ＴＩ６）に
接続され、ドレイン電極は前記Ｄフリップフロップ（Ｆ
ｌ）　（Ｆ２）　（Ｆ３）の入力端に接続され、ゲート
電極は第１記憶手段（１２）の出力端に接続されている
。

前記符号化用１〜ランジスタ（Ｔ４）＝（ＴＩ５）は符
号変換コードに応して接続配置されており、それら１月
のゲート電極に“１”が印加され且つプルダウン用トラ
ンジスタ（ＴＩ６）のゲート電極に“１゛。

が加わっているときに、第２記憶手段の入力端を“Ｏ°
″へプルダウンする。

第３図は前記第２記憶手段（１５）のＤフリップフロッ
プ（Ｆｌ）〜（Ｆ３）の具体的構成例を示す図である。

第３図において、（１７）は前記プルアップ用トランジ
スタのソース電極に接続される入力端であり、（１８）
は符号変換信号を出力する出力端である。そして、（Ｇ
１）〜（Ｇ４）はトランスファゲートであり、（Ｍ＋）
〜（Ｍ４）はインバータである。前記プルアップ用トラ
ンジスタはＤフリップフロップの入力端の配線容量及び
入力ゲート容量、即ちインバータ（Ｍ＋）を構成する？
ｌ０５ＦＥＴ　（図示せず）のゲート容量をプリチャー
ジする。本実施例では出力を３ピツＩ・とするので、第
２記憶手段（１５）を構成するＤフリップフロップは（
Ｆｌ）　（Ｆ２）　（Ｆ３）の３個であり、３ビット出
力とした本実施例における符号変換回路（１４）の符号
変換コードを第５図に示している。

次に、本実施例の動作を説明する。

まず、第４図に示すタイミングチャートに沿って説明す
る。第４図に示すクロック（ＣＫ）の立ち上がり（１＋
）によって前記第１記憶手段（１２）のＤフリップフロ
ップ（ＤＩ）〜（Ｆ８）に比較器（八、）〜（八、）か
らの出力“１°′又は“０°′が取り込まれ、位置検出
回路（１３）により境界部分のみ“１“が出力される。

このとき前記クロック（ＣＫ）の逆相である（工）によ
って第２図に示す回路のプルアップ用ｌ・ランジスタ（
ＴＩ）〜（Ｔ３）がオンし、プルダウン用トランジスタ
（ＴＩ６）はオフとなっているため符号データ、即ち第
２記憶手段の入力端（Ｐｌ）〜（Ｆ３）は“１″にプリ
チャージされる。次に逆相クロック（沫）の信号の立ち
上がりによって符号データ（Ｐ、）〜（Ｆ３）は位置検
出信号（ｂ＋）〜（ｂ８）と符号化用トランジスタ（Ｔ
４）〜（ＴＩ５）　、及びプルダウン用トランジスタ（
ＴＩ６）に基づいて０゛に相当する符号出力部分のみプ
ルダウンされる。例えば、位置検出信号（ｂ６）が“１
”°を出力しているとき、符号化用トランジスタ（Ｔ８
）がオンとなり、逆相クロック（α）の立ち上がりによ
りプルダウン用ｌ・ランジスタ（Ｔ。

６）がオンとなり、符号データ（Ｆ２）を“０゛°ヘプ
ルダウンし、第２記憶手段に入力される符号データＣＰ
＋、Ｐｚ、Ｆ３）は（Ｌ　Ｏ、ｌ）となる。

尚、前記クロック（ＣＫ）の立ち上がり（１＋）から逆
相クロック（α）の立ち上がり（ｔ２）までの半周期の
間に第１記憶手段（１２）の出力を受けて位置検出回路
（１３）の出力（ｂｌ）〜（ｂ８）を確定させる。この
逆相クロック（沫）によりプルアップ用トランジスタ（
Ｔ１）〜（Ｔ３）はオンで、プルダウン用トランジスタ
（ＴＩ６）はオフしているため符号データ（Ｐｌ）〜（
Ｆ３）はプリチャージ状態にあり、この期間に位置検出
回路の出力（ｂｌ）〜（ｂｅ）の遷移状態により２つが
“１゛を出力しているときも、符号データ（ｐ＋）〜（
Ｐ、）はプリチャージ状態であり、符号データ（Ｐ、）
〜（Ｆ３）に信号の競合は起こらず“１゛を保持してい
る。これにより、従来高速化に対して不利であった符号
出力の競合がなくなり、高速化が可能となる。

次に、逆相クロック（扉）が（ｔ２）で立ち上がりプル
ダウン用トランジスタ（ＴＩ６）がオンになると同時に
プルアップ用トランジスタ（Ｔ１）〜（Ｔ３）は完全に
オフとなり、符号変換が遂行され、その変換符号が出力
される。このとき、従来のものと比べ、プルアップ用ト
ランジスタ（ＴＩ）〜（Ｔ３）はオフしており、プルア
ップ用トランジスタとプルダウン用トランジスタの導通
時抵抗の比に関係なくプリチャージされた電荷を放電す
るに十分なものであればよく、従ってトランジスタのサ
イズも小さくでき、高速で低消費電力化が図れる。

又、クロック信号（ＣＫ）の立ち上がり（ｔ、）によっ
て第２記憶手段（１２）は前記符号変換された信号を取
り込んで記憶し、次の変換信号を取り込むまでその信号
を保持する。そのため、前記符号変換回路でのプリチャ
ージ期間のデータの不確定期間に関係なく外部からデー
タを読み出すことができる。

以上において、本発明を実施例に沿って説明したが、本
発明はこれに限定されるものでなく、特許請求の範囲に
記載した発明の要旨を逸脱しない範囲内で種々の変更、
修正が可能である。例えばプルアップ用トランジスタ及
びプルダウン用トランジスタをバイポーラ型トランジス
タで構成してもよい。

発明の効果 本発明によればプルアップ用トランジスタは常時オンし
ているものでなく、逆相クロックによる所定期間のみオ
ンするようになっているため低消費電力化が図れる。し
かも、プルダウン用トランジスタがオンするときにはプ
ルアップ用トランジスタは完全にオフとなっていて、プ
ルダウン用トランジスタのオンによる符号の設定には無
関係で、従来の如く両者の導通時の抵抗比には影響され
ないためプルダウン用トランジスタ等のサイズを小さく
できる。またアナログ入力信号の変化時に第１記憶手段
の出力が動揺しても、そのときの符号変換回路はプリチ
ャージ期間であるため符号変換に何ら影響はない。従っ
て符号変換速度が遅くなるという虞れもない。このよう
に、本発明は高速且つ低消費電力の並列比較型Ａ／Ｄ変
換器を簡単に実現することができる。その効果は大であ
る。

【図面の簡単な説明】

第１図は本発明を実施したＡ／Ｄ変換器のブロック回路
図であり、第２図はその符号変換回路部分を具体的に示
す回路図、第３図は第２記憶手段の詳細図、第４図は動
作のタイムチャート図、第５図は説明図である。第６図
は従来例のブロック図であり、第７図及び第８図はその
構成部分の詳細を示す回路図である。 （９）・・・電圧分圧器、　（１２）・・・第１記憶手
段、（１３）・・・位置検出回路、　（１４）・・・符
号変換回路、（１５）・・・第２記憶手段、　（１６）
・・・電源ライン、　（ｅｌ）〜（ｅ８）・・・基準入
力電圧、　（Ｖｓ）・・・アナログ入力電圧、　（ＡＩ
）〜（八。）・・・電圧比較器、　（Ｄｌ）〜（ＤＢ）
・・・第１記憶手段のＤフリップフロップ、　（Ｆ＋）
〜（Ｆ３）・・・第２記憶手段のＤフリップフロップ、
　（ＣＫ）・・・クロック、　　（沫）　・・・逆相ク
ロック、　（ＴＩ）〜（Ｔ３）・・・プルアップ用トラ
ンジスタ、　（Ｔ、）〜（ＴＩ５）・・・符号化用トラ
ンジスタ、　（ＴＩ６）・・・プルダウン用トランジス
タ。 第１図 ｔ＋　　　　　ｔ２　　　　ｔ３ Ｒ１炬 Ｊ「 第７図 第８図

Claims (1)

【特許請求の範囲】
1. （１）基準電圧間に接続された電圧分圧器と、該電圧分
   圧器のそれぞれの出力点から得られる基準入力電圧とア
   ナログ入力信号とを比較する複数の電圧比較器と、該電
   圧比較器の出力をそれぞれ記憶する複数のＤフリップフ
   ロップを含む第１記憶手段と、該第１記憶手段の出力を
   受けて符号変換を行う符号変換回路と、該符号変換回路
   の出力を記憶する出力ビット数に応じた数のＤフリップ
   フロップからなる第２記憶手段とによって構成され、前
   記符号変換回路は、前記第２記憶手段のＤフリップフロ
   ップの入力端と電源ライン間に接続され且つ第１、第２
   記憶手段動作用クロックと逆相のクロックで動作するプ
   ルアップ用トランジスタと、符号コードに従って前記第
   ２記憶手段のＤフリップフロップの入力端と基準電位間
   に接続されると共に制御電極が前記第１記憶手段に接続
   された符号化トランジスタと、該符号化トランジスタと
   直列に接続され且つ前記プルアップ用トランジスタに対
   し逆相で動作するプルダウン用トランジスタとからなる
   ことを特徴とするアナログ・ディジタル変換器。