JPH11122913A - 高電圧発生回路 - Google Patents
高電圧発生回路Info
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- JPH11122913A JPH11122913A JP28230397A JP28230397A JPH11122913A JP H11122913 A JPH11122913 A JP H11122913A JP 28230397 A JP28230397 A JP 28230397A JP 28230397 A JP28230397 A JP 28230397A JP H11122913 A JPH11122913 A JP H11122913A
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- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
- H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
- H02M3/156—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators
- H02M3/157—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators with digital control
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
- G05F3/245—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the temperature
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Abstract
(57)【要約】
【課題】 低電源電圧を用いても十分大きな所望の高電
圧を発生することができる高電圧発生回路を提供する。 【解決手段】 高電圧発生回路１０００は、インダクタ
１１、ＰＮダイオード１３、容量１４およびトランジス
タ１２を備える。高電圧発生回路１０００における高電
圧サンプル／分圧回路１、コントロールレジスタ２、電
圧コンパレータ３、カウンタ４、パルス発生回路６およ
びリングオシレータ５は、容量１４により発生する電圧
が所望の高電圧か否かを検出して、トランジスタ１２の
ＯＮ／ＯＦＦを制御するパルス信号を生成する。この結
果、容量１４への電流の経路が変化し、発生する電圧が
デジタル的に調整される。
圧を発生することができる高電圧発生回路を提供する。 【解決手段】 高電圧発生回路１０００は、インダクタ
１１、ＰＮダイオード１３、容量１４およびトランジス
タ１２を備える。高電圧発生回路１０００における高電
圧サンプル／分圧回路１、コントロールレジスタ２、電
圧コンパレータ３、カウンタ４、パルス発生回路６およ
びリングオシレータ５は、容量１４により発生する電圧
が所望の高電圧か否かを検出して、トランジスタ１２の
ＯＮ／ＯＦＦを制御するパルス信号を生成する。この結
果、容量１４への電流の経路が変化し、発生する電圧が
デジタル的に調整される。
Description
【０００１】
【発明の属する技術分野】本発明は、高電圧発生回路に
関し、特に、外部から与えられるクロック信号に応答し
て、所望の電圧を発生する高電圧発生回路に関するもの
である。
関し、特に、外部から与えられるクロック信号に応答し
て、所望の電圧を発生する高電圧発生回路に関するもの
である。
【０００２】
【従来の技術】半導体記憶デバイスには、ダイナミック
ランダムアクセスメモリ（Dynamic Random Access Memo
ry、ＤＲＡＭ）やスタティックランダムアクセスメモリ
（Static Random Access Memory 、ＳＲＡＭ）などが有
名であるが、両者はともに揮発性（Volatile）メモリで
あり、電源電圧が印加されていない状態では内部の記憶
データは消失する。
ランダムアクセスメモリ（Dynamic Random Access Memo
ry、ＤＲＡＭ）やスタティックランダムアクセスメモリ
（Static Random Access Memory 、ＳＲＡＭ）などが有
名であるが、両者はともに揮発性（Volatile）メモリで
あり、電源電圧が印加されていない状態では内部の記憶
データは消失する。
【０００３】一方、電源電圧が印加されていなくても記
憶データを保持できるメモリとしてフラッシュ（Flash
）メモリがある。フラッシュメモリは、記憶を行なう
メモリセル内のフローティングゲートに電荷を保持する
ことで不揮発性（Nonvolatile）の記憶を行なってい
る。フラッシュメモリでは、電荷を保持するフローティ
ングゲートに電荷を注入もしくはフローティングゲート
から電荷を引抜くことで１または０の記憶状態を作る。
このときに、ファーラーノルトハイム（ＦＮ）トンネル
現象やチャネルホットエレクトロンを利用してフローテ
ィングゲートとの間で電荷のやり取りを行なう。以上の
ような状態を発生する場合に、一般的にデバイスの動作
電源電圧より高い電圧が必要となる。
憶データを保持できるメモリとしてフラッシュ（Flash
）メモリがある。フラッシュメモリは、記憶を行なう
メモリセル内のフローティングゲートに電荷を保持する
ことで不揮発性（Nonvolatile）の記憶を行なってい
る。フラッシュメモリでは、電荷を保持するフローティ
ングゲートに電荷を注入もしくはフローティングゲート
から電荷を引抜くことで１または０の記憶状態を作る。
このときに、ファーラーノルトハイム（ＦＮ）トンネル
現象やチャネルホットエレクトロンを利用してフローテ
ィングゲートとの間で電荷のやり取りを行なう。以上の
ような状態を発生する場合に、一般的にデバイスの動作
電源電圧より高い電圧が必要となる。
【０００４】以下に、このような高い電源電圧を発生す
る高電圧発生回路の構成について、図１４を用いて説明
する。
る高電圧発生回路の構成について、図１４を用いて説明
する。
【０００５】図１４は、従来の高電圧発生回路２０００
の具体的構成の一例を示す回路図である。
の具体的構成の一例を示す回路図である。
【０００６】図１４に示す高電圧発生回路２０００は、
複数の容量素子２２１．１、…、２２１．ｎ、複数の整
流性素子２２０．１、…、２２０．ｎ＋１およびリング
オシレータ２２２を備える。
複数の容量素子２２１．１、…、２２１．ｎ、複数の整
流性素子２２０．１、…、２２０．ｎ＋１およびリング
オシレータ２２２を備える。
【０００７】複数の整流性素子２２０．１、…、２２
０．ｎ＋１は、高電圧（Ｖｃｃ）を受ける入力端子２３
０と出力端子２３２との間に直列に接続される。複数の
容量素子２２１．１、…、２２１．ｎのそれぞれの一方
の端子は、整流性素子２２０．１、…、２２０．ｎのそ
れぞれの出力ノードに接続される。リングオシレータ２
２２は、２つの周期パルスφ、／φを生成する。
０．ｎ＋１は、高電圧（Ｖｃｃ）を受ける入力端子２３
０と出力端子２３２との間に直列に接続される。複数の
容量素子２２１．１、…、２２１．ｎのそれぞれの一方
の端子は、整流性素子２２０．１、…、２２０．ｎのそ
れぞれの出力ノードに接続される。リングオシレータ２
２２は、２つの周期パルスφ、／φを生成する。
【０００８】図１５は、リングオシレータ２２２の生成
する周期パルスφ、／φを示すタイミングチャートであ
り、図１５（Ａ）は周期パルスφを、図１５（Ｂ）は周
期パルス／φをそれぞれ表わす。図１５に示すように、
周期パルスφは、周期パルス／φに対して位相が反転し
ている。
する周期パルスφ、／φを示すタイミングチャートであ
り、図１５（Ａ）は周期パルスφを、図１５（Ｂ）は周
期パルス／φをそれぞれ表わす。図１５に示すように、
周期パルスφは、周期パルス／φに対して位相が反転し
ている。
【０００９】容量素子２２１．１、２２１．３、…のそ
れぞれの他方の端子は、リングオシレータ２２２から周
期パルスφを受ける。一方、容量素子２２１．２、２２
２．４、…のそれぞれの他方の端子は、リングオシレー
タ２２２から周期パルス／φを受ける。
れぞれの他方の端子は、リングオシレータ２２２から周
期パルスφを受ける。一方、容量素子２２１．２、２２
２．４、…のそれぞれの他方の端子は、リングオシレー
タ２２２から周期パルス／φを受ける。
【００１０】次に、従来の高電圧発生回路２０００の動
作について説明する。容量素子２２１．ｉ（ただし１≦
ｉ≦ｎ）の一端がＨレベルの周期パルスを受けた場合、
電流が整流性素子２２０. ｉ＋１の方向に転送される。
一方、Ｌレベルの周期パルスを受けた場合には、電流が
整流性素子２２０. ｉの方向から転送される。これによ
り、最も後段に位置する出力端子２３２に高電圧Ｖｏｕ
ｔが発生する。
作について説明する。容量素子２２１．ｉ（ただし１≦
ｉ≦ｎ）の一端がＨレベルの周期パルスを受けた場合、
電流が整流性素子２２０. ｉ＋１の方向に転送される。
一方、Ｌレベルの周期パルスを受けた場合には、電流が
整流性素子２２０. ｉの方向から転送される。これによ
り、最も後段に位置する出力端子２３２に高電圧Ｖｏｕ
ｔが発生する。
【００１１】なお、整流性素子２２０．１、…、２２
０．ｎ＋１の具体例としては、ＰＮダイオードやＭＯＳ
トランジスタが挙げられる。
０．ｎ＋１の具体例としては、ＰＮダイオードやＭＯＳ
トランジスタが挙げられる。
【００１２】
【発明が解決しようとする課題】ところで、上述の整流
性素子にはしきい値電圧が存在する。たとえば、整流性
素子としてＰＮダイオードを使用した場合には、しきい
値電圧は０．７Ｖ〜０．８Ｖである。整流性素子として
ＭＯＳトランジスタを使用した場合にも、同程度のしき
い値電圧が存在する。
性素子にはしきい値電圧が存在する。たとえば、整流性
素子としてＰＮダイオードを使用した場合には、しきい
値電圧は０．７Ｖ〜０．８Ｖである。整流性素子として
ＭＯＳトランジスタを使用した場合にも、同程度のしき
い値電圧が存在する。
【００１３】したがって、従来の高電圧発生回路２００
０においては、各整流性素子の両端にしきい値電圧より
大きな電圧を印加しないと、十分な電流転送が行なわれ
ず、高電圧を発生することが困難になる。また、電源電
圧（Ｖｃｃ）が低電圧化されると、リングオシレータ２
２２の出力する２つの周期パルスφ、／φの電圧振幅が
減少してしまい、十分な電流転送が行なわれない。
０においては、各整流性素子の両端にしきい値電圧より
大きな電圧を印加しないと、十分な電流転送が行なわれ
ず、高電圧を発生することが困難になる。また、電源電
圧（Ｖｃｃ）が低電圧化されると、リングオシレータ２
２２の出力する２つの周期パルスφ、／φの電圧振幅が
減少してしまい、十分な電流転送が行なわれない。
【００１４】ところで、フラッシュメモリを代表とする
半導体記憶装置においては、電源電圧が低下する傾向に
ある。したがって、従来の高電圧発生回路２０００をそ
のままフラッシュメモリに適用したとすれば、電源電圧
の低電圧化に伴い、内部動作をさせるために必要な高電
圧を発生させることが困難になるという問題が生じる。
半導体記憶装置においては、電源電圧が低下する傾向に
ある。したがって、従来の高電圧発生回路２０００をそ
のままフラッシュメモリに適用したとすれば、電源電圧
の低電圧化に伴い、内部動作をさせるために必要な高電
圧を発生させることが困難になるという問題が生じる。
【００１５】そこで、本発明は係る問題を解決するため
になされたものであり、その目的は、低電源電圧でも十
分大きな所望の高電圧を発生することができる高電圧発
生回路を提供することにある。
になされたものであり、その目的は、低電源電圧でも十
分大きな所望の高電圧を発生することができる高電圧発
生回路を提供することにある。
【００１６】
【課題を解決するための手段】請求項１に係る高電圧発
生回路は、第１の容量素子を備え、第１の容量素子への
電流の経路を変化させることにより、第１の容量素子に
電荷を蓄積して所望の電圧を発生する高電圧発生回路で
あって、発生した電圧が所望の電圧に一致するか否か
を、クロック信号に応答して比較判定する比較判定手段
と、比較判定手段の比較判定結果に基づき、値がデジタ
ル的に制御されるカウント手段と、カウント手段の値に
基づき、出力するパルス信号のデューティ比が変調され
るパルス発生手段と、パルス発生手段の出力するパルス
信号に基づき電流の経路を変化させるスイッチ手段とを
備える。
生回路は、第１の容量素子を備え、第１の容量素子への
電流の経路を変化させることにより、第１の容量素子に
電荷を蓄積して所望の電圧を発生する高電圧発生回路で
あって、発生した電圧が所望の電圧に一致するか否か
を、クロック信号に応答して比較判定する比較判定手段
と、比較判定手段の比較判定結果に基づき、値がデジタ
ル的に制御されるカウント手段と、カウント手段の値に
基づき、出力するパルス信号のデューティ比が変調され
るパルス発生手段と、パルス発生手段の出力するパルス
信号に基づき電流の経路を変化させるスイッチ手段とを
備える。
【００１７】請求項２に係る高電圧発生回路は、請求項
１に係る高電圧発生回路であって、比較判定手段は、第
１のクロック信号に応答して、発生した電圧をサンプル
するサンプル手段と、第２のクロック信号に応答して、
サンプルした電圧を分圧する手段と、第３のクロック信
号に応答して、分圧した電圧と基準電位とを比較する比
較手段とを備える。
１に係る高電圧発生回路であって、比較判定手段は、第
１のクロック信号に応答して、発生した電圧をサンプル
するサンプル手段と、第２のクロック信号に応答して、
サンプルした電圧を分圧する手段と、第３のクロック信
号に応答して、分圧した電圧と基準電位とを比較する比
較手段とを備える。
【００１８】請求項３に係る高電圧発生回路は、請求項
２に係る高電圧発生回路であって、分圧手段は、複数の
第２の容量素子を含み、所望の電圧に応じて、複数の第
２の容量素子のなかのいずれかを選択して、サンプルし
た電圧を第２のクロック信号に応答して、選択した第２
の容量素子で分圧する。
２に係る高電圧発生回路であって、分圧手段は、複数の
第２の容量素子を含み、所望の電圧に応じて、複数の第
２の容量素子のなかのいずれかを選択して、サンプルし
た電圧を第２のクロック信号に応答して、選択した第２
の容量素子で分圧する。
【００１９】請求項４に係る高電圧発生回路は、請求項
２に係る高電圧発生回路であって、比較手段は、ラッチ
型コンパレータであり、分圧した電圧と基準電位とを第
３のクロック信号のエッジ時点で評価し、評価結果を出
力する。
２に係る高電圧発生回路であって、比較手段は、ラッチ
型コンパレータであり、分圧した電圧と基準電位とを第
３のクロック信号のエッジ時点で評価し、評価結果を出
力する。
【００２０】請求項５に係る高電圧発生回路は、請求項
１に係る高電圧発生回路であって、パルス発生手段は、
出力するパルスのサイクルが一定で、かつパルスのＨｉ
ｇｈ幅を変化させることにより、デューティ比を変調す
る。
１に係る高電圧発生回路であって、パルス発生手段は、
出力するパルスのサイクルが一定で、かつパルスのＨｉ
ｇｈ幅を変化させることにより、デューティ比を変調す
る。
【００２１】請求項６に係る高電圧発生回路は、請求項
５に係る高電圧発生回路であって、スイッチ手段は、Ｍ
ＯＳトランジスタであって、ＭＯＳトランジスタの一方
の導通端子は第１の電源電位と接続され、他方の導通端
子は電流の経路に接続され、さらにゲート電極は、パル
ス発生手段から出力されるパルス信号を受け、第１の容
量素子の一方の端子は第２の電源電位に接続され、他方
の端子は電流の経路に接続される。
５に係る高電圧発生回路であって、スイッチ手段は、Ｍ
ＯＳトランジスタであって、ＭＯＳトランジスタの一方
の導通端子は第１の電源電位と接続され、他方の導通端
子は電流の経路に接続され、さらにゲート電極は、パル
ス発生手段から出力されるパルス信号を受け、第１の容
量素子の一方の端子は第２の電源電位に接続され、他方
の端子は電流の経路に接続される。
【００２２】
［実施の形態１］本発明の実施の形態１における高電圧
発生回路について説明する。
発生回路について説明する。
【００２３】本発明の実施の形態１における高電圧発生
回路１０００は、低電源電圧を用いてデジタル的に所望
の高電圧を発生することを可能とするものである。
回路１０００は、低電源電圧を用いてデジタル的に所望
の高電圧を発生することを可能とするものである。
【００２４】まず、半導体記憶装置（たとえば、フラッ
シュメモリ）に本発明の実施の形態１の高電圧発生回路
を搭載した場合の一例を図１を用いて説明する。
シュメモリ）に本発明の実施の形態１の高電圧発生回路
を搭載した場合の一例を図１を用いて説明する。
【００２５】図１は、本発明の実施の形態１の高電圧発
生回路１０００を半導体記憶装置９００に適用した場合
の一例を示す概略図である。
生回路１０００を半導体記憶装置９００に適用した場合
の一例を示す概略図である。
【００２６】図１に示すように、高電圧発生回路１００
０は、インダクタ１１、ＭＯＳトランジスタ１２、ダイ
オード１３および容量１４を備える。以下、インダクタ
１１のインダクタンスをＬと記す。
０は、インダクタ１１、ＭＯＳトランジスタ１２、ダイ
オード１３および容量１４を備える。以下、インダクタ
１１のインダクタンスをＬと記す。
【００２７】インダクタ１１は、半導体記憶装置９００
に外付けする。インダクタ１１は、電源電圧Ｖｉｎ（た
とえば、１. ８Ｖの低電源電圧）を供給するＶｉｎ端子
１０と半導体記憶装置９００の外部接続端子１６との間
に接続される。
に外付けする。インダクタ１１は、電源電圧Ｖｉｎ（た
とえば、１. ８Ｖの低電源電圧）を供給するＶｉｎ端子
１０と半導体記憶装置９００の外部接続端子１６との間
に接続される。
【００２８】ダイオード１３は、外部接続端子１６と高
電圧Ｖｈｉｇｈを出力するＶｈｉｇｈ端子１５との間に
接続される。ＭＯＳトランジスタ１２は、外部接続端子
１６と接地電位ＧＮＤとの間に接続される。さらに、容
量１４は、Ｖｈｉｇｈ端子１５と接地電位ＧＮＤとの間
に接続される。
電圧Ｖｈｉｇｈを出力するＶｈｉｇｈ端子１５との間に
接続される。ＭＯＳトランジスタ１２は、外部接続端子
１６と接地電位ＧＮＤとの間に接続される。さらに、容
量１４は、Ｖｈｉｇｈ端子１５と接地電位ＧＮＤとの間
に接続される。
【００２９】ＭＯＳトランジスタ１２は、インダクタ１
１の一端と接地電位ＧＮＤとを接続（ショート）もしく
は開放（オープン）する。容量１４は、整流性素子であ
るダイオード１３から流入した電荷を蓄える。これによ
り、Ｖｈｉｇｈ端子１５に電圧が発生する。
１の一端と接地電位ＧＮＤとを接続（ショート）もしく
は開放（オープン）する。容量１４は、整流性素子であ
るダイオード１３から流入した電荷を蓄える。これによ
り、Ｖｈｉｇｈ端子１５に電圧が発生する。
【００３０】高電圧発生回路１０００はさらに、高電圧
サンプル／分圧回路１、コントロールレジスタ２、電圧
コンパレータ３、カウンタ４、リングオシレータ５およ
びパルス生成回路６を備える。
サンプル／分圧回路１、コントロールレジスタ２、電圧
コンパレータ３、カウンタ４、リングオシレータ５およ
びパルス生成回路６を備える。
【００３１】高電圧サンプル／分圧回路１は、後述する
電圧コンパレータ３で基準電圧Ｖｒｅｆと比較するため
に、Ｖｈｉｇｈ端子１５に発生した電圧を比較可能な電
圧レベルに分圧する。
電圧コンパレータ３で基準電圧Ｖｒｅｆと比較するため
に、Ｖｈｉｇｈ端子１５に発生した電圧を比較可能な電
圧レベルに分圧する。
【００３２】コントロールレジスタ２は、分圧の大きさ
を指定する。分圧の大きさは可変である。コントロール
レジスタ２によって分圧の大きさを指定することによ
り、種々の電圧を発生することが可能となる。
を指定する。分圧の大きさは可変である。コントロール
レジスタ２によって分圧の大きさを指定することによ
り、種々の電圧を発生することが可能となる。
【００３３】電圧コンパレータ３は、所定の電位に設定
された基準電位Ｖｒｅｆと高電圧サンプル／分圧回路１
により分圧された電位との比較を行なう。
された基準電位Ｖｒｅｆと高電圧サンプル／分圧回路１
により分圧された電位との比較を行なう。
【００３４】カウンタ４は、電圧コンパレータ３の比較
結果により、４ビットのカウンタ値が変更される。リン
グオシレータ５は、１７段のリングオシレータであり、
多数の位相のずれた周期パルスを発生する。
結果により、４ビットのカウンタ値が変更される。リン
グオシレータ５は、１７段のリングオシレータであり、
多数の位相のずれた周期パルスを発生する。
【００３５】パルス生成回路６は、カウンタ４の出力に
応じて、リングオシレータ５の出力パルスを加工して、
Ｈｉｇｈの期間が変化する周期パルスを発生する。パル
ス生成回路６の出力は、ＭＯＳトランジスタ１２のＯＮ
時間（導通状態の期間）を制御する。
応じて、リングオシレータ５の出力パルスを加工して、
Ｈｉｇｈの期間が変化する周期パルスを発生する。パル
ス生成回路６の出力は、ＭＯＳトランジスタ１２のＯＮ
時間（導通状態の期間）を制御する。
【００３６】このように、本発明の実施の形態１におけ
る高電圧発生回路１０００は、全体としてフィードバッ
クループが形成されていおり、このフィードバック制御
で、コントロールレジスタ２の値に応じた高電圧を発生
する。
る高電圧発生回路１０００は、全体としてフィードバッ
クループが形成されていおり、このフィードバック制御
で、コントロールレジスタ２の値に応じた高電圧を発生
する。
【００３７】次に、インダクタを用いた高電圧発生回路
の基本原理について図２および図３を用いて説明する。
の基本原理について図２および図３を用いて説明する。
【００３８】図２は、インダクタを用いた高電圧発生回
路１０００の基本原理を説明するための回路図であり、
図３はその動作を説明するためのタイミングチャートで
ある。
路１０００の基本原理を説明するための回路図であり、
図３はその動作を説明するためのタイミングチャートで
ある。
【００３９】図２に示す高電圧発生回路（以下、高電圧
発生回路３０００と称す）は、昇圧型ＤＣ−ＤＣコンバ
ータであって、インダクタ１１、ＭＯＳトランジスタ１
２、ダイオード１３および容量１４を備える。インダク
タ１１、ＭＯＳトランジスタ１２、ダイオード１３およ
び容量１４の接続関係については、図１で説明したとお
りである。なお、高電圧発生回路３０００においては、
ダイオード１３および容量１４は、電圧Ｖｏｕｔを発生
するＶｏｕｔ端子１７と接続される。
発生回路３０００と称す）は、昇圧型ＤＣ−ＤＣコンバ
ータであって、インダクタ１１、ＭＯＳトランジスタ１
２、ダイオード１３および容量１４を備える。インダク
タ１１、ＭＯＳトランジスタ１２、ダイオード１３およ
び容量１４の接続関係については、図１で説明したとお
りである。なお、高電圧発生回路３０００においては、
ダイオード１３および容量１４は、電圧Ｖｏｕｔを発生
するＶｏｕｔ端子１７と接続される。
【００４０】ここで、図３（Ａ）のＶｇｓは、ＭＯＳト
ランジスタ１２のゲートソース間電圧を、図３（Ｂ）の
Ｖｄｓは、ＭＯＳトランジスタ１２のドレインソース間
電圧を、図３（Ｃ）のＶＬは、インダクタ１１の電位を
それぞれ示す。
ランジスタ１２のゲートソース間電圧を、図３（Ｂ）の
Ｖｄｓは、ＭＯＳトランジスタ１２のドレインソース間
電圧を、図３（Ｃ）のＶＬは、インダクタ１１の電位を
それぞれ示す。
【００４１】さらに図３（Ｄ）のＩｓは、ＭＯＳトラン
ジスタ１２のソース電流を、図３（Ｅ）のＩｄは、ダイ
オード１３に流込む電流を、図３（Ｆ）のＩＬは、Ｖｉ
ｎ端子１０からインダクタ１１に流込む電流をそれぞれ
表わす。また、図２におけるＩｏｕｔは、ダイオード１
３からＶｏｕｔ端子１７に流れる電流を表わす。
ジスタ１２のソース電流を、図３（Ｅ）のＩｄは、ダイ
オード１３に流込む電流を、図３（Ｆ）のＩＬは、Ｖｉ
ｎ端子１０からインダクタ１１に流込む電流をそれぞれ
表わす。また、図２におけるＩｏｕｔは、ダイオード１
３からＶｏｕｔ端子１７に流れる電流を表わす。
【００４２】［Ｔｏｎ時の動作］ゲートソース間電圧Ｖ
ｇｓがＨレベルの期間（Ｔｏｎと称す）には、ＭＯＳト
ランジスタ１２がＯＮし、Ｖｉｎ端子１０からインダク
タ１１を経由して接地電位ＧＮＤに電流が流れる。この
ときのＭＯＳトランジスタ１２のＯＮ抵抗が十分低いと
すると、ゲートソース間電圧Ｖｄｓが０Ｖとなる。すな
わち、インダクタ１１の両端にＶＬ＝Ｖｉｎなる電圧が
印加される。インダクタ１１の両端に定電圧が印加され
た場合、その性質によりインダクタ１１の電流は時間的
に１次比例で増加する。この関係を式（１）に示す。
ｇｓがＨレベルの期間（Ｔｏｎと称す）には、ＭＯＳト
ランジスタ１２がＯＮし、Ｖｉｎ端子１０からインダク
タ１１を経由して接地電位ＧＮＤに電流が流れる。この
ときのＭＯＳトランジスタ１２のＯＮ抵抗が十分低いと
すると、ゲートソース間電圧Ｖｄｓが０Ｖとなる。すな
わち、インダクタ１１の両端にＶＬ＝Ｖｉｎなる電圧が
印加される。インダクタ１１の両端に定電圧が印加され
た場合、その性質によりインダクタ１１の電流は時間的
に１次比例で増加する。この関係を式（１）に示す。
【００４３】 ΔＩＬ＝ΔＩｓ＝Ｖｉｎ／Ｌ・Δｔ …（１） ここで、Δｔは、微少時間を示す。この場合、電流Ｉｄ
＝０であるので、ΔＩＬ＝ΔＩｓとなる。したがって、
Ｔｏｎの期間のインダクタ１１の電流変化量は、次の式
（２）で与えられる。
＝０であるので、ΔＩＬ＝ΔＩｓとなる。したがって、
Ｔｏｎの期間のインダクタ１１の電流変化量は、次の式
（２）で与えられる。
【００４４】 ΔＩＬ＝ΔＩｓ＝Ｖｉｎ／Ｌ・Ｔｏｎ …（２） ［Ｔｏｆｆ時の動作］ゲートソース間電圧ＶｇｓがＬレ
ベルの期間（Ｔｏｆｆと称す）には、ＭＯＳトランジス
タ１２がＯＦＦし、インダクタ１１を流れていた電流は
ダイオード方向に流れる。インダクタ１１の性質から、
電流ＩＬは瞬時に０とならない。出力電圧をＶｏｕｔと
し、ダイオード１３の電圧降下１１を無視すると（Ｖｏ
ｕｔ＞１０Ｖとする）、インダクタ１１の電流は、次の
式（３）で示すように減少する。
ベルの期間（Ｔｏｆｆと称す）には、ＭＯＳトランジス
タ１２がＯＦＦし、インダクタ１１を流れていた電流は
ダイオード方向に流れる。インダクタ１１の性質から、
電流ＩＬは瞬時に０とならない。出力電圧をＶｏｕｔと
し、ダイオード１３の電圧降下１１を無視すると（Ｖｏ
ｕｔ＞１０Ｖとする）、インダクタ１１の電流は、次の
式（３）で示すように減少する。
【００４５】 ΔＩＬ＝ΔＩｄ＝−（Ｖｏｕｔ−Ｖｉｎ）／Ｌ・Δｔ …（３） したがって、Ｔｏｆｆの期間のインダクタ１１の電流変
化量は以下の式で与えられる。
化量は以下の式で与えられる。
【００４６】 ΔＩＬ＝ΔＩｄ＝−（Ｖｏｕｔ−Ｖｉｎ）／Ｌ・Ｔｏｆｆ …（４） 安定状態では、式（２）と式（４）との変化量は等しく
なるので、次の式（５）が成立する。
なるので、次の式（５）が成立する。
【００４７】 Ｖｉｎ／Ｌ・Ｔｏｎ＝（Ｖｏｕｔ−Ｖｉｎ）／Ｌ・Ｔｏｆｆ …（５） したがって、式（５）を用いることにより、出力電圧Ｖ
ｏｕｔは式（６）で与えられる。
ｏｕｔは式（６）で与えられる。
【００４８】 Ｖｏｕｔ＝Ｖｉｎ・（Ｔｏｎ＋Ｔｏｆｆ）／Ｔｏｆｆ …（６） ここで、（Ｔｏｎ＋Ｔｏｆｆ）はＭＯＳトランジスタ１
２のゲート電極に与えられるパルスの周期を、Ｔｏｆｆ
はＬｏｗの幅を示している。したがって、周期パルス波
形のデューティ（パルスのＨｉｇｈ幅とサイクル時間の
比）を変化させることにより、入力電圧を所望の高電圧
に昇圧できる。たとえば、Ｔｏｎ＝９０ｎｓおよびＴｏ
ｆｆ＝１０ｎｓの場合、入力電圧Ｖｉｎに対して１０倍
の出力電圧Ｖｏｕｔが得られる。
２のゲート電極に与えられるパルスの周期を、Ｔｏｆｆ
はＬｏｗの幅を示している。したがって、周期パルス波
形のデューティ（パルスのＨｉｇｈ幅とサイクル時間の
比）を変化させることにより、入力電圧を所望の高電圧
に昇圧できる。たとえば、Ｔｏｎ＝９０ｎｓおよびＴｏ
ｆｆ＝１０ｎｓの場合、入力電圧Ｖｉｎに対して１０倍
の出力電圧Ｖｏｕｔが得られる。
【００４９】高電圧発生回路１０００においては、高電
圧サンプル／分圧回路１、コントロールレジスタ２、電
圧コンパレータ３、カウンタ４、リングオシレータ５お
よびパルス生成回路６を用いて、ディジタル的にＭＯＳ
トランジスタ１２のＯＮ／ＯＦＦを制御するパルスを発
生する。
圧サンプル／分圧回路１、コントロールレジスタ２、電
圧コンパレータ３、カウンタ４、リングオシレータ５お
よびパルス生成回路６を用いて、ディジタル的にＭＯＳ
トランジスタ１２のＯＮ／ＯＦＦを制御するパルスを発
生する。
【００５０】次に、本発明の実施の形態１における高電
圧発生回路１０００の全体の基本動作について、簡単に
タイミングチャートである図４を用いて説明する。
圧発生回路１０００の全体の基本動作について、簡単に
タイミングチャートである図４を用いて説明する。
【００５１】図４は、本発明の実施の形態１における高
電圧発生回路１０００の基本動作を説明するためのタイ
ミングチャートである。
電圧発生回路１０００の基本動作を説明するためのタイ
ミングチャートである。
【００５２】図４（Ａ）の／ＥＮは、リングオシレータ
５を制御するイネーブル信号を示す。図４（Ｂ）のＣＬ
Ｋ（＝Ｔ（０））は、リングオシレータ５から出力され
るパルス信号Ｔ（０）を示す。ＣＬＫは、システムのメ
インクロックとなる。
５を制御するイネーブル信号を示す。図４（Ｂ）のＣＬ
Ｋ（＝Ｔ（０））は、リングオシレータ５から出力され
るパルス信号Ｔ（０）を示す。ＣＬＫは、システムのメ
インクロックとなる。
【００５３】図４（Ｃ）の信号Ｓ１は、高電圧サンプル
／分圧回路１におけるサンプル動作を制御するクロック
信号を示す。図４（Ｄ）の信号Ｓ２は、高電圧サンプル
／分圧回路１における分圧動作を制御するクロック信号
を示す。
／分圧回路１におけるサンプル動作を制御するクロック
信号を示す。図４（Ｄ）の信号Ｓ２は、高電圧サンプル
／分圧回路１における分圧動作を制御するクロック信号
を示す。
【００５４】図４（Ｅ）の信号φｃｏｍｐａｒｅは、電
圧コンパレータ３における比較動作を制御するクロック
信号を示す。図４（Ｆ）の信号φｃｎｔｕｐｄａｔｅ
は、カウンタ４におけるカウント動作を制御するクロッ
ク信号を示す。
圧コンパレータ３における比較動作を制御するクロック
信号を示す。図４（Ｆ）の信号φｃｎｔｕｐｄａｔｅ
は、カウンタ４におけるカウント動作を制御するクロッ
ク信号を示す。
【００５５】図４に示すように、高電圧発生回路１００
０は、パルス信号ＣＬＫ（＝パルス信号Ｔ（０））の１
サイクルの期間に、高電圧のサンプル（信号Ｓ１に対
応）、容量による分圧（信号Ｓ２に対応）、分圧出力と
リファレンス電圧Ｖｒｅｆとの比較（信号φｃｏｍｐａ
ｒｅに対応）およびカウンタの更新（φｃｎｔｕｐｄａ
ｔｅに対応）を行なう。
０は、パルス信号ＣＬＫ（＝パルス信号Ｔ（０））の１
サイクルの期間に、高電圧のサンプル（信号Ｓ１に対
応）、容量による分圧（信号Ｓ２に対応）、分圧出力と
リファレンス電圧Ｖｒｅｆとの比較（信号φｃｏｍｐａ
ｒｅに対応）およびカウンタの更新（φｃｎｔｕｐｄａ
ｔｅに対応）を行なう。
【００５６】次に、本発明の実施の形態１におけるリン
グオシレータ５の具体的構成の一例を、回路図である図
５を用いて説明する。
グオシレータ５の具体的構成の一例を、回路図である図
５を用いて説明する。
【００５７】図５は、本発明の実施の形態１のリングオ
シレータ５の具体的構成の一例を示す回路図である。図
５に示すように、リングオシレータ５は、複数のインバ
ータ回路２１．１、…、２１．１６およびＮＯＲ回路２
０を含む。
シレータ５の具体的構成の一例を示す回路図である。図
５に示すように、リングオシレータ５は、複数のインバ
ータ回路２１．１、…、２１．１６およびＮＯＲ回路２
０を含む。
【００５８】複数のインバータ回路２１．１、…、２
１．１６は直列に接続される。ＮＯＲ回路２０の出力ノ
ードは、インバータ回路２１．９と接続される。ＮＯＲ
回路２０の第１の入力ノードは、イネーブル信号／ＥＮ
を受ける。また、ＮＯＲ回路２０の第２の入力ノード
は、インバータ回路２１．８の出力信号を受ける。
１．１６は直列に接続される。ＮＯＲ回路２０の出力ノ
ードは、インバータ回路２１．９と接続される。ＮＯＲ
回路２０の第１の入力ノードは、イネーブル信号／ＥＮ
を受ける。また、ＮＯＲ回路２０の第２の入力ノード
は、インバータ回路２１．８の出力信号を受ける。
【００５９】インバータ回路２１．１、…、２１．１６
のそれぞれの出力ノードから、パルス信号Ｔ（１）、
…、Ｔ（１６）が発生する。また、ＮＯＲ回路２０の出
力ノードからパルス信号Ｔ（０）が発生する。
のそれぞれの出力ノードから、パルス信号Ｔ（１）、
…、Ｔ（１６）が発生する。また、ＮＯＲ回路２０の出
力ノードからパルス信号Ｔ（０）が発生する。
【００６０】次に、図５に示す本発明の実施の形態１の
リングオシレータ５の動作を、そのタイミングチャート
である図６を用いて説明する。
リングオシレータ５の動作を、そのタイミングチャート
である図６を用いて説明する。
【００６１】図６は、図５に示すリングオシレータ５の
動作を説明するためのタイミングチャートである。
動作を説明するためのタイミングチャートである。
【００６２】リングオシレータ５は、イネーブル信号／
ＥＮがＬｏｗにアサートされると発振を開始する。イネ
ーブル信号／ＥＮのアサート後にパルス信号Ｔ（０）が
最初にＬｏｗレベルからＨｉｇｈレベルに遷移する。以
降、パルス信号Ｔ（ｉ）からパルス信号Ｔ（ｉ＋１）の
昇順にＬｏｗレベルからＨｉｇｈレベルに遷移する。
ＥＮがＬｏｗにアサートされると発振を開始する。イネ
ーブル信号／ＥＮのアサート後にパルス信号Ｔ（０）が
最初にＬｏｗレベルからＨｉｇｈレベルに遷移する。以
降、パルス信号Ｔ（ｉ）からパルス信号Ｔ（ｉ＋１）の
昇順にＬｏｗレベルからＨｉｇｈレベルに遷移する。
【００６３】このように、リングオシレータ５は、イネ
ーブル信号／ＥＮに応答して、多数の位相のずれた周期
パルス（Ｔ（０）、…、Ｔ（１６））を出力する。
ーブル信号／ＥＮに応答して、多数の位相のずれた周期
パルス（Ｔ（０）、…、Ｔ（１６））を出力する。
【００６４】なお、後述するパルス生成回路６では、こ
のパルス信号Ｔ（ｋ）からＴ（１５）のＨｉｇｈレベル
の期間にＨｉｇｈレベルとなるパルスを発生する（前述
したＴｏｎに対応）。したがって、ｋ＝０（最小値）の
場合は、Ｔｏｎが最大幅のパルスを発生し、ｋ＝１５
（最大値）の場合は、パルスが発生しない。
のパルス信号Ｔ（ｋ）からＴ（１５）のＨｉｇｈレベル
の期間にＨｉｇｈレベルとなるパルスを発生する（前述
したＴｏｎに対応）。したがって、ｋ＝０（最小値）の
場合は、Ｔｏｎが最大幅のパルスを発生し、ｋ＝１５
（最大値）の場合は、パルスが発生しない。
【００６５】次に、本発明の実施の形態１の高電圧サン
プル／分圧回路１の具体的構成の一例を、回路図である
図７を用いて説明する。
プル／分圧回路１の具体的構成の一例を、回路図である
図７を用いて説明する。
【００６６】図７は、本発明の実施の形態１の高電圧サ
ンプル／分圧回路１の具体的構成の一例を示す回路図で
ある。図７に示すように、高電圧サンプル／分圧回路１
は、レベル変換器Ｌ１、Ｌ２、Ｌ３．０、…、Ｌ３．ｎ
−１、Ｐチャネル型ＭＯＳトランジスタ４０、容量６
５、および容量ユニットＵＣ２、ＵＣ３．０、…、ＵＣ
３．ｎ−１を備える。
ンプル／分圧回路１の具体的構成の一例を示す回路図で
ある。図７に示すように、高電圧サンプル／分圧回路１
は、レベル変換器Ｌ１、Ｌ２、Ｌ３．０、…、Ｌ３．ｎ
−１、Ｐチャネル型ＭＯＳトランジスタ４０、容量６
５、および容量ユニットＵＣ２、ＵＣ３．０、…、ＵＣ
３．ｎ−１を備える。
【００６７】レベル変換器Ｌ１は、Ｐチャネル型ＭＯＳ
トランジスタ４０に対応して設けられる。レベル変換器
Ｌ２は、容量ユニットＵＣ２に対応して設けられる。さ
らに、レベル変換器Ｌ３．０、…、Ｌ３．ｎ−１（以
下、総称的にＬ３と称す）のそれぞれは、容量ユニット
ＵＣ３．０、…、ＵＣ３．ｎ−１（以下、総称的にＵＣ
３と称す）に対応して設けられる。
トランジスタ４０に対応して設けられる。レベル変換器
Ｌ２は、容量ユニットＵＣ２に対応して設けられる。さ
らに、レベル変換器Ｌ３．０、…、Ｌ３．ｎ−１（以
下、総称的にＬ３と称す）のそれぞれは、容量ユニット
ＵＣ３．０、…、ＵＣ３．ｎ−１（以下、総称的にＵＣ
３と称す）に対応して設けられる。
【００６８】レベル変換器Ｌ１について説明する。レベ
ル変換器Ｌ１は、Ｐチャネル型ＭＯＳトランジスタ４１
および４２とＮチャネル型ＭＯＳトランジスタ４３およ
び４４とインバータ回路４５とを含む。
ル変換器Ｌ１は、Ｐチャネル型ＭＯＳトランジスタ４１
および４２とＮチャネル型ＭＯＳトランジスタ４３およ
び４４とインバータ回路４５とを含む。
【００６９】Ｐチャネル型ＭＯＳトランジスタ４１とＮ
チャネル型ＭＯＳトランジスタ４３とは、Ｖｈｉｇｈ端
子１５と接地電位ＧＮＤとの間に直列に接続される。Ｐ
チャネル型ＭＯＳトランジスタ４２とＮチャネル型ＭＯ
Ｓトランジスタ４４とは、Ｖｈｉｇｈ端子１５と接地電
位ＧＮＤとの間に直列に接続される。Ｐチャネル型ＭＯ
Ｓトランジスタ４１のゲート電極は、Ｐチャネル型ＭＯ
Ｓトランジスタ４２とＮチャネル型ＭＯＳトランジスタ
４４との接続ノードと接続される。Ｐチャネル型ＭＯＳ
トランジスタ４２のゲート電極は、Ｐチャネル型ＭＯＳ
トランジスタ４１とＮチャネル型ＭＯＳトランジスタ４
３との接続ノードに接続される。インバータ回路４５
は、Ｎチャネル型ＭＯＳトランジスタ４３のゲート電極
とＮチャネル型ＭＯＳトランジスタ４４のゲート電極と
の間に接続される。
チャネル型ＭＯＳトランジスタ４３とは、Ｖｈｉｇｈ端
子１５と接地電位ＧＮＤとの間に直列に接続される。Ｐ
チャネル型ＭＯＳトランジスタ４２とＮチャネル型ＭＯ
Ｓトランジスタ４４とは、Ｖｈｉｇｈ端子１５と接地電
位ＧＮＤとの間に直列に接続される。Ｐチャネル型ＭＯ
Ｓトランジスタ４１のゲート電極は、Ｐチャネル型ＭＯ
Ｓトランジスタ４２とＮチャネル型ＭＯＳトランジスタ
４４との接続ノードと接続される。Ｐチャネル型ＭＯＳ
トランジスタ４２のゲート電極は、Ｐチャネル型ＭＯＳ
トランジスタ４１とＮチャネル型ＭＯＳトランジスタ４
３との接続ノードに接続される。インバータ回路４５
は、Ｎチャネル型ＭＯＳトランジスタ４３のゲート電極
とＮチャネル型ＭＯＳトランジスタ４４のゲート電極と
の間に接続される。
【００７０】レベル変換器Ｌ２について説明する。レベ
ル変換器Ｌ２は、Ｐチャネル型ＭＯＳトランジスタ４９
および５０とＮチャネル型ＭＯＳトランジスタ５１およ
び５２とインバータ回路５３とを含む。
ル変換器Ｌ２は、Ｐチャネル型ＭＯＳトランジスタ４９
および５０とＮチャネル型ＭＯＳトランジスタ５１およ
び５２とインバータ回路５３とを含む。
【００７１】Ｐチャネル型ＭＯＳトランジスタ４９とＮ
チャネル型ＭＯＳトランジスタ５１とは、Ｖｈｉｇｈ端
子１５と接地電位ＧＮＤとの間に直列に接続される。Ｐ
チャネル型ＭＯＳトランジスタ５０とＮチャネル型ＭＯ
Ｓトランジスタ５２とは、Ｖｈｉｇｈ端子１５と接地電
位ＧＮＤとの間に直列に接続される。Ｐチャネル型ＭＯ
Ｓトランジスタ４９のゲート電極は、Ｐチャネル型ＭＯ
Ｓトランジスタ５０とＮチャネル型ＭＯＳトランジスタ
５２との接続ノードに接続される。Ｐチャネル型ＭＯＳ
トランジスタ５０のゲート電極は、Ｐチャネル型ＭＯＳ
トランジスタ４９とＮチャネル型ＭＯＳトランジスタ５
１との接続ノードに接続される。インバータ回路５３
は、Ｎチャネル型ＭＯＳトランジスタ５１のゲート電極
とＮチャネル型ＭＯＳトランジスタ５２のゲート電極と
の間に接続される。
チャネル型ＭＯＳトランジスタ５１とは、Ｖｈｉｇｈ端
子１５と接地電位ＧＮＤとの間に直列に接続される。Ｐ
チャネル型ＭＯＳトランジスタ５０とＮチャネル型ＭＯ
Ｓトランジスタ５２とは、Ｖｈｉｇｈ端子１５と接地電
位ＧＮＤとの間に直列に接続される。Ｐチャネル型ＭＯ
Ｓトランジスタ４９のゲート電極は、Ｐチャネル型ＭＯ
Ｓトランジスタ５０とＮチャネル型ＭＯＳトランジスタ
５２との接続ノードに接続される。Ｐチャネル型ＭＯＳ
トランジスタ５０のゲート電極は、Ｐチャネル型ＭＯＳ
トランジスタ４９とＮチャネル型ＭＯＳトランジスタ５
１との接続ノードに接続される。インバータ回路５３
は、Ｎチャネル型ＭＯＳトランジスタ５１のゲート電極
とＮチャネル型ＭＯＳトランジスタ５２のゲート電極と
の間に接続される。
【００７２】なお、レベル変換器Ｌ３の構成は、レベル
変換器Ｌ２と同じである。容量ユニットＵＣ２について
説明する。容量ユニットＵＣ２は、Ｐチャネル型ＭＯＳ
トランジスタ４６、Ｎチャネル型ＭＯＳトランジスタ４
７および容量４８を備える。
変換器Ｌ２と同じである。容量ユニットＵＣ２について
説明する。容量ユニットＵＣ２は、Ｐチャネル型ＭＯＳ
トランジスタ４６、Ｎチャネル型ＭＯＳトランジスタ４
７および容量４８を備える。
【００７３】Ｐチャネル型ＭＯＳトランジスタ４６およ
びＮチャネル型ＭＯＳトランジスタ４７は、分圧の結果
発生する電圧Ｖｄｉｖを出力するＶｄｉｖ端子１９と接
地電位ＧＮＤとの間に直列に接続される。容量４８は、
Ｐチャネル型ＭＯＳトランジスタ４６とＮチャネル型Ｍ
ＯＳトランジスタ４７との接続ノードと接地電位ＧＮＤ
との間に接続される。Ｐチャネル型ＭＯＳトランジスタ
４６のゲート電極は、対応するレベル変換器Ｌ２のＰチ
ャネル型ＭＯＳトランジスタ４９とＮチャネル型ＭＯＳ
トランジスタ５１との接続ノードに接続される。またＮ
チャネル型ＭＯＳトランジスタ４７のゲート電極は、後
述するインバータ回路５４の出力ノードと接続される。
びＮチャネル型ＭＯＳトランジスタ４７は、分圧の結果
発生する電圧Ｖｄｉｖを出力するＶｄｉｖ端子１９と接
地電位ＧＮＤとの間に直列に接続される。容量４８は、
Ｐチャネル型ＭＯＳトランジスタ４６とＮチャネル型Ｍ
ＯＳトランジスタ４７との接続ノードと接地電位ＧＮＤ
との間に接続される。Ｐチャネル型ＭＯＳトランジスタ
４６のゲート電極は、対応するレベル変換器Ｌ２のＰチ
ャネル型ＭＯＳトランジスタ４９とＮチャネル型ＭＯＳ
トランジスタ５１との接続ノードに接続される。またＮ
チャネル型ＭＯＳトランジスタ４７のゲート電極は、後
述するインバータ回路５４の出力ノードと接続される。
【００７４】容量ユニットＵＣ３について説明する。容
量ユニットＵＣ３のそれぞれは、Ｐチャネル型ＭＯＳト
ランジスタ５５、Ｎチャネル型ＭＯＳトランジスタ５６
および容量５７を備える。
量ユニットＵＣ３のそれぞれは、Ｐチャネル型ＭＯＳト
ランジスタ５５、Ｎチャネル型ＭＯＳトランジスタ５６
および容量５７を備える。
【００７５】Ｐチャネル型ＭＯＳトランジスタ５５とＮ
チャネル型ＭＯＳトランジスタ５６とは、Ｖｄｉｖ端子
１９と接地電位ＧＮＤとの間に直列に接続される。容量
５７は、Ｐチャネル型ＭＯＳトランジスタ５５とＮチャ
ネル型ＭＯＳトランジスタ５６との接続ノードと接地電
位ＧＮＤとの間に接続される。Ｐチャネル型ＭＯＳトラ
ンジスタ５５のゲート電極は、対応するレベル変換器Ｌ
３のＰチャネル型ＭＯＳトランジスタ４９とＮチャネル
型ＭＯＳトランジスタ５１との接続ノードに接続され
る。またＮチャネル型ＭＯＳトランジスタ５６のゲート
電極は、後述するように対応するＮＡＮＤ回路６３の出
力ノードと接続される。
チャネル型ＭＯＳトランジスタ５６とは、Ｖｄｉｖ端子
１９と接地電位ＧＮＤとの間に直列に接続される。容量
５７は、Ｐチャネル型ＭＯＳトランジスタ５５とＮチャ
ネル型ＭＯＳトランジスタ５６との接続ノードと接地電
位ＧＮＤとの間に接続される。Ｐチャネル型ＭＯＳトラ
ンジスタ５５のゲート電極は、対応するレベル変換器Ｌ
３のＰチャネル型ＭＯＳトランジスタ４９とＮチャネル
型ＭＯＳトランジスタ５１との接続ノードに接続され
る。またＮチャネル型ＭＯＳトランジスタ５６のゲート
電極は、後述するように対応するＮＡＮＤ回路６３の出
力ノードと接続される。
【００７６】Ｐチャネル型ＭＯＳトランジスタ４０は、
Ｖｈｉｇｈ端子１５とＶｄｉｖ端子１９との間に接続さ
れる。Ｐチャネル型ＭＯＳトランジスタ４０のゲート電
極は、レベル変換器Ｌ１のＰチャネル型ＭＯＳトランジ
スタ４１とＮチャネル型ＭＯＳトランジスタ４３との接
続ノードに接続される。容量６５は、Ｖｄｉｖ端子１９
と接地電位ＧＮＤとの間に接続される。
Ｖｈｉｇｈ端子１５とＶｄｉｖ端子１９との間に接続さ
れる。Ｐチャネル型ＭＯＳトランジスタ４０のゲート電
極は、レベル変換器Ｌ１のＰチャネル型ＭＯＳトランジ
スタ４１とＮチャネル型ＭＯＳトランジスタ４３との接
続ノードに接続される。容量６５は、Ｖｄｉｖ端子１９
と接地電位ＧＮＤとの間に接続される。
【００７７】実施の形態１においては、容量６５の容量
値Ｃ０に対して、容量ユニットＵＣ２の容量４８の容量
値を（ｍ×Ｃ０／４）、容量ユニットＵＣ３のそれぞれ
の容量５７の容量値を（Ｃ０／４）とする。
値Ｃ０に対して、容量ユニットＵＣ２の容量４８の容量
値を（ｍ×Ｃ０／４）、容量ユニットＵＣ３のそれぞれ
の容量５７の容量値を（Ｃ０／４）とする。
【００７８】さらに、高電圧サンプル／分圧回路１は、
インバータ回路５９、ＮＡＮＤ回路６３．０、…、６
３．ｎ−１を含む。
インバータ回路５９、ＮＡＮＤ回路６３．０、…、６
３．ｎ−１を含む。
【００７９】インバータ回路５４の出力ノードは、レベ
ル変換器Ｌ２のインバータ回路５３の入力ノードおよび
Ｎチャネル型ＭＯＳトランジスタ５２のゲート電極、な
らびにＮチャネル型ＭＯＳトランジスタ４７のゲート電
極と接続される。
ル変換器Ｌ２のインバータ回路５３の入力ノードおよび
Ｎチャネル型ＭＯＳトランジスタ５２のゲート電極、な
らびにＮチャネル型ＭＯＳトランジスタ４７のゲート電
極と接続される。
【００８０】ＮＡＮＤ回路６３．０、…、６３．ｎ−１
（以下、総称的にＮＡＮＤ回路６３と称す）はそれぞ
れ、レベル変換器Ｌ３．０、…、Ｌ３．ｎ−１に対応し
て設けられる。ＮＡＮＤ回路６３のそれぞれの出力ノー
ドは、対応するレベル変換器Ｌ３のインバータ回路５３
の入力ノードおよびＮチャネル型ＭＯＳトランジスタ５
２のゲート電極、ならびに対応する容量ユニットＵＣ３
のＮチャネル型ＭＯＳトランジスタ５６のゲート電極と
接続される。また、ＮＡＮＤ回路６３のそれぞれの第１
の入力ノードは、コントロールレジスタ２から対応する
セレクト信号Ｓｅｌ（０）、…、Ｓｅｌ（ｎ−１）を受
ける。
（以下、総称的にＮＡＮＤ回路６３と称す）はそれぞ
れ、レベル変換器Ｌ３．０、…、Ｌ３．ｎ−１に対応し
て設けられる。ＮＡＮＤ回路６３のそれぞれの出力ノー
ドは、対応するレベル変換器Ｌ３のインバータ回路５３
の入力ノードおよびＮチャネル型ＭＯＳトランジスタ５
２のゲート電極、ならびに対応する容量ユニットＵＣ３
のＮチャネル型ＭＯＳトランジスタ５６のゲート電極と
接続される。また、ＮＡＮＤ回路６３のそれぞれの第１
の入力ノードは、コントロールレジスタ２から対応する
セレクト信号Ｓｅｌ（０）、…、Ｓｅｌ（ｎ−１）を受
ける。
【００８１】レベル変換器Ｌ１におけるＮチャネル型Ｍ
ＯＳトランジスタ４３のゲート電極とインバータ回路４
５の入力ノードとは、サンプル動作を制御する信号Ｓ１
を受ける。Ｐチャネル型ＭＯＳトランジスタ４０は、レ
ベル変換器Ｌ１を介して、信号Ｓ１に応答して、ＯＮ状
態／ＯＦＦ状態になる。
ＯＳトランジスタ４３のゲート電極とインバータ回路４
５の入力ノードとは、サンプル動作を制御する信号Ｓ１
を受ける。Ｐチャネル型ＭＯＳトランジスタ４０は、レ
ベル変換器Ｌ１を介して、信号Ｓ１に応答して、ＯＮ状
態／ＯＦＦ状態になる。
【００８２】インバータ回路５４の入力ノードおよびＮ
ＡＮＤ回路６３のそれぞれの第２の入力ノードは、容量
による分圧動作を制御する信号Ｓ２を受ける。容量ユニ
ットＵＣ２に含まれるＭＯＳトランジスタは、信号Ｓ２
に応答して、ＯＮ状態／ＯＦＦ状態になる。容量ユニッ
トＵＣ３に含まれるＭＯＳトランジスタは、信号Ｓ２お
よび対応するセレクト信号Ｓｅｌ（０）、…、Ｓｅｌ
（ｎ−１）に応答して、ＯＮ状態／ＯＦＦ状態になる。
ＡＮＤ回路６３のそれぞれの第２の入力ノードは、容量
による分圧動作を制御する信号Ｓ２を受ける。容量ユニ
ットＵＣ２に含まれるＭＯＳトランジスタは、信号Ｓ２
に応答して、ＯＮ状態／ＯＦＦ状態になる。容量ユニッ
トＵＣ３に含まれるＭＯＳトランジスタは、信号Ｓ２お
よび対応するセレクト信号Ｓｅｌ（０）、…、Ｓｅｌ
（ｎ−１）に応答して、ＯＮ状態／ＯＦＦ状態になる。
【００８３】ここで、図７に示す高電圧サンプル／分圧
回路１の基本動作の具体例を、図８を用いて説明する。
回路１の基本動作の具体例を、図８を用いて説明する。
【００８４】図８は、図７に示す高電圧サンプル／分圧
回路１の基本動作を説明するための回路図である。図８
に示す高電圧サンプル／分圧回路（以下、高電圧サンプ
ル／分圧回路８００と称す）は、容量６５、容量６６お
よびスイッチＳＷ１、スイッチＳＷ２およびスイッチＳ
Ｗ３を備える。
回路１の基本動作を説明するための回路図である。図８
に示す高電圧サンプル／分圧回路（以下、高電圧サンプ
ル／分圧回路８００と称す）は、容量６５、容量６６お
よびスイッチＳＷ１、スイッチＳＷ２およびスイッチＳ
Ｗ３を備える。
【００８５】ここで、信号Ｓ１および信号Ｓ２は、図４
で説明したタイミングで発生する信号であり、スイッチ
ＳＷ１は、信号Ｓ１に、スイッチＳＷ２は、信号Ｓ２
に、そしてスイッチＳＷ３は、信号Ｓ２を反転した信号
に対応して接続状態になる。容量６６は、図７に示す容
量４８と容量ユニットＵＣ３のｎ０個の容量５７とを合
わせたものに相当する。
で説明したタイミングで発生する信号であり、スイッチ
ＳＷ１は、信号Ｓ１に、スイッチＳＷ２は、信号Ｓ２
に、そしてスイッチＳＷ３は、信号Ｓ２を反転した信号
に対応して接続状態になる。容量６６は、図７に示す容
量４８と容量ユニットＵＣ３のｎ０個の容量５７とを合
わせたものに相当する。
【００８６】信号Ｓ１がアサートされる期間（Ｈｉｇｈ
期間）について説明する。この場合、スイッチＳＷ１が
接続状態にあり、１段目の容量６５に高電圧Ｖｈｉｇｈ
が印加され、容量６５はＶｈｉｇｈレベルまで充電され
る。
期間）について説明する。この場合、スイッチＳＷ１が
接続状態にあり、１段目の容量６５に高電圧Ｖｈｉｇｈ
が印加され、容量６５はＶｈｉｇｈレベルまで充電され
る。
【００８７】このとき、信号Ｓ２はアサートされていな
い（スイッチＳＷ２が非接続状態、スイッチＳＷ３が接
続状態）ため、２段目の容量６６は放電されている。
い（スイッチＳＷ２が非接続状態、スイッチＳＷ３が接
続状態）ため、２段目の容量６６は放電されている。
【００８８】次に、信号Ｓ２がアサートされた場合につ
いて説明する。この場合、スイッチＳＷ２が接続状態に
なり、１段目の容量６５と２段目の容量６６と間で電荷
の再配分が発生する。この関係を式（７）に示す。
いて説明する。この場合、スイッチＳＷ２が接続状態に
なり、１段目の容量６５と２段目の容量６６と間で電荷
の再配分が発生する。この関係を式（７）に示す。
【００８９】 Ｖｈｉｇｈ・Ｃ０＝［１＋（ｍ＋ｎ０）／４］・Ｃ０・Ｖｄｉｖ …（７） ここで、ｍは定数であり、ｎ０はコントロールレジスタ
２が制御する変数（ｎ０＝０、２、…、ｎ−１）であ
る。実施の形態１においては、このｎ０は、セレクト信
号Ｓｅｌ（０）、…、Ｓｅｌ（ｎ−１）で決定される。
２が制御する変数（ｎ０＝０、２、…、ｎ−１）であ
る。実施の形態１においては、このｎ０は、セレクト信
号Ｓｅｌ（０）、…、Ｓｅｌ（ｎ−１）で決定される。
【００９０】コントロールレジスタ２が、バイナリの値
でｎ０を指定するならば、コントロールレジスタ２の値
をサーモメータデコード（入力のバイナリ値の大きさに
対応する数の出力をＨｉｇｈにする）して、セレクト信
号Ｓｅｌ（０）、…、Ｓｅｌ（ｎ−１）を生成する。ま
た、オプションとしてｎに対応する部分の容量の大きさ
をバイナリでサイズに重み付けすれば、コントロールレ
ジスタ２のバイナリ値をそのままセレクト信号Ｓｅｌ
（０）…、Ｓｅｌ（ｎ−１）として使用できる。
でｎ０を指定するならば、コントロールレジスタ２の値
をサーモメータデコード（入力のバイナリ値の大きさに
対応する数の出力をＨｉｇｈにする）して、セレクト信
号Ｓｅｌ（０）、…、Ｓｅｌ（ｎ−１）を生成する。ま
た、オプションとしてｎに対応する部分の容量の大きさ
をバイナリでサイズに重み付けすれば、コントロールレ
ジスタ２のバイナリ値をそのままセレクト信号Ｓｅｌ
（０）…、Ｓｅｌ（ｎ−１）として使用できる。
【００９１】なお、式（７）に示される電圧Ｖｄｉｖ
は、次段の電圧コンパレータ３で基準電圧Ｖｒｅｆと比
較される。
は、次段の電圧コンパレータ３で基準電圧Ｖｒｅｆと比
較される。
【００９２】次に、本発明の実施の形態１の電圧コンパ
レータ３の具体的構成の一例を、回路図である図９を用
いて説明する。
レータ３の具体的構成の一例を、回路図である図９を用
いて説明する。
【００９３】本発明の実施の形態１では、低電源電圧を
前提としているため、電圧コンパレータとして従来に使
用されるアンプ回路（たとえば、カレントミラー型アン
プ）を使うのは困難である。そこで、以下に説明するク
ロックで動作するラッチ型の電圧コンパレータを使用す
る。
前提としているため、電圧コンパレータとして従来に使
用されるアンプ回路（たとえば、カレントミラー型アン
プ）を使うのは困難である。そこで、以下に説明するク
ロックで動作するラッチ型の電圧コンパレータを使用す
る。
【００９４】図９は、本発明の実施の形態１の電圧コン
パレータ３の具体的構成の一例を示す回路図である。図
９に示すように、電圧コンパレータ３は、複数のＭＯＳ
トランジスタ７０、７１、…、８２を含む。
パレータ３の具体的構成の一例を示す回路図である。図
９に示すように、電圧コンパレータ３は、複数のＭＯＳ
トランジスタ７０、７１、…、８２を含む。
【００９５】ＭＯＳトランジスタ７０、７２、７３、７
４、７５および８１は、Ｐチャネル型ＭＯＳトランジス
タであり、ＭＯＳトランジスタ７１、７６、７７、７
８、７９、８０および８２は、Ｎチャネル型ＭＯＳトラ
ンジスタである。
４、７５および８１は、Ｐチャネル型ＭＯＳトランジス
タであり、ＭＯＳトランジスタ７１、７６、７７、７
８、７９、８０および８２は、Ｎチャネル型ＭＯＳトラ
ンジスタである。
【００９６】以下、ＭＯＳトランジスタ８１のゲート電
極とＭＯＳトランジスタ８２のゲート電極との接続ノー
ドを、センスノードＳＮと称し、ＭＯＳトランジスタ７
０のゲート電極とＭＯＳトランジスタ７１のゲート電極
との接続ノードを、センスノード／ＳＮと称す。
極とＭＯＳトランジスタ８２のゲート電極との接続ノー
ドを、センスノードＳＮと称し、ＭＯＳトランジスタ７
０のゲート電極とＭＯＳトランジスタ７１のゲート電極
との接続ノードを、センスノード／ＳＮと称す。
【００９７】ＭＯＳトランジスタ７６は、センスノード
／ＳＮと接地電位ＧＮＤとの間に接続される。ＭＯＳト
ランジスタ７９は、センスノードＳＮと接地電位ＧＮＤ
との間に接続される。ＭＯＳトランジスタ７６のゲート
電極は、高電圧サンプル／分圧回路１から電圧Ｖｄｉｖ
を受ける。ＭＯＳトランジスタ７９のゲート電極は、基
準電位Ｖｒｅｆを受ける。
／ＳＮと接地電位ＧＮＤとの間に接続される。ＭＯＳト
ランジスタ７９は、センスノードＳＮと接地電位ＧＮＤ
との間に接続される。ＭＯＳトランジスタ７６のゲート
電極は、高電圧サンプル／分圧回路１から電圧Ｖｄｉｖ
を受ける。ＭＯＳトランジスタ７９のゲート電極は、基
準電位Ｖｒｅｆを受ける。
【００９８】ＭＯＳトランジスタ７７は、センスノード
／ＳＮとＭＯＳトランジスタ８０との間に接続される。
ＭＯＳトランジスタ７８は、センスノードＳＮとＭＯＳ
トランジスタ８０との間に接続される。ＭＯＳトランジ
スタ７７のゲート電極は、センスノードＳＮと接続さ
れ、ＭＯＳトランジスタ７８のゲート電極は、センスノ
ード／ＳＮと接続される。
／ＳＮとＭＯＳトランジスタ８０との間に接続される。
ＭＯＳトランジスタ７８は、センスノードＳＮとＭＯＳ
トランジスタ８０との間に接続される。ＭＯＳトランジ
スタ７７のゲート電極は、センスノードＳＮと接続さ
れ、ＭＯＳトランジスタ７８のゲート電極は、センスノ
ード／ＳＮと接続される。
【００９９】ＭＯＳトランジスタ８０の他方の導通端子
は接地電位ＧＮＤと接続され、そのゲート電極には信号
φｃｏｍｐａｒｅを受ける。
は接地電位ＧＮＤと接続され、そのゲート電極には信号
φｃｏｍｐａｒｅを受ける。
【０１００】ＭＯＳトランジスタ７２およびＭＯＳトラ
ンジスタ７３は、電源電圧とセンスノード／ＳＮとの間
に接続される。ＭＯＳトランジスタ７２のゲート電極
は、信号φｃｏｍｐａｒｅを受ける。また、ＭＯＳトラ
ンジスタ７３のゲート電極は、センスノードＳＮと接続
される。
ンジスタ７３は、電源電圧とセンスノード／ＳＮとの間
に接続される。ＭＯＳトランジスタ７２のゲート電極
は、信号φｃｏｍｐａｒｅを受ける。また、ＭＯＳトラ
ンジスタ７３のゲート電極は、センスノードＳＮと接続
される。
【０１０１】ＭＯＳトランジスタ７４およびＭＯＳトラ
ンジスタ７５は、電源電圧とセンスノードＳＮとの間に
接続される。ＭＯＳトランジスタ７５のゲート電極は、
信号φｃｏｍｐａｒｅを受ける。また、ＭＯＳトランジ
スタ７４のゲート電極は、センスノード／ＳＮと接続さ
れる。
ンジスタ７５は、電源電圧とセンスノードＳＮとの間に
接続される。ＭＯＳトランジスタ７５のゲート電極は、
信号φｃｏｍｐａｒｅを受ける。また、ＭＯＳトランジ
スタ７４のゲート電極は、センスノード／ＳＮと接続さ
れる。
【０１０２】ＭＯＳトランジスタ７０および７１は、電
源電位と接地電位ＧＮＤとの間に直列に接続される。Ｍ
ＯＳトランジスタ８１および８２は、電源電位と接地電
位ＧＮＤとの間に直列に接続される。
源電位と接地電位ＧＮＤとの間に直列に接続される。Ｍ
ＯＳトランジスタ８１および８２は、電源電位と接地電
位ＧＮＤとの間に直列に接続される。
【０１０３】ＭＯＳトランジスタ７０とＭＯＳトランジ
スタ７１との接続ノードよりＤＯＷＮ信号が出力され
る。また、ＭＯＳトランジスタ８１とＭＯＳトランジス
タ８２との接続ノードより、ＵＰ信号が出力される。
スタ７１との接続ノードよりＤＯＷＮ信号が出力され
る。また、ＭＯＳトランジスタ８１とＭＯＳトランジス
タ８２との接続ノードより、ＵＰ信号が出力される。
【０１０４】次に、図９に示す電圧コンパレータ３の動
作について説明する。上記で説明したように、電圧コン
パレータ３は定電圧で動作する比較回路であり、クロッ
ク信号である信号φｃｏｍｐａｒｅに同期して基準電圧
Ｖｒｅｆと入力電圧Ｖｄｉｖとの大小の比較を行なう。
より具体的には、電圧コンパレータ３は、信号φｃｏｍ
ｐａｒｅがＬｏｗレベルの状態でリセットされ、Ｌｏｗ
からＨｉｇｈに遷移するエッジでセンスを開始する。
作について説明する。上記で説明したように、電圧コン
パレータ３は定電圧で動作する比較回路であり、クロッ
ク信号である信号φｃｏｍｐａｒｅに同期して基準電圧
Ｖｒｅｆと入力電圧Ｖｄｉｖとの大小の比較を行なう。
より具体的には、電圧コンパレータ３は、信号φｃｏｍ
ｐａｒｅがＬｏｗレベルの状態でリセットされ、Ｌｏｗ
からＨｉｇｈに遷移するエッジでセンスを開始する。
【０１０５】信号φｃｏｍｐａｒｅがＬｏｗレベルの場
合について説明する。この場合、センスノードＳＮ、／
ＳＮはＨｉｇｈにプリチャージされている。この期間に
基準電圧Ｖｒｅｆと入力電圧Ｖｄｉｖとに電位差が発生
すると、センスノードに電位差が発生する。
合について説明する。この場合、センスノードＳＮ、／
ＳＮはＨｉｇｈにプリチャージされている。この期間に
基準電圧Ｖｒｅｆと入力電圧Ｖｄｉｖとに電位差が発生
すると、センスノードに電位差が発生する。
【０１０６】その後、信号φｃｏｍｐａｒｅがＬｏｗか
らＨｉｇｈに遷移すると、その電位差が電源電位振幅ま
で増幅される。
らＨｉｇｈに遷移すると、その電位差が電源電位振幅ま
で増幅される。
【０１０７】この結果、入力電圧Ｖｄｉｖが基準電圧Ｖ
ｒｅｆよりも大きい場合、ＤＯＷＮ信号がＨｉｇｈレベ
ルになり、ＵＰ信号がＬｏｗレベルになる。入力電圧Ｖ
ｄｉｖが基準電圧Ｖｒｅｆよりも小さい場合、ＤＯＷＮ
信号がＬｏｗレベルになり、ＵＰ信号がＨｉｇｈレベル
になる。
ｒｅｆよりも大きい場合、ＤＯＷＮ信号がＨｉｇｈレベ
ルになり、ＵＰ信号がＬｏｗレベルになる。入力電圧Ｖ
ｄｉｖが基準電圧Ｖｒｅｆよりも小さい場合、ＤＯＷＮ
信号がＬｏｗレベルになり、ＵＰ信号がＨｉｇｈレベル
になる。
【０１０８】このようにして、電圧コンパレータ３は、
式（７）に対して、次の式（８）に示すＶｈｉｇｈを検
知する。
式（７）に対して、次の式（８）に示すＶｈｉｇｈを検
知する。
【０１０９】 Ｖｈｉｇｈ＝［１＋（ｍ＋ｎ０）／４］・Ｖｒｅｆ …（８） 次に、本発明の実施の形態１におけるカウンタ４の具体
的構成の一例を、回路図である図１０を用いて説明す
る。
的構成の一例を、回路図である図１０を用いて説明す
る。
【０１１０】図１０は、本発明の実施の形態１における
カウンタ４の具体的構成の一例を示す回路図である。図
１０に示すように、カウンタ４は、フリップフロップ９
２．０、９２．１、９２．２および９２．３、フルアダ
９０．０、９０．１、９０．２および９０．３、マルチ
プレクサ９１．０、９１．１、９１．２および９１．３
ならびにＸＯＲ回路９３を備える。
カウンタ４の具体的構成の一例を示す回路図である。図
１０に示すように、カウンタ４は、フリップフロップ９
２．０、９２．１、９２．２および９２．３、フルアダ
９０．０、９０．１、９０．２および９０．３、マルチ
プレクサ９１．０、９１．１、９１．２および９１．３
ならびにＸＯＲ回路９３を備える。
【０１１１】フルアダ９０．０、９０．１、９０．２お
よび９０．３のそれぞれに対応して、マルチプレクサ９
１．０、９１．１、９１．２および９１．３が設けられ
る。また、マルチプレクサ９１．０、９１．１、９１．
２および９１．３のそれぞれに対応して、フリップフロ
ップ９２．０、９２．１、９２．２および９２．３が設
けられる。以下、総称的にフルアダ９０、マルチプレク
サ９１、フリップフロップ９２とそれぞれ称す。
よび９０．３のそれぞれに対応して、マルチプレクサ９
１．０、９１．１、９１．２および９１．３が設けられ
る。また、マルチプレクサ９１．０、９１．１、９１．
２および９１．３のそれぞれに対応して、フリップフロ
ップ９２．０、９２．１、９２．２および９２．３が設
けられる。以下、総称的にフルアダ９０、マルチプレク
サ９１、フリップフロップ９２とそれぞれ称す。
【０１１２】フリップフロップ９２について説明する。
フリップフロップ９２は、非同期リセット付フリップフ
ロップであり、信号φｃｎｔｕｐｄｔｅに応答して、対
応するマルチプレクサ９１から出力される信号を遅延し
て出力する。また、フリップフロップ９２のそれぞれの
Ｒ端子には、リセット信号ＲＥＳＥＴが入力される。
フリップフロップ９２は、非同期リセット付フリップフ
ロップであり、信号φｃｎｔｕｐｄｔｅに応答して、対
応するマルチプレクサ９１から出力される信号を遅延し
て出力する。また、フリップフロップ９２のそれぞれの
Ｒ端子には、リセット信号ＲＥＳＥＴが入力される。
【０１１３】フリップフロップ９２. ０、９２．１、９
２．２および９２．３のそれぞれのＱ端子から、カウン
ト値ＣＮＴ（０）、ＣＮＴ（１）、ＣＮＴ（２）および
ＣＮＴ（３）が出力される。ここで、これらのカウント
値からなる４ビットのビット列を、カウント値ＣＮＴ
（３：０）と記す。カウント値ＣＮＴ（３：０）におい
ては、カウント値ＣＮＴ（０）が、ＬＳＢ（最下位ビッ
ト）であり、カウント値ＣＮＴ（３）が、ＭＳＢ（最上
位ビット）に対応する。
２．２および９２．３のそれぞれのＱ端子から、カウン
ト値ＣＮＴ（０）、ＣＮＴ（１）、ＣＮＴ（２）および
ＣＮＴ（３）が出力される。ここで、これらのカウント
値からなる４ビットのビット列を、カウント値ＣＮＴ
（３：０）と記す。カウント値ＣＮＴ（３：０）におい
ては、カウント値ＣＮＴ（０）が、ＬＳＢ（最下位ビッ
ト）であり、カウント値ＣＮＴ（３）が、ＭＳＢ（最上
位ビット）に対応する。
【０１１４】フルアダ９０について説明する。フルアダ
９０．０のＣｉｎピンは、接地電位ＧＮＤに接続され
る。またＡ端子は、電源電圧と接続される。さらにＢ端
子は、信号線ＬＩＮＥ１を介して、対応するフリップフ
ロップ９２から信号を受ける。フルアダ９０．０のＣｏ
端子は、フルアダ９０．１のＣｉｎ端子と接続される。
９０．０のＣｉｎピンは、接地電位ＧＮＤに接続され
る。またＡ端子は、電源電圧と接続される。さらにＢ端
子は、信号線ＬＩＮＥ１を介して、対応するフリップフ
ロップ９２から信号を受ける。フルアダ９０．０のＣｏ
端子は、フルアダ９０．１のＣｉｎ端子と接続される。
【０１１５】フルアダ９０．１のＡ端子は、電圧コンパ
レータ３のから出力されるＤＯＷＮ信号（もしくは／Ｕ
Ｐ信号）を受ける。また、Ｂ端子は、信号線ＬＩＮＥ１
を介して、対応するフリップフロップ９２から信号を受
ける。さらに、Ｃｏ端子は、フルアダ９０．２のＣｉｎ
端子と接続される。
レータ３のから出力されるＤＯＷＮ信号（もしくは／Ｕ
Ｐ信号）を受ける。また、Ｂ端子は、信号線ＬＩＮＥ１
を介して、対応するフリップフロップ９２から信号を受
ける。さらに、Ｃｏ端子は、フルアダ９０．２のＣｉｎ
端子と接続される。
【０１１６】フルアダ９０．２のＡ端子は、電圧コンパ
レータ３から出力されるＤＯＷＮ信号（もしくは／ＵＰ
信号）を受ける。また、Ｂ端子は、信号線ＬＩＮＥ１を
介して、対応するフリップフロップ９２から信号を受け
る。さらにＣｏ端子は、フルアダ９０．３のＣｉｎ端子
と接続される。
レータ３から出力されるＤＯＷＮ信号（もしくは／ＵＰ
信号）を受ける。また、Ｂ端子は、信号線ＬＩＮＥ１を
介して、対応するフリップフロップ９２から信号を受け
る。さらにＣｏ端子は、フルアダ９０．３のＣｉｎ端子
と接続される。
【０１１７】フルアダ９０．３のＡ端子は、電圧コンパ
レータ３から出力されるＤＯＷＮ信号（もしくは／ＵＰ
信号）を受ける。また、Ｂ端子は、信号線ＬＩＮＥ１を
介して、対応するフリップフロップ９２から信号を受け
る。Ｃｏ端子は、後述するＸＯＲ回路９３と接続され
る。
レータ３から出力されるＤＯＷＮ信号（もしくは／ＵＰ
信号）を受ける。また、Ｂ端子は、信号線ＬＩＮＥ１を
介して、対応するフリップフロップ９２から信号を受け
る。Ｃｏ端子は、後述するＸＯＲ回路９３と接続され
る。
【０１１８】ＸＯＲ回路９３は、ＤＯＷＮ信号（また
は、／ＵＰ信号）とフルアダ９０．３のＣｏ端子の出力
とを入力に受ける。
は、／ＵＰ信号）とフルアダ９０．３のＣｏ端子の出力
とを入力に受ける。
【０１１９】マルチプレクサ９１のそれぞれは、ＸＯＲ
回路９３の出力信号に応答して、対応するフルアダ９０
の出力もしくは対応するフリップフロップ９２の出力の
いずれか一方を対応するフリップフロップ９２に出力す
る。
回路９３の出力信号に応答して、対応するフルアダ９０
の出力もしくは対応するフリップフロップ９２の出力の
いずれか一方を対応するフリップフロップ９２に出力す
る。
【０１２０】次に、図１０に示すカウンタ４の動作につ
いて説明する。カウンタ４は、４ビットカウンタであ
り、電圧コンパレータ３の結果であるＤＯＷＮ信号（ま
たは／ＵＰ信号）に基づき、信号φｃｎｔｕｐｄａｔｅ
がＬｏｗレベルからＨｉｇｈレベルに遷移するエッジに
応答して、そのカウント値の内容が更新される。
いて説明する。カウンタ４は、４ビットカウンタであ
り、電圧コンパレータ３の結果であるＤＯＷＮ信号（ま
たは／ＵＰ信号）に基づき、信号φｃｎｔｕｐｄａｔｅ
がＬｏｗレベルからＨｉｇｈレベルに遷移するエッジに
応答して、そのカウント値の内容が更新される。
【０１２１】具体的には、ＤＯＷＮ信号がＨｉｇｈレベ
ルの場合に、デクリメント動作を、ＤＯＷＮ信号が、Ｌ
ｏｗレベルの場合にインクリメント動作を行なう。
ルの場合に、デクリメント動作を、ＤＯＷＮ信号が、Ｌ
ｏｗレベルの場合にインクリメント動作を行なう。
【０１２２】カウント値ＣＮＴ（３：０）が最大値を取
る場合（＝１１１１の場合）にインクリメント動作が指
定された場合について説明する。この場合、ＸＯＲ回路
９３からＮｏｔｕｐｄａｔｅ信号が出力される。Ｎｏｔ
ｕｐｄａｔｅ＝１の場合には、マルチプレクサ９１は、
対応するフリップフロップ９２の出力信号を出力する。
したがって、カウント値の内容は更新されない。
る場合（＝１１１１の場合）にインクリメント動作が指
定された場合について説明する。この場合、ＸＯＲ回路
９３からＮｏｔｕｐｄａｔｅ信号が出力される。Ｎｏｔ
ｕｐｄａｔｅ＝１の場合には、マルチプレクサ９１は、
対応するフリップフロップ９２の出力信号を出力する。
したがって、カウント値の内容は更新されない。
【０１２３】同じく、カウント値ＣＮＴ（３：０）が最
小値を取る場合（＝００００の場合）にデクリメント動
作が指定された場合も、ＸＯＲ回路９３からＮｏｔｕｐ
ｄａｔｅ信号（＝１）が出力される。この場合もカウン
ト値の内容は更新されない。
小値を取る場合（＝００００の場合）にデクリメント動
作が指定された場合も、ＸＯＲ回路９３からＮｏｔｕｐ
ｄａｔｅ信号（＝１）が出力される。この場合もカウン
ト値の内容は更新されない。
【０１２４】カウンタ４の出力するカウント値ＣＮＴ
（３：０）は、次段のパルス生成回路６で使用され、後
述するようにパルスの立上がりタイミングの指定に使用
される。次に本発明の実施の形態１におけるパルス生成
回路６の具体的構成の一例について、回路図である図１
１を用いて説明する。
（３：０）は、次段のパルス生成回路６で使用され、後
述するようにパルスの立上がりタイミングの指定に使用
される。次に本発明の実施の形態１におけるパルス生成
回路６の具体的構成の一例について、回路図である図１
１を用いて説明する。
【０１２５】図１１は、本発明の実施の形態１のパルス
生成回路６の具体的構成の一例を示す回路図である。図
１１に示すように、パルス生成回路６は、デコーダ１１
０、パルス発生回路１２０、パルス選択回路１３０、リ
セット回路１４０およびパルス出力回路１５０を備え
る。
生成回路６の具体的構成の一例を示す回路図である。図
１１に示すように、パルス生成回路６は、デコーダ１１
０、パルス発生回路１２０、パルス選択回路１３０、リ
セット回路１４０およびパルス出力回路１５０を備え
る。
【０１２６】デコーダ１１０は、カウンタ４の出力する
４ビットのカウント値ＣＮＴ（０）、…、ＣＮＴ（３）
に応じて、デコード信号／ｄｅｃ（ｉ）（ただし、ｉ＝
０、１、…、１５）を出力する。
４ビットのカウント値ＣＮＴ（０）、…、ＣＮＴ（３）
に応じて、デコード信号／ｄｅｃ（ｉ）（ただし、ｉ＝
０、１、…、１５）を出力する。
【０１２７】パルス発生回路１２０は、リングオシレー
タ５から出力されるパルス信号Ｔ（０）、…、Ｔ（１
５）に基づき、１５個のパルスを出力する。
タ５から出力されるパルス信号Ｔ（０）、…、Ｔ（１
５）に基づき、１５個のパルスを出力する。
【０１２８】パルス選択回路１３０は、デコード信号／
ｄｅｃ（ｉ）に応答して、パルス発生回路１２０から出
力される１５個のパルスの中から、１つのパルス（Ｓｅ
ｔＱ信号）を選択して出力する。
ｄｅｃ（ｉ）に応答して、パルス発生回路１２０から出
力される１５個のパルスの中から、１つのパルス（Ｓｅ
ｔＱ信号）を選択して出力する。
【０１２９】リセット回路１４０は、リングオシレータ
５から受けるパルス信号Ｔ（１６）、パルス信号Ｔ
（０）およびリセット信号／ＲＥＳＥＴに応答して、Ｒ
ｅｓｅｔＱ信号を生成して出力する。
５から受けるパルス信号Ｔ（１６）、パルス信号Ｔ
（０）およびリセット信号／ＲＥＳＥＴに応答して、Ｒ
ｅｓｅｔＱ信号を生成して出力する。
【０１３０】パルス出力回路１５０は、パルス選択回路
１３０から出力されるＳｅｔＱ信号およびリセット回路
１４０から出力されるＲｅｓｅｔＱ信号に基づき、図１
に示すＭＯＳトランジスタ１２のゲート電極を駆動する
パルス信号ＰＵＬＳＥを出力する。
１３０から出力されるＳｅｔＱ信号およびリセット回路
１４０から出力されるＲｅｓｅｔＱ信号に基づき、図１
に示すＭＯＳトランジスタ１２のゲート電極を駆動する
パルス信号ＰＵＬＳＥを出力する。
【０１３１】次に、パルス発生回路１２０について簡単
に説明する。パルス発生回路１２０は、複数のＮＡＮＤ
回路１２１. ０、１２１．１、…、１２１．１４および
複数のインバータ回路１２３．０、１２３．１、…、１
２３．１４を含む。
に説明する。パルス発生回路１２０は、複数のＮＡＮＤ
回路１２１. ０、１２１．１、…、１２１．１４および
複数のインバータ回路１２３．０、１２３．１、…、１
２３．１４を含む。
【０１３２】ＮＡＮＤ回路１２１．ｉ（ただし、ｉ＝
０、…、１４）の第１の入力ノードは、対応するパルス
信号Ｔ（ｉ）を受ける。さらに、ＮＡＮＤ回路１２１．
ｉの第２の入力ノードは、対応するインバータ回路１２
３．ｉを介して、パルス信号Ｔ（ｉ＋１）を反転した信
号を受ける。
０、…、１４）の第１の入力ノードは、対応するパルス
信号Ｔ（ｉ）を受ける。さらに、ＮＡＮＤ回路１２１．
ｉの第２の入力ノードは、対応するインバータ回路１２
３．ｉを介して、パルス信号Ｔ（ｉ＋１）を反転した信
号を受ける。
【０１３３】すなわち、パルス発生回路１２０は、パル
ス信号Ｔ（０）、…、Ｔ（１５）を受けて、隣接するパ
ルス信号の立上がりタイミングの差を取出す。
ス信号Ｔ（０）、…、Ｔ（１５）を受けて、隣接するパ
ルス信号の立上がりタイミングの差を取出す。
【０１３４】次に、パルス選択回路１３０について簡単
に説明する。パルス選択回路１３０は、複数の論理ゲー
ト１３１．０、１３１．１、…、１３１．１４およびＯ
Ｒ回路１３３を含む。
に説明する。パルス選択回路１３０は、複数の論理ゲー
ト１３１．０、１３１．１、…、１３１．１４およびＯ
Ｒ回路１３３を含む。
【０１３５】論理ゲート１３１．０、…、１３１．１４
のそれぞれの第１の入力ノードは、対応するデコード信
号／ｄｅｃ（１）、…、／ｄｅｃ（１４）を受ける。ま
た、論理ゲート１３１．０、…、１３１．１４のそれぞ
れの第２の入力ノードは、パルス発生回路１２０におけ
る対応するＮＡＮＤ回路１２１．０、…、１２１．１４
の出力信号を受ける。論理ゲート１３１．０、…、１３
１．１４のそれぞれのの出力を、パルス信号Ｐ（０）、
…、Ｐ（１４）とする。
のそれぞれの第１の入力ノードは、対応するデコード信
号／ｄｅｃ（１）、…、／ｄｅｃ（１４）を受ける。ま
た、論理ゲート１３１．０、…、１３１．１４のそれぞ
れの第２の入力ノードは、パルス発生回路１２０におけ
る対応するＮＡＮＤ回路１２１．０、…、１２１．１４
の出力信号を受ける。論理ゲート１３１．０、…、１３
１．１４のそれぞれのの出力を、パルス信号Ｐ（０）、
…、Ｐ（１４）とする。
【０１３６】ＯＲ回路１３３は、論理ゲート１３１．
０、…、１３１．１４のそれぞれから出力されるパルス
信号Ｐ（０）、…、Ｐ（１４）を入力に受け、ＳｅｔＱ
信号（パルス信号Ｐ（０）、…、Ｐ（１４）のいずれか
に対応）を出力する。ＳｅｔＱ信号は、パルス信号ＰＵ
ＬＳＥの立上がりエッジを指定するために使用する。
０、…、１３１．１４のそれぞれから出力されるパルス
信号Ｐ（０）、…、Ｐ（１４）を入力に受け、ＳｅｔＱ
信号（パルス信号Ｐ（０）、…、Ｐ（１４）のいずれか
に対応）を出力する。ＳｅｔＱ信号は、パルス信号ＰＵ
ＬＳＥの立上がりエッジを指定するために使用する。
【０１３７】より具体的には、カウント値ＣＮＴ（３：
０）＝００００の場合は、パルス信号Ｔ（０）の立上が
りエッジがパルス信号ＰＵＬＳＥの立上がりエッジを指
定するために使用される。また、カウント値ＣＮＴ
（３：０）がＪに相当する場合は、パルス信号Ｔ（Ｊ）
の立上がりエッジが使用される。
０）＝００００の場合は、パルス信号Ｔ（０）の立上が
りエッジがパルス信号ＰＵＬＳＥの立上がりエッジを指
定するために使用される。また、カウント値ＣＮＴ
（３：０）がＪに相当する場合は、パルス信号Ｔ（Ｊ）
の立上がりエッジが使用される。
【０１３８】次に、リセット回路１４０について簡単に
説明する。リセット回路１４０は、ＮＡＮＤ回路１４
１、インバータ回路１４３および論理ゲート１４５を含
む。ＮＡＮＤ回路１４１の第１の入力ノードは、リング
オシレータ５からパルス信号Ｔ（１６）を受ける。ま
た、ＮＡＮＤ回路１４１の第２の入力ノードは、インバ
ータ回路１４３を介して、リングオシレータ５から受け
るパルス信号Ｔ（０）を反転した信号を受ける。さら
に、論理ゲート１４５は、ＮＡＮＤ回路１４１の出力信
号とリセット信号／ＲＥＳＥＴとを入力に受ける。論理
ゲート１４５からは、ＲｅｓｅｔＱ信号が出力される。
ＲｓｅｓｔＱ信号は、パルス信号ＰＵＬＳＥの立下がり
エッジを指定するために使用する。
説明する。リセット回路１４０は、ＮＡＮＤ回路１４
１、インバータ回路１４３および論理ゲート１４５を含
む。ＮＡＮＤ回路１４１の第１の入力ノードは、リング
オシレータ５からパルス信号Ｔ（１６）を受ける。ま
た、ＮＡＮＤ回路１４１の第２の入力ノードは、インバ
ータ回路１４３を介して、リングオシレータ５から受け
るパルス信号Ｔ（０）を反転した信号を受ける。さら
に、論理ゲート１４５は、ＮＡＮＤ回路１４１の出力信
号とリセット信号／ＲＥＳＥＴとを入力に受ける。論理
ゲート１４５からは、ＲｅｓｅｔＱ信号が出力される。
ＲｓｅｓｔＱ信号は、パルス信号ＰＵＬＳＥの立下がり
エッジを指定するために使用する。
【０１３９】次に、パルス出力回路１５０について簡単
に説明する。パルス出力回路１５０は、ＳＲラッチ回路
１５１およびインバータ回路１５３および１５５を含
む。
に説明する。パルス出力回路１５０は、ＳＲラッチ回路
１５１およびインバータ回路１５３および１５５を含
む。
【０１４０】ＳＲラッチ回路１５１は、ＮＯＲ回路１５
７および１５９を備える。ＮＯＲ回路１５７の第１の入
力ノードは、ＳｅｔＱ信号を受ける。また、ＮＯＲ回路
１５７の第２の入力ノードは、ＮＯＲ回路１５９の出力
ノードと接続される。ＮＯＲ回路１５９の第１の入力ノ
ードは、ＲｅｓｅｔＱ信号を受ける。また、ＮＯＲ回路
１５９の第２の入力ノードは、ＮＯＲ回路１５７の出力
ノードと接続される。
７および１５９を備える。ＮＯＲ回路１５７の第１の入
力ノードは、ＳｅｔＱ信号を受ける。また、ＮＯＲ回路
１５７の第２の入力ノードは、ＮＯＲ回路１５９の出力
ノードと接続される。ＮＯＲ回路１５９の第１の入力ノ
ードは、ＲｅｓｅｔＱ信号を受ける。また、ＮＯＲ回路
１５９の第２の入力ノードは、ＮＯＲ回路１５７の出力
ノードと接続される。
【０１４１】具体的には、ＳｅｔＱ信号がＨｉｇｈのと
き、出力信号Ｑ（ＮＯＲ回路１５９の出力ノードの信
号）は１に、出力信号／Ｑ（ＮＯＲ回路１５７の出力ノ
ード）は０になる。ＲｅｓｅｔＱ信号がＨｉｇｈのと
き、出力信号Ｑは０に、出力信号／Ｑは１になる。Ｓｅ
ｔＱ信号およびＲｅｓｅｔＱ信号がともにＬｏｗの場合
には、出力信号Ｑおよび出力信号／Ｑの値は、そのまま
保持される。ＳｅｔＱ信号およびＲｅｓｅｔＱ信号がと
もにＨｉｇｈの場合には、出力信号Ｑおよび出力信号／
Ｑの値は、ともに０になる。
き、出力信号Ｑ（ＮＯＲ回路１５９の出力ノードの信
号）は１に、出力信号／Ｑ（ＮＯＲ回路１５７の出力ノ
ード）は０になる。ＲｅｓｅｔＱ信号がＨｉｇｈのと
き、出力信号Ｑは０に、出力信号／Ｑは１になる。Ｓｅ
ｔＱ信号およびＲｅｓｅｔＱ信号がともにＬｏｗの場合
には、出力信号Ｑおよび出力信号／Ｑの値は、そのまま
保持される。ＳｅｔＱ信号およびＲｅｓｅｔＱ信号がと
もにＨｉｇｈの場合には、出力信号Ｑおよび出力信号／
Ｑの値は、ともに０になる。
【０１４２】インバータ回路１５３は、ＮＯＲ回路１５
９の出力ノードと接続される。また、インバータ回路１
５５は、インバータ回路１５３と接続される。インバー
タ回路１５３から、パルス信号ＰＵＬＳＥが出力され
る。
９の出力ノードと接続される。また、インバータ回路１
５５は、インバータ回路１５３と接続される。インバー
タ回路１５３から、パルス信号ＰＵＬＳＥが出力され
る。
【０１４３】なお、図１１において、ＳＲラッチ回路１
５１を、２つのＮＯＲ回路１５７および１５９で構成す
ることにより、リセット優先でＳＲラッチ回路１５１の
出力（図１１においてＱ）が決定される。これにより、
ＲｅｓｅｔＱ信号に応答してパルス信号ＰＵＬＳＥが各
サイクルでＬｏｗレベルに落ちる。
５１を、２つのＮＯＲ回路１５７および１５９で構成す
ることにより、リセット優先でＳＲラッチ回路１５１の
出力（図１１においてＱ）が決定される。これにより、
ＲｅｓｅｔＱ信号に応答してパルス信号ＰＵＬＳＥが各
サイクルでＬｏｗレベルに落ちる。
【０１４４】次に、図１１に示すパルス生成回路６の動
作について、タイミングチャートである図１２を用いて
説明する。
作について、タイミングチャートである図１２を用いて
説明する。
【０１４５】図１２は、図１１に示すパルス生成回路６
の動作を説明するためのタイミングチャートである。
の動作を説明するためのタイミングチャートである。
【０１４６】図１２（Ａ）は、メインクロックＣＬＫ
（＝Ｔ（０））を、図１２（Ｂ）は、カウンタ４の動作
を制御する信号φｃｎｔｕｐｄａｔｅを、図１２（Ｃ）
は、デコーダ１１０の出力するデコード信号／ｄｅｃ
（ｉ）を、図１２（Ｄ）は、論理ゲート１３１．ｉ（ｉ
＝０、…、１４のいずれか）から出力されるパルス信号
Ｐ（ｉ）を、それぞれ示す。さらに、図１２（Ｅ）は、
ＳｅｔＱ信号を、図１２（Ｆ）は、ＲｅｓｅｔＱ信号
を、図１２（Ｇ）は、パルス信号ＰＵＬＳＥを、それぞ
れ示す。
（＝Ｔ（０））を、図１２（Ｂ）は、カウンタ４の動作
を制御する信号φｃｎｔｕｐｄａｔｅを、図１２（Ｃ）
は、デコーダ１１０の出力するデコード信号／ｄｅｃ
（ｉ）を、図１２（Ｄ）は、論理ゲート１３１．ｉ（ｉ
＝０、…、１４のいずれか）から出力されるパルス信号
Ｐ（ｉ）を、それぞれ示す。さらに、図１２（Ｅ）は、
ＳｅｔＱ信号を、図１２（Ｆ）は、ＲｅｓｅｔＱ信号
を、図１２（Ｇ）は、パルス信号ＰＵＬＳＥを、それぞ
れ示す。
【０１４７】メインクロックＣＬＫに応答して、信号φ
ｃｎｔｕｐｄａｔｅにより、カウンタ４のカウント値が
更新される。これを受けて、デコーダ１１０から、対応
するデコード信号／ｄｅｃ（ｉ）が出力される。
ｃｎｔｕｐｄａｔｅにより、カウンタ４のカウント値が
更新される。これを受けて、デコーダ１１０から、対応
するデコード信号／ｄｅｃ（ｉ）が出力される。
【０１４８】パルス発生回路１２０は、リングオシレー
タ５の出力するパルス信号Ｔ（０）、…、Ｔ（１５）を
用いて、隣接するパルス信号Ｔ（ｉ）、Ｔ（ｉ＋１）に
より、１５個のパルス信号を生成する。
タ５の出力するパルス信号Ｔ（０）、…、Ｔ（１５）を
用いて、隣接するパルス信号Ｔ（ｉ）、Ｔ（ｉ＋１）に
より、１５個のパルス信号を生成する。
【０１４９】パルス選択回路１３０は、デコード信号／
ｄｅｃ（ｉ）応答して、１５個のパルス信号のうちから
１つのパルス信号を選択（パルス信号Ｐ（ｉ））し、こ
れをＳｅｔＱ信号として出力する。
ｄｅｃ（ｉ）応答して、１５個のパルス信号のうちから
１つのパルス信号を選択（パルス信号Ｐ（ｉ））し、こ
れをＳｅｔＱ信号として出力する。
【０１５０】リセット回路１４０は、パルス信号Ｔ（１
６）およびＴ（０）からＲｅｓｅｔＱ信号を生成する。
６）およびＴ（０）からＲｅｓｅｔＱ信号を生成する。
【０１５１】パルス出力回路１５０は、ＳｅｔＱ信号と
ＲｅｓｅｔＱ信号とのそれぞれの立上がりエッジの区間
でＨｉｇｈレベルになるパルス信号ＰＵＬＳＥを発生す
る。
ＲｅｓｅｔＱ信号とのそれぞれの立上がりエッジの区間
でＨｉｇｈレベルになるパルス信号ＰＵＬＳＥを発生す
る。
【０１５２】なお、図１３は、本発明の実施の形態１の
高電圧発生回路１０００を半導体記憶装置９００に適用
した場合の他の一例を示す概略図である。
高電圧発生回路１０００を半導体記憶装置９００に適用
した場合の他の一例を示す概略図である。
【０１５３】図１３に示すように、高電圧発生回路１０
００のインダクタンス１１および容量１４を半導体記憶
装置９００に外付する構成であってもよい。
００のインダクタンス１１および容量１４を半導体記憶
装置９００に外付する構成であってもよい。
【０１５４】
【発明の効果】以上のように、請求項１に係る高電圧発
生回路によれば、容量素子に流込む電流量をデジタル的
に調整することにより、高電圧を発生することができ
る。特に、低電源電圧を用いた場合においては、アナロ
グ的に回路を構成するよりも、デジタル的に回路を構成
することにより、精度をあげることができる。
生回路によれば、容量素子に流込む電流量をデジタル的
に調整することにより、高電圧を発生することができ
る。特に、低電源電圧を用いた場合においては、アナロ
グ的に回路を構成するよりも、デジタル的に回路を構成
することにより、精度をあげることができる。
【０１５５】また、請求項２に係る高電圧発生回路によ
れば、請求項１に係る高電圧発生回路であって、デジタ
ル的に発生した電圧をサンプルし、これを分圧し、さら
に基準電圧と比較することにより、低電源電圧を用いて
デジタル的に所望の高電圧を発生することができる。
れば、請求項１に係る高電圧発生回路であって、デジタ
ル的に発生した電圧をサンプルし、これを分圧し、さら
に基準電圧と比較することにより、低電源電圧を用いて
デジタル的に所望の高電圧を発生することができる。
【０１５６】また、請求項３に係る高電圧発生回路によ
れば、請求項２に係る高電圧発生回路であって、容量分
割により電圧を分圧することにより、分圧する量を調整
することができる。
れば、請求項２に係る高電圧発生回路であって、容量分
割により電圧を分圧することにより、分圧する量を調整
することができる。
【０１５７】また、請求項４に係る高電圧発生回路によ
れば、請求項２に係る高電圧発生回路であって、基準電
圧との比較回路としてラッチ型コンパレータを使用する
ことにより、クロック信号に応答して、デジタル的に比
較動作を行なうことができる。
れば、請求項２に係る高電圧発生回路であって、基準電
圧との比較回路としてラッチ型コンパレータを使用する
ことにより、クロック信号に応答して、デジタル的に比
較動作を行なうことができる。
【０１５８】また、請求項５に係る高電圧発生回路によ
れば、請求項１に係る高電圧発生回路であって、Ｈｉｇ
ｈ幅を変えることにより、デューティ比を変調して、ス
イッチ手段を制御することができる。
れば、請求項１に係る高電圧発生回路であって、Ｈｉｇ
ｈ幅を変えることにより、デューティ比を変調して、ス
イッチ手段を制御することができる。
【０１５９】また、請求項６に係る高電圧発生回路によ
れば、請求項５に係る高電圧発生回路であって、スイッ
チとしてＭＯＳトランジスタを用いて、このゲート電極
にＨｉｇｈ幅を変えたパルスを与えることにより、容量
素子に流込む電流量を調整することができる。
れば、請求項５に係る高電圧発生回路であって、スイッ
チとしてＭＯＳトランジスタを用いて、このゲート電極
にＨｉｇｈ幅を変えたパルスを与えることにより、容量
素子に流込む電流量を調整することができる。
【図１】 本発明の実施の形態１の高電圧発生回路１０
００を半導体記憶装置９００に適用した場合の一例を示
す概略図である。
００を半導体記憶装置９００に適用した場合の一例を示
す概略図である。
【図２】 インダクタを用いた高電圧発生回路１０００
の基本原理を説明するための回路図である。
の基本原理を説明するための回路図である。
【図３】 図２に示す高電圧発生回路３００の動作を説
明するためのタイミングチャートである。
明するためのタイミングチャートである。
【図４】 本発明の実施の形態１における高電圧発生回
路１０００の基本動作を説明するためのタイミングチャ
ートである。
路１０００の基本動作を説明するためのタイミングチャ
ートである。
【図５】 本発明の実施の形態１のリングオシレータ５
の具体的構成の一例を示す回路図である。
の具体的構成の一例を示す回路図である。
【図６】 図５に示すリングオシレータ５の動作を説明
するためのタイミングチャートである。
するためのタイミングチャートである。
【図７】 本発明の実施の形態１の高電圧サンプル／分
圧回路１の具体的構成の一例を示す回路図である。
圧回路１の具体的構成の一例を示す回路図である。
【図８】 図７に示す高電圧サンプル／分圧回路１の基
本動作を説明するための回路図である。
本動作を説明するための回路図である。
【図９】 本発明の実施の形態１の電圧コンパレータ３
の具体的構成の一例を示す回路図である。
の具体的構成の一例を示す回路図である。
【図１０】 本発明の実施の形態１におけるカウンタ４
の具体的構成の一例を示す回路図である。
の具体的構成の一例を示す回路図である。
【図１１】 本発明の実施の形態１のパルス生成回路６
の具体的構成の一例を示す回路図である。
の具体的構成の一例を示す回路図である。
【図１２】 図１１に示すパルス生成回路６の動作を説
明するためのタイミングチャートである。
明するためのタイミングチャートである。
【図１３】 本発明の実施の形態１の高電圧発生回路１
０００を半導体記憶装置９００に適用した場合の他の一
例を示す概略図である
０００を半導体記憶装置９００に適用した場合の他の一
例を示す概略図である
【図１４】 従来の高電圧発生回路２０００の具体的構
成の一例を示す回路図である。
成の一例を示す回路図である。
【図１５】 リングオシレータ２２２の生成する周期パ
ルスφ、／φを示すタイミングチャートである。
ルスφ、／φを示すタイミングチャートである。
１ 高電圧サンプル／分圧回路、２ コントロールレジ
スタ、３ 電圧コンパレータ、４ カウンタ、５ リン
グオシレータ、６ パルス生成回路、１１ インダク
タ、１３ ＰＮダイオード、１４ 容量、１０００ 高
電圧発生回路、９００ 半導体記憶装置。
スタ、３ 電圧コンパレータ、４ カウンタ、５ リン
グオシレータ、６ パルス生成回路、１１ インダク
タ、１３ ＰＮダイオード、１４ 容量、１０００ 高
電圧発生回路、９００ 半導体記憶装置。
Claims (6)
- 【請求項１】 第１の容量素子を備え、前記第１の容量
素子への電流の経路を変化させることにより、前記第１
の容量素子に電荷を蓄積して所望の電圧を発生する高電
圧発生回路であって、 前記発生した電圧が前記所望の電圧に一致するか否か
を、クロック信号に応答して比較判定する比較判定手段
と、 前記比較判定手段の比較判定結果に基づき、値がデジタ
ル的に制御されるカウント手段と、 前記カウント手段の値に基づき、出力するパルス信号の
デューティ比が変調されるパルス発生手段と、 前記パルス発生手段の出力するパルス信号に基づき前記
電流の経路を変化させるスイッチ手段とを備える、高電
圧発生回路。 - 【請求項２】 前記比較判定手段は、 第１の前記クロック信号に応答して、前記発生した電圧
をサンプルするサンプル手段と、 第２の前記クロック信号に応答して、前記サンプルした
電圧を分圧する手段と、 第３の前記クロック信号に応答して、前記分圧した電圧
と基準電位とを比較する比較手段とを備える、請求項１
記載の高電圧発生回路。 - 【請求項３】 前記分圧手段は、 複数の第２の容量素子を含み、 前記所望の電圧に応じて、前記複数の第２の容量素子の
なかのいずれかを選択して、前記サンプルした電圧を第
２の前記クロック信号に応答して、前記選択した第２の
容量素子で分圧する、請求項２記載の高電圧発生回路。 - 【請求項４】 前記比較手段は、 ラッチ型コンパレータであり、 前記分圧した電圧と基準電位とを第３の前記クロック信
号のエッジ時点で評価し、前記評価結果を出力する、請
求項２記載の高電圧発生回路。 - 【請求項５】 前記パルス発生手段は、前記出力するパ
ルスのサイクルが一定で、かつパルスのＨｉｇｈ幅を変
化させることにより、前記デューティ比を変調する、請
求項１記載の高電圧発生回路。 - 【請求項６】 前記スイッチ手段は、 ＭＯＳトランジスタであって、 前記ＭＯＳトランジスタの一方の導通端子は第１の電源
電位と接続され、他方の導通端子は前記電流の経路に接
続され、さらにゲート電極は、前記パルス発生手段から
出力されるパルス信号を受け、 前記第１の容量素子の一方の端子は第２の電源電位に接
続され、他方の端子は前記電流の経路に接続される、請
求項５記載の高電圧発生回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28230397A JPH11122913A (ja) | 1997-10-15 | 1997-10-15 | 高電圧発生回路 |
| US09/055,259 US6023190A (en) | 1997-10-15 | 1998-04-06 | High voltage generation circuit which generates high voltage by digitally adjusting current amount flowing through capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28230397A JPH11122913A (ja) | 1997-10-15 | 1997-10-15 | 高電圧発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11122913A true JPH11122913A (ja) | 1999-04-30 |
Family
ID=17650672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28230397A Pending JPH11122913A (ja) | 1997-10-15 | 1997-10-15 | 高電圧発生回路 |
Country Status (2)
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