JP2012205342A - Ｄｃ−ｄｃコンバータ - Google Patents

Abstract

【課題】高精度かつ高速に出力電圧を制御可能なＤＣ−ＤＣコンバータを提供する。
【解決手段】スイッチング素子１の出力側信号を整流して、第２の直流電圧を生成するローパスフィルタ１５と、位相の異なるクロック信号を生成する発振器８と、第２の直流電圧を複数ビットからなる第１のデジタル値に変換するＡＤ変換器４と、参照電圧に対応する第２のデジタル値との差分を表す複数ビットからなるエラー信号を生成するエラー信号生成器６と、カウント動作を行うカウンタ１０と、エラー信号の上位側ビットの値がカウンタ１０のカウント値に一致するか否かを検出する比較器１１と、比較器１１で一致が検出されたタイミングに同期して、エラー信号の下位側ビットの値に応じて複数のクロック信号のいずれかを選択するセレクタ１２と、セレクタ１２が選択したクロック信号に応じてスイッチング素子１のオン／オフを制御するスイッチング制御部１３と、を備える。
【選択図】図１４

Description

本発明の実施形態は、デジタル信号処理により直流電圧変換を行うＤＣ−ＤＣコンバータに関する。

最近は集積回路の高集積化と高速化が進み、1 ボルト程の低電圧で30 アンペアを越える高電流が供給できる直流電源が求められている。このような低電圧高電流の直流電源として、スイッチング電源を用いるのが一般的になっている。

スイッチング電源の一例として、電界効果トランジスタなどのスイッチ素子によりオンオフ動作を繰り返して矩形波出力を得て、その矩形波出力をインダクタとキャパシタからなるローパスフィルタにより平滑化して直流電源を得る直流電圧変換器（ＤＣ−ＤＣ コンバータ）がある。

米国特許7,019,505B2公報

本発明は、高精度かつ高速に出力電圧を制御可能なＤＣ−ＤＣコンバータを提供するものである。

本実施形態の一態様は、第１の直流電圧を第２の直流電圧に変換するＤＣ−ＤＣコンバータに関する。

このＤＣ−ＤＣコンバータは、前記第１の直流電圧を出力側に供給するか否かを切替えるスイッチング素子と、前記スイッチング素子の出力側信号を整流して、前記第２の直流電圧を生成するローパスフィルタと、それぞれ位相の異なる複数のクロック信号を生成する発振器と、前記第２の直流電圧を複数ビットからなる第１のデジタル値に変換するＡＤ変換器と、前記第１のデジタル値と参照電圧に対応する第２のデジタル値との差分を表す複数ビットからなるエラー信号を生成するエラー信号生成器と、所定のクロック信号に同期してカウント動作を行うカウンタと、前記エラー信号の上位側ビットの値が前記カウンタのカウント値に一致するか否かを検出する比較器と、前記比較器で一致が検出されたタイミングに同期して、前記エラー信号の下位側ビットの値に応じて前記複数のクロック信号のいずれかを選択するセレクタと、前記セレクタが選択したクロック信号に応じて前記スイッチング素子のオン／オフを制御するスイッチング制御部と、を備える。

前記セレクタは、前記複数のクロック信号と、前記複数のクロック信号のうち位相が隣り合う２以上のクロック信号同士を合成して生成される新たなクロック信号と、の中から一つを、前記エラー信号の下位側ビットの値に応じて選択することを特徴とするＤＣ−ＤＣコンバータを提供する。

第１の実施形態に係るデジタル制御のスイッチング電源の概略構成を示すブロック図。 図１のスイッチング電源の動作波形図。 出力電圧フィードバック制御用PID 補償器６の詳細なブロック図。 （ａ）は同期クロック信号発振器８の詳細構成を示す回路図、（ｂ）は同期クロック信号発振器８の出力信号波形図。 多相クロック信号位相選択器１２の詳細構成を示す回路図。 スイッチング動作制御信号デジタルパルス幅変調器７の波形図。 多相クロック信号位相選択器１２の一変形例の詳細構成を示す回路図。 第２の実施形態に係るデジタル制御のスイッチング電源の概略構成を示すブロック図。 本実施形態に適用される多相クロック信号位相選択器１２の詳細構成を示す回路図。 アンド論理回路およびアンド論理回路同士のワイヤードオアにより生成される各クロック信号の信号波形図。 第３の実施形態に係る同期クロック信号発振器８の詳細構成を示す回路図。 ４つの遅延時間調整機能付きインバータ8-14a, 8-14b, 8-14c, 8-14d の出力OSC0, OSC1, 0SC2, 0SC3 の波形を示す図。 第３の実施形態に係る多相クロック信号位相選択器１２の詳細構成を示す回路図。 第４の実施形態に係るデジタル制御のスイッチング電源の概略構成を示すブロック図。 多相クロック信号位相補間器１４の詳細構成を示す回路図。 多相クロック信号位相補間器１４の動作波形図。 本実施形態で使用可能な多相クロック信号位相選択器１２の詳細構成を示す回路図。

本実施形態によるＤＣ−ＤＣコンバータは、内部の各素子の抵抗値が非常に小さく、そこを通過する電流による発熱を抑制できるため、電圧変換に要する消費電力が小さく、電力変換効率が高いという特徴を持つ。

一方、低電圧になるほど、また、高電流になるほど、電源の精度と安定性に対する要求が厳しくなり、その実現が困難になってきている。スイッチング電源は、矩形波のオンオフ時間のデューティ比を変化させることで、出力電圧を制御する。スイッチング電源の性能向上のためには、出力電圧を高精度にかつ高速に制御する必要がある。出力電圧を高精度に制御するには、矩形波の発振周波数を極力一定に保ち、細かい粒度（granularity）でパルス幅を制御する必要がある。また、電流値が大きくなるほど、変化量も大きくなり、それに追従するために、矩形波のパルス幅の制御速度を高めなければ、出力電圧の高速制御は行えない。

従来のスイッチング電源では、差動増幅器により出力電源の電圧と参照電圧との差分を検出して、その差分を電圧増幅してエラー信号を得る一方で、一定周期の三角波を生成し、電圧比較器によりエラー信号と三角波の電位を比較して矩形波を得て、この矩形波をパルス幅制御することにより、出力電圧の調整を行っていた。この種の従来のスイッチング電源は、一般にはアナログ回路で構成されており、アナログ回路の弱点であるノイズの影響を強く受け、精度を保つことが難しい。さらに、低電圧化の影響により、精度と高速動作のトレードオフが顕在化し、求められる性能が出せないという問題がある。

このような問題を解決するため、出力電源電圧をアナログデジタル変換器でデジタル値に変換し、参照電圧との比較と制御系の動作を安定させるための位相補償をデジタルの演算処理で求め、その結果にしたがってデジタルパルス幅変調器によりクロックのパルス幅を制御するという、デジタル制御のスイッチ電源が提案されている。

デジタル演算処理を用いることにより、ノイズの影響による誤動作の危険を回避することができる。さらに、素子の微細化の恩恵を享受することができ、演算処理回路の高集積化と高速化が可能になる。したがって、デジタル制御のスイッチング電源により、精度と高速動作のトレードオフの問題を解決することができる。

ところが、デジタル制御のスイッチ電源を実現するためには、高精度のアナログデジタル変換器と、さらに高精度なデジタルパルス幅変調器が必要となる。例えば、10V の入力電源電圧を1V の出力電源電圧に変換する降圧ＤＣ−ＤＣ コンバータにおいて、その出力電源電圧を10mV の精度で制御する場合には、少なくとも7bit 精度のアナログデジタル変換器と10bit精度のデジタルパルス幅変調器が必要となる。

また、電圧帰還制御の安定性を確保するために、出力電源電圧Vo の電圧調整精度は出力電源電圧Vo の取り込み電圧精度、この例では10mV より細かくなければならないという制約がある。この制約が守られない場合、リミットサイクルと呼ばれる出力電位が周期的に振動する現象が発生し、出力電源電圧が安定しないという不具合が生じる。このように、入力側のアナログデジタル変換器に対して、出力側のデジタルパルス幅変調器では、数倍から数十倍の精度が要求される。

さらに、近年、電源装置の小型化、高精度化、高速化、高効率化が求められる傾向にある。これらの要求を満たすには、スイッチング周波数を高周波化して、出力段のローパスフィルタ内のインダクタとキャパシタを小型化するとともに、電圧制御の帰還制御速度を高速化して、かつ高精度化することが効果的である。ところが、その実現には、高速、低消費電力、高精度のデジタルパルス変調器が必須となる。例えば、スイッチング周期を1μs とするならば、10bit 精度のデジタルパルス幅変調器のパルス幅制御の粒度は1ns 程度となり、これは現在広く利用されている高集積回路のゲート数段分の遅延時間と同等である。

高精度なデジタルパルス幅変調器を実現するため、ディレイラインを用いるものや、電圧制御発振器（VCO）を利用するものなどが提案されている。ところが、これらは回路規模が大きく消費電力も大きい。さらに、供給電源電圧や環境温度や製造プロセスのバラツキなどの影響を受け、パルス幅制御の粒度が安定しないという問題がある。この場合、最悪の状態を見込んで、さらに細かな粒度のパルス幅制御が必要となるという悪循環を生じる。つまり、デジタルパルス幅変調器のパルス幅制御の粒度の問題が、電源装置の小型化、高精度化、高速化、高効率化の妨げになっている。

以下、図面を参照しながら、本発明の実施形態を説明する。

（第１の実施形態）
図1は第１の実施形態に係るデジタル制御のスイッチング電源の概略構成を示すブロック図である。図１のスイッチング電源は、電界効果トランジスタからなる出力電源CMOS スイッチ１と、出力電源ローパスフィルタ１５を構成するインダクタ２および容量３と、出力電源電圧検知用アナログデジタル変換器４と、エラー電圧値算出用デジタル減算器５と、出力電圧フィードバック制御用PID（Proportional Integral Derivative） 補償器６と、スイッチング動作制御信号デジタルパルス幅変調器７（DPWM: Digital Pulse Width Modulator）と、同期クロック信号発振器８と、同期リセットカウンタ９とを備えている。

出力電源電圧検知用アナログデジタル変換器４は、出力電源電圧Voをデジタル値に変換する。エラー電圧値算出用デジタル減算器５は、出力電源電圧Voと与えられたリファレンス電圧VREF との差を求める。出力電圧フィードバック制御用PID補償器６は、エラー電圧値算出用デジタル減算器５で求めた差に基づいて、出力電圧のフィードバック制御の安定性を補償するための数値処理を行ってデジタル補償信号を生成する。スイッチング動作制御信号デジタルパルス幅変調器７は、出力電圧フィードバック制御用PID 補償器６からのデジタル補償信号に基づいて矩形波のパルス幅を変調し、出力電源CMOS スイッチ１の動作を制御する制御信号を生成する。同期クロック信号発振器８および同期リセットカウンタ９は、出力電源電圧検知用アナログデジタル変換器４、出力電圧フィードバック制御用PID 補償器６およびスイッチング動作制御信号デジタルパルス幅変調器７の各動作の同期をとる。

図１のスイッチング電源は、上述した各部１〜９により、出力電源ローパスフィルタ１５を通過して得られる出力電圧Ｖ0を帰還制御する制御ループを構成している。

図１の中の主要な構成要素であるスイッチング動作制御信号デジタルパルス幅変調器７は、主クロック信号カウンタ１０と、主クロックカウントPID 出力比較器１１と、多相クロック信号位相選択器１２と、出力電源CMOS スイッチ制御用SR ラッチ１３とを有する。

主クロック信号カウンタ１０は、同期リセットカウンタ９が出力するリセット信号RSTC でリセットされた後、同期クロック信号発振器８の主クロック信号CLK<0> の数を数える。主クロックカウントPID 出力比較器１１は、主クロック信号カウンタ１０のカウント値が出力電圧フィードバック制御用PID 補償器６の上位７ビットの出力の値に達したことを検知する。多相クロック信号位相選択器１２は、出力電圧フィードバック制御用PID 補償器６の下位３ビットの出力を受け、同期クロック信号発振器８が出力する４相のクロック信号CLK<0>,CLK<1>, CLK<2>, CLK<3> から１つのクロックエッジを選択する。出力電源CMOS スイッチ制御用SR ラッチ１３は、同期リセットカウンタ９からのリセット信号RSTC をセット端子に受け、多相クロック信号位相選択器１２の出力信号をリセット端子に受けて、出力電源CMOS スイッチ制御信号／SW を出力する。

図２は図１のスイッチング電源の動作波形図である。図２（ａ）は入力電源電圧Ｖi（実線）、出力電源電圧Ｖo（破線）および出力電源CMOS スイッチ１の出力電圧ＳＷ（実線）の動作波形を示しており、横軸が時刻、縦軸が電圧である。図２（ｂ）は図１では不図示の負荷に流れる負荷電流Ｉloadの動作波形図であり、横軸が時刻、縦軸が電流である。

まず、時刻T1 のとき、図１のスイッチング電源は動作を開始する。出力電源CMOS スイッチ１は瞬間的に動作して、その出力SW は入力電源電圧Vi になった後、再び接地電位に戻る。そのような動作を一定周期で繰り返す。ただし、繰り返し毎に出力電源CMOS スイッチ１の出力SW が入力電源電圧Vi になる期間が徐々に延び、逆に接地電位である期間が徐々に短くなる。これに伴い、インダクタ２および容量３からなる出力電源ローパスフィルタ１５を通過した出力電源電圧Voは徐々に上昇していく。

その後、時刻T2 のとき、出力電源電圧Vo は目標の電圧、ここでは入力電源電圧の二分の一の値に達する。このとき、出力電源CMOS スイッチ１の出力SW のクロックデューティ（一周期に占める出力SW が入力電源電圧Ｖiになる時間の割合）はほぼ５０％になる。

その後、時刻T3 のとき、図１のスイッチング電源に接続された負荷に流れる負荷電流Iload が急激に増加したと仮定している。出力電源ローパスフィルタ１５を構成するインダクタ２は一定の電流を流し続けるという電気特性を有するため、不足する電流は出力電源ローパスフィルタ１５容量３に蓄積された電荷により補われ、出力電源電圧Voがいったん低下する。その出力電源電圧Vo はフィードバック制御され、その後の出力電源CMOS スイッチ１の出力SW のクロックデューティが増加する。そして、数回のスイッチング動作の後、その出力電源電圧Vo は元の設定電位に回復し、同時に、SW のクロックデューティも元の値、５０％に戻る。

逆に、ある時刻T4 のとき、図１のスイッチング電源に接続された負荷に流れる負荷電流Iload 急激に減少したと仮定している。出力電源ローパスフィルタ１５を構成するインダクタ２は、やはり一定の電流を流し続けるという電気特性を有するため、余剰の電流により出力電源ローパスフィルタ１５容量３に電荷が蓄積され、出力電源電圧Voが上昇する。その出力電源電圧Vo は制御ループへ入力され、その後の出力電源CMOS スイッチ１の出力SW のクロックデューティが減少する。そして、数回のスイッチング動作の後、その出力電源電圧Vo は元の設定電位に回復し、同時に、SW のクロックデューティも元の値、５０％に戻る。

このように、図１のスイッチング電源は、出力電源電圧Vo を制御ループに帰還させて、出力電源電圧Voに応じてスイッチング動作の出力信号SW のクロックデューティを調整することにより、一定の出力電源電圧Vo を出力する定電圧源である。その電圧帰還制御動作は、以下のようにしてなされる。

まず、出力電源電圧Vo は出力電源電圧検知用アナログデジタル変換器４によりデジタル値vo[k] へ変換され、制御ループに取り込まれる。制御ループでは、エラー電圧値算出用デジタル減算器５により、出力電源電圧Voとリファレンス電圧VREFとの電位差に相当する、デジタルのエラー信号e[k] = v[k]−V REF を算出する。このエラー信号e[k] は出力電圧フィードバック制御用PID 補償器６により、例えば以下の式(1) にしたがって、乗算、積分および微分の演算処理されて、電圧調整に適切なクロックデューティ制御信号d[k] が得られる。
ｄ[k]＝ｂ0・ｅ[k]＋ｂ1・ｅ[k-1]＋ｂ2・ｅ[k-2]＋ａ1・ｄ[k-1]＋ａ2・ｄ[k-2] …（１）

上記式(1)で、e[k−1] は一回前にサンプリングされたエラー信号を表し、e[k−2] は二回前にサンプリングされたエラー信号を表す。同様に、d[k−1] は一回前に求められたクロックデューティ制御信号であり、d[k−2] は二回前に求められたクロックデューティ制御信号である。また、それぞれの係数b0、b1、b2、a1、a2は定数である。なお、クロックデューティ制御信号の初期値d[0] は、V REF／Viにするのが望ましい。

図３は出力電圧フィードバック制御用PID 補償器６の詳細なブロック図である。図３の出力電圧フィードバック制御用PID 補償器６は、レジスタregと、乗算器xa1, xa2, xb0, xb1, xb2と、和算器６０とで構成されており、デジタルのエラー信号e[k] に対して、式(1) で示される演算処理を施し、和算器６０からクロックデューティ制御信号d[k] を出力する。

出力電圧フィードバック制御用PID 補償器６で得られたクロックデューティ制御信号d[k] はスイッチング動作制御信号デジタルパルス幅変調器７（DPWM）に与えられる。DPWM７は、パルス幅が調整された一定周期の矩形クロック信号であるスイッチング動作制御信号／SWを生成する。このスイッチング動作制御信号／SW にしたがって、出力電源CMOS スイッチ１が動作して、矩形波SW が得られる。その矩形波SW をインダクタ２および容量３により構成される出力電源ローパスフィルタ１５により平滑化して、一定電圧の出力電源電圧Vo が得られる。

ここで、制御ループ内のデジタル信号および各構成部品の必要な計算精度（ビット数）について、例を示して説明する。まず、出力電源電圧検知用アナログデジタル変換器４により取り込まれた出力電源電圧Vo[k] が8 ビットのデジタル値とし、その出力電源電圧Vo の最大値が2.5V とすると、8 ビットの分解能で表すことができる出力電源電圧の取り込み電圧精度は約10mV となる。

電圧帰還制御の安定性を確保するために、出力電源電圧Vo の電圧調整精度は出力電源電圧Vo の取り込み電圧精度、この例では、約10mV より高くなければならないという制約がある。この制約が守られない場合、リミットサイクルと呼ばれる出力電位が周期的に振動する現象が発生し、出力電源電圧が安定しないという不具合が生じる。入力電源電圧Vi が5Vの場合、出力電源電圧Vo を約10mV より細かな精度で制御するには少なくとも9bit、さらに、安全を見込むと10bit の分解能を持つスイッチング動作制御信号デジタルパルス幅変調器７（DPWM）が必要となる。さらに、出力電圧フィードバック制御用PID 補償器６は前述のように複数のレジスタと積和演算器から構成されており、それらの繰り返し処理で乗算、積分、微分の演算が行われている。したがって、計算誤差が蓄積しないように、構成するレジスタと積和演算器には入力される信号の約２倍の精度、つまり、16 ビットの計算精度が必要とされる。16 ビットの計算精度を持つ出力電圧フィードバック制御用PID 補償器６から上位10 ビットの結果がクロックデューティ制御信号として出力され、スイッチング動作制御信号デジタルパルス幅変調器７へ入力される。この第１の実施形態に係るスイッチング動作制御信号デジタルパルス幅変調器７（DPWM）の分解能は10 ビットであるから、クロックデューティの調整精度は1024 分の1 となり、入力電源電圧Vi は最大10V まで、必要な10mV の制御精度を確保することができる。

このように、スイッチング動作制御信号デジタルパルス幅変調器７（DPWM）には高いクロックデューティ制御精度が必要とされる。また、最近ではスイッチング周波数の高周波化が進んでおり、1MHz から10MHz にまで達している。それは、スイッチング周波数を高めるほど、出力電源ローパスフィルタ１５を構成するインダクタ２を小型化でき、装置の小型化、もしくは、EMC（Electro-Magnetic Compatibility）の要求、つまり電磁波による誤動作防止のために有利だからである。1MHz のスイッチング周波数に対して、そのクロックデューティを10bit の分解能で制御するためには、そのクロックパルス幅を約1ns の粒度で調整できる能力が必要である。さらに、スイッチング周波数が10MHz になると、クロックパルス幅の調整粒度は約100ps となり、これはインバータ一段分の遅延でしかない。従来、このように遅延を小さな粒度で制御するため、インバータを多数段接続してその段数を制御するディレイラインと呼ばれる回路が使用されてきた。しかし、そのようなディレイライン回路は、多数のインバータと選択回路により構成されるため、回路規模が大きくなり製造コストが高くなるという問題がある。さらに、製造プロセスのバラツキや、環境温度の変化や、供給電源電圧の変化の影響を受け、その遅延量が大きく変動するという問題がある。その変動を予め見込むと、さらに、小さな粒度の遅延時間制御が必要となる。本実施形態では、次に説明するように、同期クロック信号発振器８から出力される多相のクロック信号を用いてスイッチング動作制御信号デジタルパルス幅変調器７（DPWM）を構成することによりこの問題を解決している。

次に、4 相のクロック信号CLK<0>、CLK<1>、CLK<2>、CLK<3> を生成する同期クロック信号発振器８の詳細な構成とその動作について説明する。図４（ａ）は同期クロック信号発振器８の詳細構成を示す回路図、図４（ｂ）は同期クロック信号発振器８の出力信号波形図である。

図４（ａ）の同期クロック信号発振器８は５段のインバータにより構成されるリングオッシレータである。その構成は大きく３つの構成要素に分かれる。すなわち、同期クロック信号発振器８は、バイアス電圧VCOPおよびVCON を生成するVCOP＆VCON バイアス電圧生成部81と、５段のインバータから構成されるリングオッシレータ部82と、リングオッシレータ内の各インバータの出力信号を増幅して多相のクロック信号として出力する多相クロックバッファ部83とからなる。

VCOP＆VCON バイアス電圧生成部81は、分圧抵抗8-1および分圧可変抵抗8-2と、Vbias ボルテージフォロア差動アンプ8-3 と、Vbias + Vtn 生成用ダイオード接続N 型MOS トランジスタ8-4 と、Vbias + Vtn 生成用高抵抗P 型MOS トランジスタ8-5 と、Vbias 生成用ソースフォロア接続N 型MOS トランジスタ8-6 と、Vbias → Ibias 電圧電流変換用抵抗素子8-7 と、第１のインバータスイッチモニタP 型MOS トランジスタ8-8 と、VCOP バイアス電圧生成用P 型MOS トランジスタ8-9 と、第２のインバータスイッチモニタP 型MOS トランジスタ8-10 と、Ibias 電流ミラーP 型MOS トランジスタ8-11 と、インバータスイッチモニタN 型MOS トランジスタ8-12 と、VCON バイアス電圧生成用N 型MOS トランジスタ8-13とを有する。

分圧抵抗8-1および分圧可変抵抗8-2は、入力電源電圧を抵抗分圧する。Vbias ボルテージフォロア差動アンプ8-3は、抵抗分圧した電圧を用いてバイアス電圧Vbias を生成する。Vbias + Vtn 生成用ダイオード接続N 型MOS トランジスタ8-4は、バイアス電圧Vbiasをソース電位としてダイオード接続されたN 型MOS トランジスタによりバイアス電圧Vbias よりN 型MOSトランジスタの閾値電圧Vtn だけ高いバイアス電圧Vbias + Vtn を生成する。Vbias + Vtn 生成用高抵抗P 型MOS トランジスタ8-5は、Vbias + Vtn 生成用ダイオード接続N 型MOS トランジスタ8-4 に対して、入力電源から常時導通状態の高抵抗P 型MOS トランジスタを介して微少電流を供給する。

Vbias 生成用ソースフォロア接続N 型MOS トランジスタ8-6は、生成されたバイアス電圧Vbias + Vtn をゲート電極に受けて、ソースフォロア動作により再びバイアス電圧Vbias を生成する。Vbias → Ibias 電圧電流変換用抵抗素子8-7は、Vbias 生成用ソースフォロア接続N 型MOS トランジスタ8-6 のソース端子と接地電極間に接続され、バイアス電圧Vbiasをバイアス電流Ibias へ変換する。

第１のインバータスイッチモニタP 型MOS トランジスタ8-8は、入力電源に常時導通状態で接続され、後に説明する遅延時間が調整可能なインバータのスイッチ部を構成するP 型MOS トランジスタと同じ電気特性を有する。

VCOP バイアス電圧生成用P 型MOS トランジスタ8-9は、第１のインバータスイッチモニタP 型MOS トランジスタ8-8 のドレイン端子とVbias 生成用ソースフォロア接続N 型MOS トランジスタ8-6 のドレイン端子の間に接続され、そのゲート端子がそのドレイン端子にダイオード接続されてバイアス電圧信号VCOP を生成する。

第２のインバータスイッチモニタP 型MOS トランジスタ8-10は、入力電源に常時導通状態で接続され、第１のインバータスイッチモニタP 型MOS トランジスタ8-8 と同じ電気特性を有する。

Ibias 電流ミラーP 型MOS トランジスタ8-11は、第２のインバータスイッチモニタP 型MOS トランジスタ8-10 と直列に接続され、VCOP バイアス電圧信号がゲート端子に接続され、Vbias → Ibias 電圧電流変換用抵抗素子8-7 に流れるバイアス電流Ibias と同じ電流量に調整する。

インバータスイッチモニタN 型MOS トランジスタ8-12は、接地電圧に常時導通状態で接続され、後に説明する遅延時間が調整可能なインバータのスイッチ部を構成するP 型MOS トランジスタと同じ電気特性を有する。

VCON バイアス電圧生成用N 型MOS トランジスタ8-13は、インバータスイッチモニタN 型MOS トランジスタ8-12 のドレイン端子とIbias 電流ミラーP 型MOS トランジスタ8-11 のドレイン端子の間に接続され、そのゲート端子がそのドレイン端子にダイオード接続されてバイアス電圧信号VCON を生成する。

リングオッシレータ部82は、４段の遅延時間調整機能付きインバータ8-14a, 8-14b, 8-14c, 8-14dと、インバータ8-14dの出力信号と発振開始制御信号OSCGOpとのNAND演算を行う発振動作制御用NAND 論理回路8-15とがリング（ループ）状に接続されて構成される。

遅延時間調整機能付きインバータ8-14a, 8-14b, 8-14c, 8-14d はそれぞれ、入力電源から電源供給を受けており、インバータスイッチP 型MOS トランジスタ8-14-1 と、電流制御P 型MOS トランジスタ8-14-2 と、インバータスイッチN 型MOS トランジスタ8-14-3 と、電流制御N 型MOS トランジスタ8-14-4とで構成されている。

インバータスイッチP 型MOS トランジスタ8-14-1は、前段のインバータ出力信号がゲート端子に接続されている。電流制御P 型MOS トランジスタ8-14-2は、インバータスイッチP 型MOS トランジスタ8-14-1 と直列に接続され、ゲート端子にバイアス電圧信号VCOP が接続されている。インバータスイッチN 型MOS トランジスタ8-14-3は、接地電極に接続されて前段のインバータ出力信号がゲート端子に接続されている。電流制御N 型MOS トランジスタ8-14-4は、インバータスイッチN 型MOSトランジスタ8-14-3 と直列に接続され、ゲート端子にバイアス電圧信号VCON が接続されている。

電流制御P 型MOS トランジスタ8-14-2 のドレイン端子と電流制御N 型MOS トランジスタ8-14-4 のドレイン端子が互いに接続されて、その遅延時間調整機能付きインバータの出力信号となっている。その出力信号端子には、P 型MOS 容量8-14-5 とN 型MOS 容量8-14-6 が付加されている。そのP 型MOS 容量8-14-5 のゲート端子は遅延時間調整機能付きインバータの出力信号端子に接続され、そのソース端子とドレイン端子は共に外部電源に接続されている。同様に、N 型MOS 容量8-14-6のゲート端子は遅延時間調整機能付きインバータの出力信号端子に接続され、そのソース端子とドレイン端子は共に接地電極に接続されている。

多相クロックバッファ部83は、４段の遅延時間調整機能付きインバータ8-14a, 8-14b, 8-14c, 8-14d の出力信号を受けて増幅して出力する４系統のクロックバッファ8-16a, 8-16b, 8-16c, 8-16d により構成されている。

クロックバッファ8-16aは、初段の遅延時間調整機能付きインバータ8-14a からの出力信号を受け、クロック信号CLK<0> を出力する。クロックバッファ8-16cは、三段目の遅延時間調整機能付きインバータ8-14c からの出力信号を受け、クロック信号CLK ＜2> を出力する。クロックバッファ8-16aとクロックバッファ8-16cはともに、２段のインバータにより構成されている。したがって、クロック信号CLK<0>とCLK<2>は、遅延時間調整機能付きインバータ8-14a, 8-14c の出力信号に対してほぼ同相のクロック信号となる。

一方、クロックバッファ8-16bは、二段目の遅延時間調整機能付きインバータ8-14b からの出力信号を受けクロック信号CLK<1> を出力する。クロックバッファ8-16dは、四段目の遅延時間調整機能付きインバータ8-14d からの出力信号を受け、クロック信号CLK<3> を出力する。クロックバッファ8-16bとクロックバッファ8-16d はともに、３段のインバータにより構成されている。したがって、クロック信号CLK<1>とCLK<3>は、それぞれの遅延時間調整機能付きインバータ8-14b, 8-14d に対してほぼ逆相のクロック信号となっている。

このように構成される同期クロック信号発振器８からは、図4（ｂ） に示すように、互いにほぼ45 度ずれた多相クロック信号CLK<0>, CLK<1>, CLK<2>, CLK<3> が出力される。

図４（ａ）の回路では、遅延時間調整機能付きインバータ8-14a, 8-14b, 8-14c, 8-14d の立ち上がり特性と立ち下がり特性を均等に保つため、多相クロック信号CLK<0>, CLK<1>, CLK<2>, CLK<3>のクロックデューティは５０％となる。また、インバータ8-14a, 8-14b, 8-14c, 8-14dの立ち上がりタイミングと立ち下がりタイミングを用いることにより、同期クロック信号発振器８の発振周期に対して均等に８分割されたタイミングを得ることができる。さらに、同期クロック信号発振器８の発振周期は分圧可変抵抗8-2 の抵抗値を変更することにより容易に調整可能であり、また、その発振周期は入力電源電圧が多少変動しても、ほぼ一定に保たれるという特徴を有する。その特徴は以下のような回路動作により担保されている。

図４（ａ）におけるリングオッシレータ部８２の発振周期は、その構成要件の一部である発振動作制御用NAND 論理回路8-15 のスイッチング速度が十分に高速ならば、遅延時間調整機能付きインバータ8-14a, 8-14b, 8-14c, 8-14d の遅延時間の８倍となる。また、これらインバータ内の電流制御P 型MOS トランジスタ8-14-2および電流制御N 型MOS トランジスタ8-14-4 の電流駆動能力をインバータスイッチP 型MOS トランジスタ8-14-1 およびインバータスイッチN 型MOS トランジスタ8-14-3 のオン電流に対して、十分に絞ることにより、遅延時間調整機能付きインバータ8-14a, 8-14b, 8-14c, 8-14d の遅延時間をバイアス電圧信号VCOP およびVCON により制御することが可能となる。

ここで、インバータスイッチP 型MOS トランジスタ8-14-1 と第１のインバータスイッチモニタP 型MOS トランジスタ8-9 の電気特性を互いに揃え、電流制御P 型MOS トランジスタ8-14-2 とVCOP バイアス電圧生成用P 型MOS トランジスタ8-9 の電気特性を互いに揃え、インバータスイッチN 型MOS トランジスタ8-14-3 とインバータスイッチモニタN 型MOS トランジスタ8-12 の電気特性を互いに揃え、電流制御N 型MOS トランジスタ8-14-4 とVCON バイアス電圧生成用N 型MOS トランジスタ8-13 の電気特性を互いに揃えることにより、遅延時間調整機能付きインバータ8-14a, 8-14b, 8-14c, 8-14dの電流駆動力が、Vbias → Ibias 電圧電流変換用抵抗素子8-7 に流れるバイアス電流Ibias と等価になる。また、入力電源電圧をVi、遅延時間調整機能付きインバータ8-14a, 8-14b, 8-14c, 8-14d の出力端子に付加される総容量をCinv として、遅延時間調整機能付きインバータ8-14a, 8-14b, 8-14c, 8-14d の遅延時間τinv を表すと、次の式(2)のようになる。

VCOP＆VCON バイアス電圧生成部81の構成要素Vbias → Ibias 電圧電流変換用抵抗素子8-7 に流れるバイアス電流Ibias は、その抵抗値Rbias と分圧抵抗8-1 の抵抗値Ra と分圧可変抵抗8-2 の抵抗値Rb および、入力電源電圧Vi により、次の式(3)で示されるように、定めることが出来る。

式(2)と式(3)より、遅延時間調整機能付きインバータ8-14a, 8-14b, 8-14c, 8-14d の遅延時間τinv は以下の式のように、入力電源電圧Vi とは無関係に、回路定数である抵抗値によってのみ定めることができる。

同期クロック信号発振器８の発振周期は遅延時間調整機能付きインバータ8-14a, 8-14b, 8-14c, 8-14d の遅延時間τinv の８倍であり、その遅延時間τinv は式(3) に示されるように、分圧可変抵抗8-2 の抵抗値Rb を変更することにより容易に調整可能である。

また、その発振周期8×τinv は理想的には入力電源電圧Vi に無関係に一定に保たれる。実際には、インバータスイッチP 型MOS トランジスタ8-14-1 や、インバータスイッチN 型MOS トランジスタ8-14-3 や、発振動作制御用NAND 論理回路8-15 の動作遅延時間が加わる。その動作遅延時間は入力電源電圧や温度や製造プロセスによるバラツキの影響を受けるため、同期クロック信号発振器８の発振周期は若干変動する。しかし、その場合においても、同期クロック信号発振器８の発振周期８×τinv と、遅延時間調整機能付きインバータ8-14a, 8-14b, 8-14c, 8-14d の遅延時間τinv の倍率は変らない。

スイッチング動作制御信号デジタルパルス幅変調器７（DPWM）に求められる精度で重要なことは、パルスの時間そのものを制御することではなく、パルス幅のデューティを制御することである。従来のディレイラインを用いたデジタルパルス幅変調器では、クロックの発振周期と遅延時間が個別に変動してしまうため、デジタルパルス幅変調器の精度を確保することが難しかった。一方、本実施形態によれば、クロックの発振周期と遅延時間の関係が保たれるため、スイッチング動作制御信号デジタルパルス幅変調器７は、入力電源電圧や温度や製造プロセスによるバラツキの影響を受けず、高精度に保たれる。

次に、スイッチング動作制御信号デジタルパルス幅変調器７の特に重要な要素である多相クロック信号位相選択器１２の詳細な構成を説明する。図５は多相クロック信号位相選択器１２の詳細構成を示す回路図である。

図５の多相クロック信号位相選択器１２は、クロック選択器12-1 と、非反転クロック選択器12-2 と、反転クロック選択器12-3 と、dx ラッチアンドホールドバッファ12-4 と、dxx ラッチアンドホールドバッファ12-5 と、dxxx ラッチアンドホールドバッファ12-6 と、非反転クロックゲーティング回路12-7 と、反転クロックゲーティング回路12-8 と、クロックゲーティングOR 論理回路12-9とを有する。

クロック選択器12-1は、出力電圧フィードバック制御用PID 補償器６の出力信号d[k]（k はサンプリング回数を示す整数）の下位２ビット目の信号d<1>と最下位ビットの信号d<0>にしたがって同期クロック信号発振器８からの多相クロックCLK<0>, CLK<1>, CLK<2>, CLK<3> の内１つのクロック信号を選択する。

非反転クロック選択器12-2は、出力電圧フィードバック制御用PID 補償器６の出力信号d[k]の下位３ビット目の信号d<2> が０の場合にクロック選択器12-1 の出力クロック信号から非反転クロック信号CLKt を出力する。

反転クロック選択器12-3は、出力電圧フィードバック制御用PID 補償器６の出力信号d[k]の下位３ビット目の信号d<2>が１の場合にクロック選択器12-1 の出力クロック信号から反転クロック信号CLKc を出力する。

dx ラッチアンドホールドバッファ12-4は、主クロックカウントPID 出力比較器１１の結果d_match を受けて主クロック信号CLK<0> の立ち上がりタイミングで捕えてその値を主クロック信号CLK<0>の1 周期間保持してdx 信号を出力する。dxx ラッチアンドホールドバッファ12-5は、dx 信号を受けて135 °位相遅れのクロック信号CLK<3> の立ち上がりタイミングで捕えてその値を135 °位相遅れのクロック信号CLK<3>の1 周期間保持してdxx 信号を出力する。dxxx ラッチアンドホールドバッファ12-6は、dxx 信号を受けて135°位相遅れのクロック信号CLK<3> の半周期間位相が遅れた信号dxxx を出力する。

非反転クロックゲーティング回路12-7は、dxx 信号を受け、非反転クロック信号CLKt の立ち上がりタイミングで捕えてその非反転クロック信号CLKt が１である期間状態を保持し非反転リセット信号RSTt を出力する。

反転クロックゲーティング回路12-8は、dxxx 信号を受け、反転クロック信号CLKc の立ち上がりタイミングで捕えてその反転クロック信号CLKc が１である期間状態を保持し反転リセット信号RSTc を出力する。

クロックゲーティングOR 論理回路12-9は、非反転リセット信号RSTt と反転リセット信号RSTc を受けてそのどちらかが１である場合１となるリセット信号reset を出力する。

図6はスイッチング動作制御信号デジタルパルス幅変調器７の波形図である。以下、図１、図５および図６を用いて、スイッチング動作制御信号デジタルパルス幅変調器７の動作を説明する。スイッチング動作制御信号デジタルパルス幅変調器７は、同期リセットカウンタ９からのリセット信号RSTC を受けて動作を開始する。

まず、リセット信号RSTC を受けて、出力電源CMOS スイッチ制御用SR ラッチ１３はセットされ、出力電源CMOS スイッチ制御信号SW が活性化される。また、主クロック信号カウンタ１０はリセットされ、次の主クロックCLK<0> の立ち上がりのタイミングで主クロックカウンタ出力c<6:0> は０になる。その後、主クロックカウンタ出力c<6:0> は主クロックCLK<0> の立ち上がりのタイミングで一つずつカウントアップされていく。

一方、出力電圧フィードバック制御用PID 補償器６の出力信号d<9:3>, d<2＞, d<1:0> は、主クロックカウンタ出力c<6:0> が０になるタイミングで与えられており、その値は上位７ビットd<9:3> が16 進数で3A, 下位3 ビット目d<2> が0, 下位2 ビット目および最下位ビットd<1:0＞ が2 となっている。

主クロックカウントPID 出力比較器１１は、主クロックカウンタ出力c<6:0> と出力電圧フィードバック制御用PID 補償器６の出力信号の上位７ビットd<9:3> を比較し、同じになったタイミングでマッチ信号d_matchを活性化する。マッチ信号d_match は多相クロック信号位相選択器１２の内部のdxラッチアンドホールドバッファ12-4 により、主クロックCLK<0> の次の立ち上がりタイミングで取り込まれて保持され、dx 信号となる。dx 信号は、dxx ラッチアンドホールドバッファ12-5 により、主クロック信号CLK＜ 0> の立ち下がりタイミングまでその状態変化が遅延され、dxx 信号となる。さらに、dxx 信号は、dxxx ラッチアンドホールドバッファ12-6 により、主クロック信号CLK<0> の次の立ち上がりタイミングまでその状態変化が遅延され、dxxx 信号となる。

一方、出力電圧フィードバック制御用PID 補償器６の出力信号の下位2 ビット目と最下位ビットd<1:0> は、クロック選択器12-1 の選択信号として用いられ、そのビット列の値により４つの多相クロック信号CLK<0>, CLK<1>, CLK<2>, CLK<3> の内の１つが選択される。さらに、出力電圧フィードバック制御用PID 補償器６の出力信号の下位３ビット目d<2> は、非反転クロック選択器12-2 および反転クロック選択器12-3 の選択信号となり、その値が０ の場合には非反転クロックCLKt が出力され、逆に１の場合には反転クロックCLKc が出力される。

図6 に示される例の場合、出力電圧フィードバック制御用PID補償器６の出力信号の下位2 ビット目と最下位ビットd<1:0> は２、下位３ビット目d<2> は０であるので、90 °遅れたクロック信号CLK<2> が選択されて非反転クロックCLKt が生成される。また、図6 の後半では、出力電圧フィードバック制御用PID 補償器６の出力信号の下位2 ビット目と最下位ビットd<1:0>は３、下位３ビット目d<2> は１であるので、135 °遅れたクロック信号CLK<3>が選択されて反転クロックCLKc が生成される。なお、この反転クロックCLKc は315 °遅れたクロック信号と見なすことができる。非反転クロックCLKt は非反転クロックゲーティング回路12-7 に与えられ、反転クロックCLKc は反転クロックゲーティング回路12-8 に与えられる。

非反転クロックゲーティング回路12-7 には、dxx 信号が入力されており、dxx 信号を非反転クロックCLKt が立ち上がるタイミングで捕え、非反転クロックCLKt が１の期間状態を保持して、非反転リセット信号RSTt を出力する。つまり、非反転クロックゲーティング回路12-7 は、dxx 信号が活性状態の時のみ与えられる非反転クロック信号CLKt を通して、非反転リセット信号RSTt を生成する単発のクロックゲーティング回路と見なすことができる。

同様に、反転クロックゲーティング回路12-8 には、dxxx 信号が入力されており、dxxx 信号を反転クロックCLKc が立ち上がるタイミングで捕え、反転クロックCLKc が１の期間状態を保持して、反転リセット信号RSTc を出力する。つまり、反転クロックゲーティング回路12-8 は、dxxx 信号が活性状態の時のみ与えられる反転クロック信号CLKc を通して、反転リセット信号RSTc を生成する単発のクロックゲーティング回路と見なすことができる。

生成された非反転リセット信号RSTt と反転リセット信号RSTc はクロックゲーティングOR 論理回路12-9 により合成され、どちらかが活性化されたタイミングで、出力電源CMOS スイッチ制御信号SW が非活性化される。

なお、図6 の例では、主クロック信号カウンタ10 が16 進数で7F を数えたところで、再びリセット信号RSTC が入力され、そのカウンタ出力信号c<6:0> が０へリセットされている。この動作を繰り返すことにより、スイッチング動作制御信号デジタルパルス幅変調器７はその出力である出力電源CMOS スイッチ制御信号SW のクロックデューティを与えられる出力電圧フィードバック制御用PID 補償器６の出力信号d により、10 ビットの精度で制御している。

ここで、以前に説明したように、同期クロック信号発振器８が出力する多相クロックCLK<0>, CLK<1>,CLK<2>, CLK<3> 間の遅延時間τinv は、同期クロック信号発振器８内部の回路定数で決められ一定であり、入力電源電圧Vi や環境温度やプロセスバラツキの影響を比較的受けずに安定である。たとえ、これらの影響を受け遅延時間τinv が多少変動したとしても、同期クロック信号発振器８の発振周期は遅延時間τinv の８倍であり、その相対関係は変らない。つまり、このように構成されるスイッチング動作制御信号デジタルパルス幅変調器７（DPWM）はその出力である出力電源CMOS スイッチ制御信号SW のクロックデューティを安定して10 ビットの精度で制御することが可能である。

上述したように、図５に示した多相クロック信号位相選択器１２は、PID補償器６の出力信号の下位２ビットd<1:0>のビット値により、４つの多相クロック信号CLK<0>, CLK<1>, CLK<2>, CLK<3> の内の１つを選択する。これでは、９０度単位で位相が異なる信号を選択できるに過ぎない。より細かな位相差の多相クロック信号を選択するための一手法として、多相クロック信号位相選択器１２の構成を変えることが考えられる。

図７は多相クロック信号位相選択器１２の一変形例の詳細構成を示す回路図である。図７の多相クロック信号位相選択器１２は、４つの多相クロック信号CLK<0>, CLK<1>, CLK<2>, CLK<3>からより細かな位相差の多相クロック信号を生成する位相補間抵抗12-10を有する。この位相補間抵抗12-10は、隣接する２つの多相クロック信号間に複数個（図７の場合は２つ）直列接続され、各抵抗間から新たな多相クロック信号が出力される。

この位相補間抵抗12-10を設けることにより、上述した４つの多相クロック信号CLK<0>, CLK<1>, CLK<2>, CLK<3>を含めて、計８個の多相クロック信号が生成され、隣接する多相クロック信号間の位相差は４５度になる。

位相補間抵抗12-10で生成された計８個の多相クロック信号は、PID補償器６の出力信号の下位３ビットd<2:0>のビット値により選択される。この選択を行うために、位相補間抵抗12-10の後段には、d<2:0>のビット値と一致するか否かを検出するためのデコーダと、このデコーダで選択信号と多相クロック信号との論理積信号を生成する８個のアンド論理回路とからなる８個の単位クロック選択器群12-1-0〜12-1-7が設けられている。これら単位クロック選択器群12-1-0〜12-1-7で選択したクロック信号は、オア論理回路12-2,12-3に入力される。このオア論理回路12-2,12-3は、クロック信号CLKt，CLKcを出力する。

図５の代わりに、図７の多相クロック信号位相選択器１２を用いることにより、出力電源CMOS スイッチ１のスイッチング動作制御信号／SWの位相をより細かに制御でき、出力電源電圧Voを高精度かつ高速に制御できる。

また、本実施形態によれば、出力電源電圧Voの制御ループをすべてデジタル信号処理で構成できるため、小型化が可能であり、高効率なスイッチング電源を低コストに実現できる。

（第２の実施形態）
第２の実施形態は、一部の信号のビット数を第１の実施形態よりも増やして、高精度化を図ったものである。ビット数を増やした以外は、第１の実施形態と同様であるため、以下では、第１の実施形態との相違点を中心に説明する。

図８は第２の実施形態に係るデジタル制御のスイッチング電源の概略構成を示すブロック図である。図８の構成は、図１に類似するため、図１と同じ符号を付している。

図８では、出力電源電圧検知用アナログデジタル変換器４のデジタル出力信号vo[k] の精度を8 ビットから9 ビットへ高精度化したことと、スイッチング動作制御信号デジタルパルス幅変調器７へのデューティ制御信号d[k] の精度を10 ビットから11 ビットへ高精度化したこととが図１との相違点である。これにより、第２の実施形態は第１の実施形態に比べて、その出力電源の電圧をより高精度に制御することが可能となる。

ここで、スイッチング動作制御信号デジタルパルス幅変調器７の詳細な構成をみると、主クロックカウントPID出力比較器１１へ向かうデューティ制御信号d[k] の精度は７ビットと変りないが、多相クロック信号位相選択器１２へ向かうデューティ制御信号d[k] の精度は３ビットから４ビットへ高精度化されている。

本実施形態の他に、スイッチング動作制御信号デジタルパルス幅変調器７のデューティ制御精度を向上する方法として、主クロックカウントPID 出力比較器１１へ向かうデューティ制御信号d[k] の精度を７ビットから８ビットにし、多相クロック信号位相選択器１２へ向かうデューティ制御信号d[k] の精度は３ビットを変えないという手法も考えられる。ところが、この手法では、主クロック信号カウンタ１０の最大値が第１の実施形態に比べて２倍になるため、スイッチング周波数が半分に落ちてしまう。それにより生じる出力電源電圧Vo の電圧リップルを抑えるには、出力電源ローパスフィルタ１５を構成するインダクタ２と出力電源ローパスフィルタ１５を構成する容量３の回路定数積を２倍にしなければならない。これでは、電源装置のサイズが大きくなり、コストの増加を招いてします。そればかりか、EMC（Electro-Magnetic Compatibility）特性が悪化するというペナルティも発生する。その対策として、同期クロック信号発振器８の発振周波数を２倍に上げるという手段も考えられが、これでは同期クロック信号発振器８および主クロック信号カウンタ１０などのクロック信号を受ける回路の消費電流が増加してしまう。また、同期クロック信号発振器８の発振周波数および多相クロックCLK<0>, CLK<1＞, CLK<2>, CLK<3> 間の遅延時間τinv の制御性が悪化し、出力電源の電圧制御精度が期待したほど向上しないというジレンマが生じる。

本実施形態では、主クロックカウントPID 出力比較器１１へ向かうデューティ制御信号d[k] の精度は７ビットと変りないため、上述のようなスイッチング周波数が半減するとか、クロック周波数倍増に伴う不都合は発生しない。その上、多相クロック信号位相選択器１２へ向かうデューティ制御信号d[k] の精度が３ビットから４ビットへ高精度化されたにも関わらず、多相クロック信号位相選択器１２へ入力される多相クロック信号CLK ＜0>, CLK<1>, CLK<2>, CLK<3> は４相のまま変わらないのが本実施形態の特徴である。

図９は本実施形態に適用される多相クロック信号位相選択器１２の詳細構成を示す回路図である。図９の概略的な構成および動作は図５と似通っているため、共通する構成部分には同一号を付して説明の重複を避ける。

図９と図５の違いは、クロック選択器12-1 の構成のみである。本実施形態に適用される多相クロック信号位相選択器１２は、４ビットのデューティ制御信号d<3:0>のデコーダと、そのデコーダの出力信号からクロック信号を選択するアンド論理回路とからなる１６種類の単位クロック選択器群12-1-0, 12-1-2,..., 12-1-9, 12-0-a, 12-0-b, ... 12-0-fを有する。

アンド論理回路の出力はワイヤードオアされており、これにより、複数のクロック信号を合成して中間位相のクロック信号が生成される。図１０はアンド論理回路から出力されるクロック信号とびアンド論理回路同士のワイヤードオアにより生成されるクロック信号の信号波形図である。図１０において、例えばCLK<0> // CLK<1>は、クロック信号CLK<0>とCLK<1>をワイヤードオアした信号であり、立ち上がりおよび立ち下がり波形が緩やかになり、中間位相を生成できる。

図５の多相クロック信号位相選択器１２のクロック選択器12-1は、互いに45 °遅れた４相のクロック信号CLK<0>, CLK<1>, CLK<2>, CLK<3>の内の１つを下位２ビットのデューティ制御信号d<1:0>のビット値で選択した。これに対して、本実施形態のクロック選択器12-1は、４相のクロック信号CLK<0>, CLK<1>, CLK<2>, CLK<3>と、これらの反転クロック信号と、これら計８つのクロック信号のうち位相が隣接する２つのクロック信号を合成して、中間位相のクロック信号を生成する。そして、これら計１６種類のクロック信号の内１つを４ビットのデューティ制御信号d<3:0> のビット値に従って選択する。

例えば、デューティ制御信号d<3:0>の値が０の場合、単位クロック選択器12-1-0 が活性化され、主クロックCLK<0> が選択され、非反転クロック選択器12-2 を介して、主クロックCLK<0> に対して位相遅れのない非反転クロック信号CLKt が生成される。また、デューティ制御信号d<3:0>の値が１２、16 進数表現でC の場合、単位クロック選択器12-1-c が活性化され、90 °の位相差を持つCLK<2> の反転信号が選択され、反転クロック選択器12-3 を介して、主クロックCLK<0> に対して270 °位相が遅れた非反転クロック信号CLKc が生成される。また、デューティ制御信号d<3:0>の値が１の場合、単位クロック選択器12-1-1 が活性化され、主クロック信号CLK<0> と45 °位相が遅れたクロック信号CLK<1> が選択され、それぞれアンド論理回路に与えられる。それら２つのアンド論理回路の出力はワイヤード結合（ショート）されており、非反転クロック選択器12-2 を介して、主クロックCLK<0> に対して22.5 °位相が遅れた非反転クロック信号CLKt が生成される。同様に、デューティ制御信号d<3:0> の値が奇数の場合、奇数番目の単位クロック選択器12-1-1, 12-1-3, 12-1-5, 12-1-7, 12-1-9,12-1-b, 12-1-c, 12-1-e のうち何れかが活性化され、それぞれ接続されている隣接した２つのクロック信号が選択され、その合成クロック信号が出力される。隣接したクロック信号間の遅延時間τinv が適当に短ければ、図１０に示されるように、その合成クロック信号の遅延時間は半分のτinv2 となる。

なお、図１０ には、互いに位相が45 °ずつずれた４相のクロック信号CLK<0>, CLK<1>, CLK<2>, CLK<3> およびそれらの反転クロック信号／CLK<0>, ／CLK<1>, ／CLK<2>, ／CLK<3> の計８種類の波形の他に、それぞれ隣接した２つのクロック信号をワイヤード結合して生成された合成信号、例えば、CLK<0> とCLK<1> の合成信号ならばCLK<0>//CLK<1>、CLK<3> とCLK<0> の反転信号の合成信号ならばCLK<3>//／CLK<0> の計８種類の波形が示されている。

以上に説明したように、本実施形態では、第１の実施形態よりも、一部の信号のビット数を増やしているが、ワイヤードオアを利用するなどして、回路部品をそれほど増やすことなく、中間位相の信号を生成しており、コストおよび消費電力の増加をほとんど伴わずに、スイッチング電源の出力電源の電圧精度の向上を図ることができる。

（第３の実施形態）
第３の実施形態は、多相クロック信号CLK<0>, CLK<1>, CLK<2>, CLK<3>の生成方法と、多相クロック信号位相選択器１２の内部構成とが第２の実施形態と異なる。第３の実施形態の概略構成は図８と同じであるため、重複した説明を省略する。

図１１は第３の実施形態に係る同期クロック信号発振器８の詳細構成を示す回路図である。図１１は、多相クロック信号CLK<0>, CLK<1>, CLK<2>, CLK<3>を生成するためのリングオッシレータ部８２の信号取り出し位置が図４と異なる。その他は、図４と共通するため、共通の符号を付している。

図１１の同期クロック信号発振器８は、多相クロック信号CLK<0>, CLK<1>, CLK<2>, CLK<3> の各位相間の遅延を均等化して、出力電源の電源制御の精度を向上させる点に特徴がある。

本実施形態で使用される同期クロック信号発振器８は、互いに９０ °位相がずれた多相クロック信号CLK<0>,CLK<1>, CLK<2>, CLK<3>を出力する。上述した第１および第２の実施形態では、互いに４５ °位相がずれた多相クロック信号の立ち上がりエッジと立ち下がりエッジの両方を使って一周期内の８つの位相の異なるクロック信号を利用するのに対し、本実施形態の場合、立ち上がりエッジのみを用いて４つの位相の異なるクロック信号を生成する。

より具体的には、本実施形態に係る同期クロック信号発振器８は、リングオッシレータ部８２内の第１の遅延時間調整機能付きインバータ8-14a の出力OSC0 から第１のクロックバッファ8-16a および位相が反転する第３のクロックバッファ8-16a’ を介して、主クロックCLK<0> と180 °位相が遅れたCLK<2> を生成し、第３の遅延時間調整機能付きインバータ8-14c の出力OSC2 から第２のクロックバッファ8-16c および位相が反転する第３のクロックバッファ8-16c’ を介して、90 °位相が遅れたCLK ＜1> と、270 °位相が遅れたCLK<3>とを生成することにある。

これにより、遅延制御の粒度の細かさの面では第１および第２の実施形態の方が優れるが、立ち上がりエッジのみを用いることにより遅延制御の粒度を均一化できるという点で本実施形態の方が優れている。以下、その理由を図１２ を用いて説明する。

図１２ は４つの遅延時間調整機能付きインバータ8-14a, 8-14b, 8-14c, 8-14d の出力OSC0, OSC1, 0SC2, 0SC3 の波形を示している。図１２(a) は立ち上がり時間と立ち下がり時間が均衡している場合の様子を示し、図１２(b) は立ち上がり時間が長く、立ち下がり時間が短くなってしまった場合の様子を表している。

本実施形態を含めて、第１および第２の実施形態の何れの場合も、同期クロック信号発振器８は、遅延時間調整機能付きインバータ8-14 の立ち上がり時間と立ち下がり時間が等しくなるように、VCOP＆VCON バイアス電圧生成部81にてバイアス電圧信号VCOP およびVCONを制御して、遅延時間の調整を行っている。しかし、実際には立ち上がり時間と立ち下がり時間を全く等しくすることは難しい。本実施形態では、たとえ立ち上がり時間と立ち下がり時間が、図１２(b) に示されるように、不均衡になってしまった場合においても、第１の遅延時間調整機能付きインバータ8-14a の出力OSC0 と第３の遅延時間調整機能付きインバータ8-14c の出力OSC2 のみを利用することにより、多相クロック信号CLK<0>, CLK<1>, CLK<2>, CLK<3>の位相差を常に９０ °に保っている。

また、本実施形態で使用される多相クロック信号位相選択器１２は、図９とは異なる構成を採用して、図９と同様に中間位相のクロック信号を生成している。図１３は第３の実施形態に係る多相クロック信号位相選択器１２の詳細構成を示す回路図である。図１３の多相クロック信号位相選択器１２は、互いに９０ °位相がずれた多相クロック信号CLK<0>, CLK<1>, CLK<2>, CLK<3>からより細かな位相差のクロック信号を発生する位相補間抵抗12-10 を有する。位相補間抵抗12-10 は、隣接する２つのクロック信号間に複数個直列接続され、それぞれの節点から中間のタイミングのクロック信号を発生する。

位相補間抵抗12-10を設ける点では、第１の実施形態の変形例で説明した図７と同様であるが、図７は図１３よりも精度を落としており、隣接する２つのクロック信号間に２つの抵抗のみが直列接続されていたが、図９の場合は３つの抵抗が直列接続されている。これにより、図７よりも中間位相のクロック信号の数を増やすことができ、結果として、PID補償器６の出力信号の下位４ビットd<3:0>により選択可能な計１６個のクロック信号を生成できる。

その他の構成については、第１の実施形態および第２の実施形態で使用される多相クロック信号位相選択器１２と同様である。

以上説明したように、本実施形態によれば、第２の実施形態と同様の精度を得ることができる。また、第２の実施形態と同様に、コストおよび消費電力の増大を招かずに済む。

（第４の実施形態）
第４の実施形態は、多相クロック信号位相補間器を設けることにより、多相クロック信号位相選択器１２が選択可能なクロック信号の数を増やすものである。

図１４は第４の実施形態に係るデジタル制御のスイッチング電源の概略構成を示すブロック図である。図１４は、スイッチング動作制御信号デジタルパルス幅変調器７内に多相クロック信号位相補間器１４を新たに追加した点を除けば、図８と同様であり、共通する構成部分には同一符号を付している。以下では、第３の実施形態との相違点を中心に説明する。

多相クロック信号位相補間器１４は、同期クロック信号発振器８と多相クロック信号位相選択器１２の間に挿入される。

図１５は多相クロック信号位相補間器１４の詳細構成を示す回路図である。多相クロック信号位相補間器１４は同期クロック信号発振器８が生成する互いに９０ °位相が遅れた多相クロック信号CLK<0>, CLK<1>, CLK<2>, CLK<3>から、22.5 °という細かな位相差の１６相クロック信号を生成する。多相クロック信号位相補間器１４は、図１５ に示されるように、大きく分けて３つの構成要素、VP＆VNバイアス電圧生成部１４１と、４つの遅延時間調整機能付きバッファ部１４２と、位相補間部１４３とからなる。

VP＆VNバイアス電圧生成部１４１は、分圧抵抗14-1 および分圧可変抵抗14-2 と、Vbias ボルテージフォロア差動アンプ14-3 と、Vbias + Vtn 生成用ダイオード接続N 型MOS トランジスタ14-4 と、Vbias + Vtn 生成用高抵抗P 型MOS トランジスタ14-5 と、Vbias 生成用ソースフォロア接続N 型MOS トランジスタ14-6 と、Vbias → Ibias 電圧電流変換用抵抗素子14-7 と、第１のインバータスイッチモニタP 型MOS トランジスタ14-8 と、VP バイアス電圧生成用P 型MOS トランジスタ14-9 と、第２のインバータスイッチモニタP 型MOS トランジスタ14-10 と、Ibias 電流ミラーP 型MOS トランジスタ14-11 と、インバータスイッチモニタN 型MOS トランジスタ14-12 と、VN バイアス電圧生成用N 型MOS トランジスタ14-13とを有する。

分圧抵抗14-1 および分圧可変抵抗14-2は、同期クロック信号発振器８のVCOP＆VCONバイアス電圧生成部８１と同様に、入力電源電圧を抵抗分圧する。Vbias ボルテージフォロア差動アンプ14-3は、抵抗分圧した電圧からバイアス電圧Vbias を生成する。

Vbias + Vtn 生成用ダイオード接続N 型MOS トランジスタ14-4は、バイアス電圧Vbias をソース電位として、ダイオード接続されたN 型MOS トランジスタによりバイアス電圧Vbias よりN 型MOS トランジスタの閾値電圧Vtn だけ高いバイアス電圧Vbias + Vtn を生成する。

Vbias + Vtn 生成用高抵抗P 型MOS トランジスタ14-5は、Vbias +Vtn 生成用ダイオード接続N 型MOS トランジスタ14-4 に対して、常時導通状態の高抵抗P 型MOS トランジスタにより入力電源から微少電流を供給する。Vbias 生成用ソースフォロア接続N 型MOS トランジスタ14-6は、バイアス電圧Vbias + Vtn をゲート電極に受けソースフォロア動作により再びバイアス電圧Vbias を生成する。

Vbias → Ibias 電圧電流変換用抵抗素子14-7は、Vbias 生成用ソースフォロア接続N 型MOS トランジスタ14-6 のソース端子と接地電極間に接続され、バイアス電圧Vbias からバイアス電流Ibias へ変換する。

第１のインバータスイッチモニタP 型MOS トランジスタ14-8は、入力電源に常時導通状態で接続され、後に説明する遅延時間が調整可能なインバータのスイッチ部を構成するP 型MOS トランジスタと同じ電気特性を有する。

VP バイアス電圧生成用P 型MOS トランジスタ14-9は、第１のインバータスイッチモニタP 型MOS トランジスタ14-8 のドレイン端子とVbias 生成用ソースフォロア接続N 型MOS トランジスタ14-6 のドレイン端子の間にされ、そのゲート端子がそのドレイン端子にダイオード接続されてバイアス電圧信号VP を生成する。

第２のインバータスイッチモニタP 型MOS トランジスタ14-10は、入力電源に常時導通状態で接続され、第１のインバータスイッチモニタP 型MOS トランジスタ14-8 と同じ電気特性を有する。

Ibias 電流ミラーP 型MOS トランジスタ14-11は、第２のインバータスイッチモニタP 型MOS トランジスタ14-10 と直列に接続され、VCOP バイアス電圧信号がゲート端子に接続され、Vbias → Ibias 電圧電流変換用抵抗素子14-7 に流れるバイアス電流Ibias と同じ電流量に調整する。

インバータスイッチモニタN 型MOS トランジスタ14-12は、接地電圧に常時導通状態で接続され、後に説明する遅延時間が調整可能なインバータのスイッチ部を構成するP型MOS トランジスタと同じ電気特性を有する。

VN バイアス電圧生成用N 型MOS トランジスタ14-13は、インバータスイッチモニタN 型MOS トランジスタ14-12 のドレイン端子とIbias 電流ミラーP 型MOSトランジスタ14-11 のドレイン端子の間に接続され、そのゲート端子がそのドレイン端子にダイオード接続されてバイアス電圧信号VN を生成する。

４つの遅延時間調整機能付きバッファ部14-14a, 14-14b, 14-14c, 14-14d にはそれぞれ４相のクロック信号CLK<0>, CLK<1>, CLK<2>, CLK<3>が入力され、三角波を生成する。

遅延時間調整機能付きバッファ14-14a, 14-14b, 14-14c, 14-14d はそれぞれ、インバータスイッチP 型MOS トランジスタ14-14-1 と、電流制御P 型MOS トランジスタ14-14-2 と、インバータスイッチN 型MOS トランジスタ14-14-3 と、電流制御N 型MOS トランジスタ14-14-4 と、P 型MOS 容量14-14-5 と、N 型MOS 容量14-14-6とを有する。

インバータスイッチP 型MOS トランジスタ14-14-1は、入力されるクロック信号を増幅して位相を反転するクロック信号入力インバータ14-14-0 と入力電源に接続され、クロック信号入力インバータ14-14-0 の出力がゲート端子に接続される。電流制御P 型MOS トランジスタ14-14-2は、インバータスイッチP 型MOS トランジスタ14-14-1 と直列に接続され、ゲート端子にバイアス電圧信号VP が接続される。

インバータスイッチN 型MOS トランジスタ14-14-3は、電流制御P 型MOS トランジスタ14-14-2 と接地電極に接続され、クロック信号入力インバータ14-14-0 の出力がゲート端子に接続される。電流制御N 型MOS トランジスタ14-14-4は、インバータスイッチN 型MOS トランジスタ14-14-3 と直列に接続され、ゲート端子にバイアス電圧信号VNが接続される。

電流制御P 型MOS トランジスタ14-14-2 のドレイン端子と電流制御N 型MOS トランジスタ14-14-4 のドレイン端子は互いに接続され、その節点はこの遅延時間調整機能付きインバータの出力信号となり、その節点にP 型MOS 容量14-14-5 とN 型MOS 容量14-14-6 がそれぞれ入力電源と接地電極との間に付加される。

位相補間部143は、遅延時間調整機能付きバッファ14-14a, 14-14b, 14-14c, 14-14d が出力する三角波を元に、その隣接する２つの信号を補間して、合計１６相の位相補間クロック信号PH<0>〜PH<15> を生成する。それは、遅延機能付きバッファ14-14a, 14-14b, 14-14c, 14-14d から隣接する２つの間に４つ直列に接続された位相補間抵抗14-15 と、その節点それぞれを入力とし位相補間クロック信号PH<0>〜PH<15> を出力する合計１６個の位相補間クロック信号出力バッファ14-16 から構成される。

図１６は多相クロック信号位相補間器１４の動作波形図である。図中、CLK<0>//CLK<1> は遅延時間調整機能付きバッファ14-10a と14-10b の出力信号とその３つの補間信号を示す。CLK<1>//CLK<2> は遅延時間調整機能付きバッファ14-10b と14-10c の出力信号とその３つの補間信号を示す。CLK<2>//CLK<3> は遅延時間調整機能付きバッファ14-10c と14-10d の出力信号とその３つの補間信号を示す。CLK<3>//CLK<0> は遅延時間調整機能付きバッファ14-10d と14-10a の出力信号とその３つの補間信号の振る舞いを示す。

また、PH<0>〜PH<15> は多相クロック信号位相補間器１４の出力である１６相の位相補間クロック信号である。

本実施形態の多相クロック信号位相補間器１４において、その内部信号である三角波の立ち上がりおよび立ち下がり時間を決める分圧可変抵抗14-2 の値は、図１１に示す同期クロック信号発振器８内の分圧可変抵抗8-2の値と同じに設定するのが望ましい。その様に設定することにより、図１６ に示されるように、１６相の位相補間クロック信号PH<0>〜PH<15> は等間隔に並ぶことになる。

図１７は本実施形態で使用可能な多相クロック信号位相選択器１２の詳細構成を示す回路図である。図１７の回路構成は、位相補間抵抗を持たない点を除いて図１３の多相クロック信号位相選択器１２に類似しており、共通する構成部分には同一符号を付している。

本実施形態では、多相クロック信号位相補間器１４で中間位相クロック信号を生成するため、位相補間抵抗は不要である。図１７は、多相クロック信号位相補間器１４で生成された１６相のクロック信号PH<0>〜PH<15>の中から一つを単純にデューティ制御信号d[k] の下位4 ビットd<3>, d ＜2>, d<1>, d<0> にしたがって選択する回路になっている。

以上説明したように、本実施形態によれば、多相クロック信号位相補間器１４を設けて、中間位相のクロック信号を生成した上で、クロック信号の選択を行うため、第２および第３の実施形態と同様の効果を得ることができる。すなわち、本実施形態によれば、コストの増加、消費電力の増加をほとんど伴わずに、スイッチング電源の出力電源の電圧精度の向上を図ることができる。

本発明の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本発明の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。

１ 電界効果トランジスタからなる出力電源CMOS スイッチ、２ インダクタ、 ３ 容量、４ 出力電源電圧検知用アナログデジタル変換器、５ エラー電圧値算出用デジタル減算器、６ 出力電圧フィードバック制御用PID（Proportional Integral Derivative） 補償器、７ スイッチング動作制御信号デジタルパルス幅変調器（DPWM: Digital Pulse Width Modulator、８ 同期クロック信号発振器、９ 同期リセットカウンタ、１０ 主クロック信号カウンタ、１１ 主クロックカウントPID 出力比較器、１２ 多相クロック信号位相選択器、12-10 位相補間抵抗、１３ 出力電源CMOS スイッチ制御用SR ラッチ、１４ 多相クロック信号位相補間器、８１ VCOP＆VCON バイアス電圧生成部、８２ リングオッシレータ部、８３ 多相クロックバッファ部、１４１ VCOP＆VCON バイアス電圧生成部、１４２ 遅延時間調整機能付きバッファ部、１４３ 位相補間部

Claims (6)

1. 第１の直流電圧を第２の直流電圧に変換するＤＣ−ＤＣコンバータであって、
   前記第１の直流電圧を出力側に供給するか否かを切替えるスイッチング素子と、
   前記スイッチング素子の出力側信号を整流して、前記第２の直流電圧を生成するローパスフィルタと、
   それぞれ位相の異なる複数のクロック信号を生成する発振器と、
   前記第２の直流電圧を複数ビットからなる第１のデジタル値に変換するＡＤ変換器と、
   前記第１のデジタル値と参照電圧に対応する第２のデジタル値との差分を表す複数ビットからなるエラー信号を生成するエラー信号生成器と、
   所定のクロック信号に同期してカウント動作を行うカウンタと、
   前記エラー信号の上位側ビットの値が前記カウンタのカウント値に一致するか否かを検出する比較器と、
   前記比較器で一致が検出されたタイミングに同期して、前記エラー信号の下位側ビットの値に応じて前記複数のクロック信号のいずれかを選択するセレクタと、
   前記セレクタが選択したクロック信号に応じて前記スイッチング素子のオン／オフを制御するスイッチング制御部と、を備え、
   前記セレクタは、
   前記複数のクロック信号と、前記複数のクロック信号のうち位相が隣り合う２以上のクロック信号同士を合成して生成される新たなクロック信号と、の中から一つを、前記エラー信号の下位側ビットの値に応じて選択することを特徴とするＤＣ−ＤＣコンバータ。
2. 前記セレクタは、前記複数のクロック信号のうち位相が隣り合う２以上のクロック信号同士の論理積信号を前記新たなクロック信号として生成することを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ。
3. 前記セレクタは、前記複数のクロック信号のうち位相が隣り合う２つのクロック信号同士を抵抗分圧または容量分圧して前記新たなクロック信号を生成することを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ。
4. 第１の直流電圧を第２の直流電圧に変換するＤＣ−ＤＣコンバータであって、
   前記第１の直流電圧を出力側に供給するか否かを切替えるスイッチング素子と、
   前記スイッチング素子の出力側信号を整流して、前記第２の直流電圧を生成するローパスフィルタと、
   それぞれ位相の異なる複数のクロック信号を生成する発振器と、
   前記複数のクロック信号の位相を補間した新たな位相の複数の補間クロック信号を生成して、前記複数のクロック信号と前記複数の補間クロック信号とを出力する位相補間器と、
   前記第２の直流電圧を複数ビットからなる第１のデジタル値に変換するＡＤ変換器と、
   前記第１のデジタル値と参照電圧に対応する第２のデジタル値との差分を表す複数ビットからなるエラー信号を生成するエラー信号生成器と、
   所定のクロック信号に同期してカウント動作を行うカウンタと、
   前記エラー信号の上位側ビットの値が前記カウンタのカウント値に一致するか否かを検出する比較器と、
   前記比較器で一致が検出されたタイミングに同期して、前記エラー信号の下位側ビットの値に応じて前記複数のクロック信号と前記複数の補間クロック信号とのいずれかを選択するセレクタと、
   前記セレクタが選択したクロック信号に応じて前記スイッチング素子のオン／オフを制御するスイッチング制御部と、を備えることを特徴とするＤＣ−ＤＣコンバータ。
5. 前記位相補間器は、
   前記複数のクロック信号のそれぞれを複数の三角波信号に変換する三角波生成部と、
   前記複数の三角波信号のうち位相が隣り合う２つの三角波信号同士を抵抗分圧または容量分圧して前記複数の補間クロック信号を生成する補間クロック生成部と、を有することを特徴とする請求項４に記載のＤＣ−ＤＣコンバータ。
6. 前記発振器は、複数個の論理反転部をリング状に接続して発振信号を生成するリング発振部を有し、
   前記複数個の論理反転部の出力信号のうち、論理が揃った複数の出力信号を用いて前記複数のクロック信号を生成することを特徴とする請求項４または５に記載のＤＣ−ＤＣコンバータ。

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