JP2005512493A - 高周波数電源用デジタル制御器 - Google Patents

Abstract

電圧制御器（１５０）であって、制御器は、デジタル誤差信号（１５２）を供給するように動作する電圧比較器（７００）と、前記供給された誤差信号に基づいてデジタル制御信号（１５４）を確定するように動作する補償器（３００）と、前記確定されたデジタル制御信号に基づいて電力制御信号（１５６）を供給するように動作する変調器（４００）とを備え、前記比較器、前記補償器、および前記変調器は、完全にデジタル論理ゲートを用いて実施される。

Description

本発明は概して電圧制御に関し、特に、高周波数電圧調整器用のデジタル電圧制御に関する。

本出願は、本出願の開示が参照によって本明細書に組み込まれる、２００１年１２月１２日に出願された、「Ｄｉｇｉｔａｌ Ｃｏｎｔｒｏｌｌｅｒ ｆｏｒ Ｈｉｇｈ Ｆｒｅｑｕｅｎｃｙ Ｓｗｉｔｃｈｉｎｇ Ｐｏｗｅｒ Ｓｕｐｐｌｉｅｓ」という名称の米国仮特許出願第６０／３３８，７１２号の利益を主張する。本出願はまた、本出願の開示が参照によって本明細書に組み込まれる、２００２年１１月８日に出願された、「Ａｄａｐｔｉｖｅ Ｖｏｌｔａｇｅ Ｒｅｇｕｌａｔｏｒ ｆｏｒ Ｐｏｗｅｒｅｄ Ｄｉｇｉｔａｌ Ｄｅｖｉｃｅｓ」という名称の米国特許出願第１０／２９１，０９８号に対する優先権を主張する。

アナログ電圧制御器は、ＤＣ−ＤＣ（直流−直流）変換器用の電力変換器と共に広く用いられている。アナログ制御器は高速であり、広く入手可能な部品を用いて、一般に作られることができる。しかし、アナログ制御器の動作は、制御器に含まれる個々の部品の精度に依存する。したがって、非常に厳密な品質管理規格に従うアナログ部品を確実に選択するにはかなりの努力を費やさねばならない。さらに、こうして慎重に選択した後でさえも、アナログ部品の調子は、製造工程の変動、動作温度、および経時的劣化を受ける。さらに、アナログ設計は、既存の自動設計法を使用して容易には実現されない。したがって、アナログ制御器の設計は、時間がかかり、手間がかかる傾向がある。

既存の電圧制御器の中には、１つまたは複数のデジタル的に実装された部品を含むものもある。しかし、既存の電圧制御器に実装されたデジタル部品は、所望されるように動作していない。たとえば、電圧制御器内で、補償器の動作の一部として、乗算などの算術演算を実行するのに、デジタル信号プロセッサ（ＤＳＰ）が実装されてきた。しかし、これらのＤＳＰの実装は、なかなか進まず、たくさんのスペースをふさぎ、実行されるタスクにとって過度に複雑である。さらに、ＤＳＰはデジタルデータが操作されることを要求するため、ＤＳＰの実装によって、大型でエネルギーを消費するアナログ／デジタル変換器（ＡＤＣ）が必要になる。こうした制御器に含まれるＡＤＣは、精密アナログ部品であり、この部品は、チップ上の過大な広さの貴重なスペースをふさぎ、大量の電力を消費し、既存の旧式制御器のアナログ部品と同様の、温度によって誘導され、かつ処理によって誘導される性能変動を受ける。

したがって、電圧制御の技術は、小型で、エネルギーおよびスペース効率がよく、その性能が個々の制御器部品の温度および処理の変動に依存しない電圧制御器が提供されることによって利益を受けるであろう。

本発明は、その性能が、温度の変動および構成要素部品の特性の他の変動に無関係である、小型で、高速で、正確で、エネルギー効率のよい電圧制御器を提供することによって、上述の問題を克服する技術および手助けを提唱する。好ましい実施形態において、本発明の制御器のすべての機能は、デジタル論理ゲートを使用して実装され、それによって、精密アナログ部品に対する必要および精密アナログ部品の性能変動が回避される。好ましい実施形態において、本発明の制御器を形成するデジタル論理ゲートは、ハードウェア記述言語（ＨＤＬ）などの既存の電子設計自動化を使用して効率的にモデル化されることができ、それによって、設計が単純化され、設計時間が短くなる。

好ましくは、もっぱらデジタル論理ゲートで構成される遅延線ＡＤＣは、出力電圧と基準電圧の相違を示すデジタル的に符号化された誤差信号を供給するのが好ましい。本明細書で開示される遅延線ＡＤＣは、それによって、既存のアナログ制御器内のアナログ電圧比較デバイスに関連する機能を実行するのが好ましい。別に、遅延線ＡＤＣは、部分的にデジタルで実装された既存の電圧制御器において、ＡＤＣとデジタル電圧比較デバイスを組み合わせた機能を実行するのが好ましい。

好ましい実施形態において、ハイブリッド／デジタルパルス幅変調および補償器もまたデジタル的に実装される。好ましい実施形態において、補償器は、遅延線ＡＤＣからのデジタル誤差信号をデジタル制御信号に高速に変換するルックアップテーブルを含み、デジタル制御信号は、補償器からの出力として供給される、デジタル的に表現されたデューティ比である。好ましい実施形態において、デジタルパルス幅変調器は、補償器が供給するデジタル制御信号を入力として受け取り、このデジタル信号を、制御器からの出力として、デューティ比によって制御された時間可変制御信号に変換する。好ましくは、制御器出力は、電力変換器に供給されて、出力電圧と基準電圧の間の比較に応じて、調整器出力電圧を増減する。

本明細書に開示するデジタル制御器技術を実装する利点は以下の項目を含む。全デジタル制御器は、処理およびパラメータ変動に対して本質的に感度が低いこと、種々の制御器性能特性に対する迅速なプログラム可能性、同調用受動部品の低減または排除、および、他のデジタルシステムとの一体化の容易さのために、高周波数で、低レベルから中レベルの電力ＤＣ−ＤＣ変換器において非常に魅力がある。補償器のプログラム可能性および受動部品を同調させる必要がないことによる利益は、電力変換器構成および電力段パラメータ値の範囲について用いられる場合がある。さらに、デジタル制御器を実装する場合、アナログ制御器設計には実用的でない制御方式を実装することが可能である。

たとえば、専用デジタル制御器ＩＣ（集積回路）を用いて、位相がシフトしたデューティ比を、電圧調整器モジュール（ＶＲＭ）用の単純で頑健な制御に精密に合わせる能力を有するのが望ましい。変圧器絶縁型ＤＣ−ＤＣ変換器において、絶縁部を通したデジタル信号伝送を用いて、標準的なアナログ手法に伴う帯域幅の制限および／または大きな利得変動に対処することができる。一般に、動的応答の改善を達成するのに、より洗練された制御方法が用いられる場合がある。

デジタル手法の別の利点は、十分に確立しており、自動化されたデジタル設計手法を適用できることである。制御器設計は、ハードウェア記述言語（ＨＤＬ）を用いて機能レベルで記述されることができる。好ましくは、ＨＤＬ記述からの、標準セルＡＳＩＣ（特定用途向け集積回路）またはＦＰＧＡ（フィールドプログラマブルゲートアレイ）への実装を目標として設計するために、合成、シミュレーション、および検証ツールが利用可能である。次に、設計は、他のデジタルシステムと一体化されるか、または、更新された仕様に適合するように変更される、種々の製造工程を使用して実装されることができる。アナログＩＣ制御器の実現と対照的に、デジタル制御器の設計は、十分に基準化されているのが好ましく、したがって、作製技術の進歩を利用することができる。

本発明の上述の、または、他の利点は、図面と共に使われる、本発明の好ましい例示的な実施形態の以下の説明を読めばよりよく理解されるであろう。

本開示において、トランジスタ端子は、電界効果トランジスタ（ＦＥＴ）のソースまたはドレイン、あるいは、バイポーラ接合トランジスタ（ＢＪＴ）のエミッタまたはコレクタのいずれかである。本明細書において、比較器は、２つの電圧値を受け取り、出力として、２つの受け取った電圧値の間の差を示す信号を供給する任意のデバイスである。本明細書において、「比較器」および「電圧比較器」という用語は、交換可能に用いられる。本開示において、エネルギー蓄積部品は、たとえば、コンデンサ、誘導子、および電源供給されたデジタル論理ゲートを含むアナログおよびデジタルデバイスの両方を含む。「エネルギー蓄積部品」という用語は、単に、１つの電子部品と別の電子部品を接続するように動作する配線および他の導電性器具を排除することが意図される。本明細書において、抵抗器は、固形形態に凝集した、抵抗値を有するデバイスである。本明細書において、抵抗器は実際には配線または電子部品間の他の導電性リンクを含む。本明細書において、電子メモリは、格納した値の電子メモリのアドレスを識別することに応答して、格納された値を供給することができるデジタル電子格納デバイスである。本明細書において、デジタル電子計算器は、デジタル電子格納デバイスおよび／または加算、減算、乗算、および／または除算のうちの任意の１つまたは複数を含む算術演算を実行するデジタルデバイスを含んでもよい。

本明細書において、信号タップアレイは、任意の数の信号タップを含んでもよい。信号タップアレイは、複数の信号タップを含むのが好ましく、それぞれのタップは、遅延セルのアレイ内の１つの遅延セルに接続されている。しかし、信号タップアレイは、遅延セルアレイ内の遅延セルのサブセットのみに接続される信号タップを含んでもよい。本明細書において、２値デジタル符号は、従来のデジタル符号であり、ある配列のビットは、数「２」を種々に累乗したものに等しい係数値を識別する。たとえば、デジタル符号「１０１」は、１・１＋０・２＋１・４＝５に対応する。２値デジタル符号は、ある配列の各ビットが同じ数値の重みである「温度計符号」から識別される。

図１は、本発明の好ましい実施形態によるデジタル電圧制御器１５０を含む電圧調整器１００のブロック図である。調整器１００は、電力変換器２００および制御器１５０を含むのが好ましい。電力変換器（「変換器」）１００は、同期降圧型変換器であるのが好ましい。電力変換器は、トランジスタスイッチ２０２のゲートに接続されたゲートドライバ２０４を含むのが好ましく、そのトランジスタの第１端子は、電源１０２の正ノード１１４に接続され、そのトランジスタの第２端子はノード１１６に接続される。ゲートドライバ２０６は、トランジスタスイッチ２０８のゲートに接続された出力を供給し、そのトランジスタの一方の端子は、電源の負ノード１１２に接続され、そのトランジスタの他方の端子はノード１１６に接続される。誘導子２１０は、ノード１１６とノード１１８の間にあるのが好ましい。コンデンサ２１２は、ノード１１８とノード１１２の間にあるのが好ましい。

図１の実施形態において、電力変換器２００は、電源Ｖ_ｇ１０２に接続され、出力電圧Ｖ_Ｏ１０４を生成する。出力電圧Ｖ_Ｏは、ノード１１８と変換器２００のノード１１２の間で、負荷１１０両端に接続され、負荷はコンデンサ２１２と並列に接続される。変換器２００の動作は、当技術分野ではよく知られており、したがって、本開示では詳細には論じない。本発明は変換器２００の設計に限定されないことが理解されるであろう。広範囲の設計および動作原理は、変換器２００に組み込まれることができ、制御器１５０の好ましい実施形態の動作には影響を与えないであろう。図１の変換器２００は、制御器１５０と共に使用される場合がある、多くの変換器設計の１つに過ぎないことが理解されるであろう。

好ましい実施形態において、制御器１５０は、遅延線ＡＤＣ７００、補償器３００、およびパルス幅変調器（ＰＷＭ）４００（好ましくは、ハイブリッドデジタルパルス幅変調器）を含む。好ましくは、電圧Ｖ_{ｓｅｎｓｅ}１０８およびＶ_ｒｅｆ１０６は、制御器１５０、特に、遅延線ＡＤＣ７００への入力である。Ｖ_ｒｅｆ１０６を供給する機器（図示せず）は、制御器１５０の一部でないのが好ましい。好ましくは、必要な時に補償器３００へ情報を供給するために、外部メモリ１６０が利用できる。遅延線ＡＤＣ７００は、図１の実施形態において電圧比較器として働くのが好ましい。遅延線ＡＤＣ７００は本用途において好ましい電圧比較器であるが、本発明は、電圧Ｖ_{ｓｅｎｓｅ}１０８とＶ_ｒｅｆ１０６の電圧差を示す信号を生成するために遅延線ＡＤＣ７００を使用することに限定しない。代替の実施形態において、２つの電圧源の間の電圧差を示す信号を供給する、アナログかまたはデジタルのいずれかの、ある範囲のデバイスを制御器１５０で使用することができ、こうしたすべての変形形態が本発明の範囲内に包含されることが意図される。

本実施形態において、変換器２００および制御器１５０は、閉ループフィードバック系１００を形成して、好ましくは、入力電圧１０２の値および負荷電流の範囲にわたって、また、処理および温度変動の範囲にわたって、安定した電圧基準Ｖ_ｒｅｆ１０６（または、基準をスケーリングしたもの）に合うように、出力電圧Ｖ_Ｏ１０４を調整する。本実施形態において、出力電圧１０４は、検知され、Ｖ_ｒｅｆ１０６と比較される。デジタル誤差信号１５２は、補償器３００に送信されるのが好ましい。補償器３００の出力（デジタル制御信号）１５４は、パルス幅変調器４００への入力であり、パルス幅変調器は、次に、スイッチング電力トランジスタ２０２、２０８を制御するための、一定周波数可変デューティ比信号（電力制御信号）１５６を生成するのが好ましい。本制御方式を実装するためのデジタル制御器アーキテクチャの好ましい実施形態を図３に示す。

好ましくは、Ｖ_{ｓｅｎｓｅ}１０８はＶ_Ｏ１０４をスケーリングしたものである。このことを数学的に表現すると、Ｖ_{ｓｅｎｓｅ}＝ＨＶ_Ｏとなる。しかし、本開示では、簡潔にするために、Ｈは１の値を有すると考える。したがって、残りを論ずるために、Ｖ_{ｓｅｎｓｅ}１０８およびＶ_Ｏ１０４は同じ値を有する。好ましくは、Ｖ_Ｏ１０４は、Ａ／Ｄ（アナログ／デジタル）変換器によってサンプリングされた、デジタル誤差信号ｅ（ｎ）１５２が生成される。好ましくは、Ｖ_Ｏ１０４のサンプリングは、スイッチング期間Ｔ_Ｓ当たり１回起こる。ここで、「ｎ」の指標値は現在のスイッチング期間を指す。

一般に言うと、効果的な電圧調整は通常、Ｖ_Ｏ（ｔ）１０４が、Ｖ_ｒｅｆ１０６の規定の範囲内に、すなわち、Ｖ_ｒｅｆ−（ΔＶ_Ｏ）_ｍａｘ／２からＶ_ｒｅｆ＋（ΔＶ_Ｏ）_ｍａｘ／２の範囲にあることを要求する。別の言い方をすると、定常状態の出力電圧１０４は、許容可能な範囲は、Ｖ_Ｏ＝Ｖ_ｒｅｆ±ΔＶ_Ｏ／２である。Ｖ_Ｏ１０４を許容可能な範囲内に維持するために、Ａ／Ｄ特性の最下位ビット（ＬＳＢ）のアナログ等化物は、ΔＶ_Ｏの所望の大きさを超えてはならない。好ましくは、ΔＶ_Ｏおよび（ΔＶ_Ｏ）_ｍａｘについての仕様は、Ｖ_ｒｅｆ１０６−Ｖ_{ｓｅｎｓｅ}１０８に等しいアナログ電圧誤差の大きさを表すのに、ほんの２、３のデジタル値を必要とするようなものである。

図３は、図１のデジタル電圧制御器１５０の動作のブロック図である。図３の実施形態において、誤差信号１５２のデジタル表現は、９つの値、すなわち、−４から＋４（１０進法）までの１つをとる。ＡＤＣ１５８は、Ｖ_Ｏ１０４を正確に調整するために十分に高い分解能を有するのが好ましいが、デジタル誤差信号ｅ（ｎ）１５２を表すのに、ほんの２、３ビットが必要である。好ましい実施形態において、デジタル誤差信号１５２の値は、ルックアップテーブルアドレスとして用いられる。その後、デジタル誤差信号１５２の大きさとデジタル誤差信号１５２の値が指すルックアップテーブルアドレスにある数値エントリの大きさの間に任意の関連が確立される。本明細書の後ろにある表１において、デジタル誤差値と所望の制御信号の大きさの間の好ましい実施形態の相関性が確認される。本明細書において、「デジタル誤差の大きさ」は、測定された電圧間の相違の大きさに対応する値である。好ましくは、デジタル誤差値は、そのデジタル誤差の大きさがそこにあるルックアップテーブルアドレスに対応する。

必要とされる静的なＡ／Ｄ特性を利用し、それ自体で簡単なデジタル実装をもたらす、新規な遅延線ＡＤＣ構成７００が、図７と関連して述べられる。遅延線ＡＤＣ７００は、ＡＤＣ１５８の、唯一利用可能というわけではないが、好ましい実施形態であることが理解されるであろう。

ＡＤＣ１５８の必要条件を緩和する以外に、限られた数のビットを用いて誤差信号１５２を表す能力によって、次の制御器部品、すなわち、補償器３００の実装の単純化が可能になる。好ましくは、補償器３００は、任意選択で、以前のサイクルからの格納された信号の値と共にデジタル誤差信号１５２を用いて、デジタル制御信号１５４を計算する。デジタル制御信号は、好ましい実施形態では、一定周波数信号のデジタル的に表現されたデューティ比である。

補償器３００内での計算は、立証済みのデジタル制御理論に従って確立されることができる。しかし、補償器３００における線形制御則の標準的な実装は、一般に、デジタル加算器（複数可）および／またはデジタル乗算器（複数可）の使用を伴うであろう。こうしたデバイスは、制御器１５０のサイズを増加させ、制御器１５０に対するクロック周波数の必要条件をきつくする傾向がある。デジタル誤差信号１５２を表すのにほんの少数のビットが必要であるという事実を効果的に活用するために、補償器３００の好ましい実施形態は、代わりに、ルックアップテーブル３０２、３０４、および３０６、ならびに、加算器３１８を用いてデューティ比１５４を計算する。好ましくは、現在および以前の、デジタル誤差信号１５２の値は、ルックアップテーブル３０２、３０４、および３０６において、そこから値を取得することができるアドレス（複数可）として役立つ。デジタル誤差信号１５２は、ほんの少数の値をとるのが好ましいため、ルックアップテーブル３０２、３０４、および３０６のエントリの数は、それに対応して少ない。その結果、テーブル３０２、３０４、および３０６の実装には、チップ上で最小の物的財産のみしか必要としない。さらに、デューティ比１５４の計算は、システムクロック１２０の少数のサイクルで行われるのが好ましい。図３で論じたことは、３つのルックアップテーブルおよび１つの加算器を含む実施形態を対象としているが、２つ以上の加算器を使用する場合があること、および、３つ未満か、または４つ以上のルックアップテーブルを使用する場合があることが理解されるであろう。

好ましくは、補償器３００は、ルックアップテーブル３０２、３０４、および３０６のエントリの値を調整することによって、異なる制御アルゴリズムを実行するようにプログラムされることができる。図３の実施形態でサポートされる一制御アルゴリズムは以下のように記載される。

（１）ｄ（ｎ＋１）＝ｄ（ｎ）＋α（ｅ（ｎ））＋β（ｅ（ｎ−１））＋γ（ｅ（ｎ−２））
ここで、α（・）、β（・）、およびγ（・）は、デジタル誤差信号１５２の線形または非線形関数のいずれかであってもよい。しかし、種々の制御アルゴリズムを実装することができる。１つの追加の例は、
（２）ｄ（ｎ＋１）＝ｄ（ｎ）＋ａｅ（ｎ）＋ｂｅ（ｎ−１）＋ｃｅ（ｎ−２）
で記述される。ここで、ａ、ｂ、およびｃは定数であり、基本ＰＩＤ（比例、積分、および微分）制御アルゴリズムに対応する。制御器１５０の設計において、（たとえば、所望の閉ループ帯域幅および適切な位相余裕を達成するために）ａ、ｂ、およびｃが選択されると、積ａ・ｅ、ｂ・ｅ、およびｃ・ｅが、誤差「ｅ」の考えられるすべての値についてあらかじめ計算されるのが好ましく、また、外部メモリ１６０からルックアップテーブル３０２、３０４、および３０６内にプログラムされるのが好ましい。外部メモリ１６０を用いる代替法として、ルックアップテーブル３０２、３０４、および３０６が、設計時にチップ上で事前にプログラムされ、かつ実配線されるか、または、実行時に、適当なインタフェースを介して他のシステム部品からプログラムされる場合がある。したがって、外部メモリ１６０は、ルックアップテーブル３０２、３０４、および３０６にデータを供給するための有益な１つの手法であるが、上述した代替手法が利用できる。

補償器３００のプログラム可能性によって、同じ制御器１５０のハードウェアが、ハードウェアを変更することによってではなく、ルックアップテーブル３０２、３０４、および３０６へのデータエントリを修正することによって、異なる電力段構成および異なる電力段パラメータについて用いられることが可能になるのが好ましい。さらに、補償器３００は、手間がかかり、時間がかかり、不便な精密アナログ部品の交換を必要とすることなく、種々の非線形制御アルゴリズムについての実験を可能にするのが好ましい。

図４は、図１のデジタル電圧制御器に含まれるパルス幅変調器４００のブロック図である。図５は、図４のパルス幅変調器の種々の信号波形の値をプロットしたものである。パルス幅変調器（ＰＷＭ）４００（好ましくは、ハイブリッドデジタルＰＷＭ）は、制御器アーキテクチャを完全なものにするのが好ましい。ＰＷＭ４００は、デューティ比１５４から周期的波形ｃ（ｔ）１５６を生成するのが好ましく、周期的波形によって、電力変換器２００のトランジスタスイッチ２０２および２０８を制御するのが好ましい。好ましくは、ＰＷＭ４００は、狭い規定の範囲内での高スイッチング周波数動作およびＶｏ１０４の制御を達成するのに効果的に使用されることができる。

ＰＷＭ４００は、電圧調整器１００のＤ／Ａ変換器（ＤＡＣ）として動作するのが好ましい。一般に、ＰＷＭ４００の分解能は、利用可能な出力電圧値１０４の値のセットを決める。ＰＷＭ４００の分解能が十分に高くない場合、Ｖｏ１０４の値の好ましくないリミットサイクル発振が起こる可能性がある。達成可能な出力電圧１０４がどれも、Ｖ_ｒｅｆ１０６を中心としてΔＶ_Ｏの範囲内に入らない場合、デューティ比１５４は一般に、２つ以上の値の間で発振する。このリミットサイクル動作の回避は、デューティ比１５４の最下位ビットに対応する出力電圧増分がΔＶ_Ｏより小さくなることを確保することによって達成されることができる。この条件は、異なる変換器構成についての定常状態の入出力電圧の関数として評価されている。

高分解能で、高周波数のデジタルパルス幅変調器（ＤＰＷＭ）は、高速クロックカウンタおよびデジタル比較器を用いて構成されることができる。スイッチング周波数ｆ_ｓでｎビット分解能を達成するために、所望のクロック周波数は２^ｎｆ_ｓである。この所望のクロック周波数は一般に、より厳しいタイミング制約および電力消費の増加につながる。たとえば、ｆ_ｓ＝１ＭＨｚのスイッチング周波数での８ビット分解能は、２５６ＭＨｚのクロック周波数を必要とするであろう。高い時間分解能および低い電力消費は、スイッチング周波数で動作するリング発振器と同様のタップ付き遅延線方式を用いて、達成することができる。しかし、この実施態様（ｉｍｐｌｅｍｅｎｔａｔｉｏｎ）は、大面積デジタルマルチプレクサを必要とする。好ましい実施形態で用いるために選択されたＰＷＭアーキテクチャは、ハイブリッド遅延線／カウンタ手法による。この手法において、ｎビット分解能は、ｎ_ｃビットカウンタ（ここで、ｎ_ｃ＜ｎ）を用いて達成される。ここで、分解能の残りのｎ_ｄ＝ｎ−ｎ_ｃビットは、タップ付き遅延線から得られる。

図４の実施形態は、２ビットカウンタ（ｎ_ｃ＝２）４０６、ならびに、遅延セルとして動作するフリップフロップ４１６、４１８、４２０、および４２２を含む４セルリング発振器（ｎ_ｄ＝２、２^ｎ _ｄ＝４）を用いて、４ビット（ｎ＝４）分解能が得られるＰＷＭ４００である。好ましくは、スイッチングサイクルの始めで、出力ＳＲフリップフロップ４１０がセットされ（ｓｅｔ）、ＰＷＭ４００の出力パルスｃ（ｔ）１５６がハイになる。好ましくは、パルスは、２^ｎｃｆ_ｓ＝４ｆ_ｓの周波数で発振器４０２を伝播し、そのパルスは、カウンタ４０６用のクロックパルスの役をする。スイッチング周期は、２^ｎ _ｄ２^ｎ _ｃ＝１６スロットに分割されるのが好ましい。好ましくは、カウンタ４０６の出力がデジタル入力１５４のｎ_ｃ４５２の最上位ビットに一致し、かつ、パルスが、デジタル入力１５４のｎ_ｄ４５０の最下位ビットによって選択されたタップに達すると、出力フリップフロップ４１０はリセットされ、出力パルスはローに下がる。

ｎ_ｃ４５２およびｎ_ｄ４５４の広範囲のビットを含む、任意の数のビットｎ４５０を使用した分解能を使用してもよいことが理解されるであろう。好ましくは、出力パルス１５６（電力命令信号）がその間オンである「パルスオン」期間は、デジタル入力１５４の値に対応する。この「パルスオン」期間は、デジタル入力１５４によって表されるデューティ比とスイッチング期間（ｆ_ｓの逆数、スイッチング周期）の積であるのが好ましい。カウンタおよび比較器のみを用いて高分解能を有するパルスオン期間を正確に確立させるのに必要なクロック周波数が非常に高くなるのを回避するために、パルスオン期間は、２つの分離したパルスオン成分を個別に確立させることによって、生ずるのが好ましい。所与のスイッチング期間について、出力信号１５６についてのパルスオン期間の第１および第２成分を確定することによって、出力信号１５６についてのデューティ比の第１および第２成分が効率的に確定される。

好ましい実施形態において、パルスオン期間の第１の成分、すなわち第１の部分は、デジタル入力１５４の最高位に配列された（ｈｉｇｈｅｓｔ ｏｒｄｅｒｅｄ）ビットの選択ｎ_ｃ４５２を用いて確立するのが好ましい。カウンタ４０６は、クロック周波数１２０で、「２」をｎ_ｃ４５２で累乗したものに等しい値までカウントするのが好ましい。パルスオン期間の第２の成分、すなわち第２の部分は、デジタル入力１５４の元のｎ４５０ビットの最低位に配列された（ｌｏｗｅｓｔ ｏｒｄｅｒｅｄ）ビットの選択ｎ_ｄ４５４を用いて確立するのが好ましい。パルスオン期間の第２の成分は、指定された数のフリップフロップを有する遅延線４０２を用いて確立するのが好ましい。用いるフリップフロップの数は、２をｎ_ｄ４５４で累乗したものに等しいのが好ましい。好ましくは、ｎ_ｄ４５４ビットの配列のデジタル値の大きさは、パルスオン期間の第２成分を形成するフリップフロップ遅延の数を決める。このハイブリッド（カウンタと遅延線の組み合わせ）手法は、出力信号ｃ（ｔ）１５６がその間ハイである、結果として得られるパルスオン期間に対する高精度をやはり維持しながら、カウンタ４０６についての著しく高い周波数に対する必要を回避するのが好ましい。

図５の例示的な波形において、出力パルスのデューティ比は１１／１６である。図４のリング発振器４０２の基本遅延セルは、単一リセット可能フリップフロップからなる。好ましくは、セル４１６、４１８、４２０、および４２２のそれぞれの遅延およびリング４０２のセルの数がスイッチング周波数ｆ_ｓを決める。スイッチング周波数を調整するために、セルの出力と後続のセルへの入力の間に追加の遅延要素を挿入することによって、セル４１６、４１８、４２０、および４２２のうちの任意のセルを修正することができる。追加の遅延要素は、スイッチング周波数の調整すなわち外部クロックとの同期が望まれる場合、標準論理ゲートか、または、調整可能遅延を有するゲートであることができる。

図４に示す自己発振ＤＰＷＭ（デジタルパルス幅変調器）の実施形態は、簡単なＨＤＬによる記述、一周期中の偶数の時間スロット、命令によって発振の停止および再始動できること（リングを通る信号の伝播をゲート制御することによる）、および比較的小さなサイズを含む、いくつかの望ましい特性を有する。実験用のプロトタイプチップが設計され、そのチップでは、ＤＰＷＭは、３ビットカウンタ（ｎ_ｃ＝３）および３２セルの長いリング（ｎ_ｄ＝５）を用いて８ビット分解能（ｎ＝８）を有していた。ＰＷＭ４００は、ｆ_ｓ＝１ＭＨｚのスイッチング周波数で動作するのが好ましい。リングは２^ｎｃｆ_ｓ＝８ＭＨｚで発振するのが好ましい。この８ＭＨｚ信号は、全チップに対するシステムクロックとして用いられるのが好ましい。図６に示すＰＷＭ４００についての実験結果は、出力パルスの測定されたデューティ比を８ビットデジタル入力１５４の関数として示す。最小（３．１％）デューティ比および最大（９７．３％）デューティ比は、設計段階で確立されるのが好ましい。

一般に、静的および動的な出力電圧調整能力は、使用されるＡ／Ｄ変換器の特性によって決まる。従来の高速、高分解能Ａ／Ｄ変換器は、電力およびチップ面積を消費し、精密アナログ部品を必要とする。また、スイッチング電源において、検知されたアナログ電圧信号がスイッチング電力変換器によって供給される。この信号は一般に、多くのスイッチング雑音を有しており、スイッチング雑音は、基本フラッシュ構成などの多くの従来のＡ／Ｄ変換器にとって問題になる可能性がある。したがって、本発明者等は、図７に関連して以下で述べる代替のＡＤＣの実施形態を探した。

図７は、図１の電圧制御器１５０の一部を形成するのが好ましい遅延線ＡＤＣ７００のブロック図である。図８は、図７の遅延線ＡＤＣ７００に含まれる遅延セル７１０、７１２、７１４、７１６、および７１８に対応する遅延セルＡＤＣ８００の略図である。遅延線ＡＤＣ７００の図７の実施形態のタイミング波形の実施形態が図９に示される。この開示において、「遅延セル８００」という名称は、一般に遅延セルを指す時に用いられるであろう。特定の遅延セルが指示されるところでは、その遅延セルを指定する参照数字が使用されるであろう。好ましくは、各遅延セル８００は入力８０４、出力８１０、およびリセット入力Ｒ８１２を有する。好ましくは、リセット入力８１２がアクティブハイである時、セル出力８１０は、ゼロにリセットされる。好ましい実施形態において、（好ましくは、論理ゲートを備える）遅延セル８００のアレイ７４０は、検知されたアナログ電圧１０８を受け取る。したがって、アレイ７４０の各セルについて、Ｖ_{ｓｅｎｓｅ}１０８＝Ｖ_ＤＤである。

遅延線ＡＤＣ７００変換器の好ましい実施形態は、ゲート供給電圧が減る場合、ＣＭＯＳ型（相補型金属酸化物半導体）論理ゲートの伝播遅延が増加するという原理による。第１の配列に対して（ｔｏ ｔｈｅ ｆｉｒｓｔ ｏｒｄｅｒ）、電源Ｖ_ＤＤの関数として、ＣＭＯＳ論理ゲートを通る信号の伝播遅延ｔ_ｄは、

によって与えられる。ここで、Ｖ_ｔｈはＣＭＯＳデバイスのしきい値電圧であり、Ｋは、デバイス／処理パラメータおよびゲートの容量性負荷によって決まる定数である。明確に、Ｖ_ＤＤが増加すると伝播遅延が短くなる。しきい値Ｖ_ｔｈより大きい電源の場合、遅延はほぼＶ_ＤＤに逆比例する。

変換を実行するために、スイッチングサイクルの始めに、試験信号７０４がセルアレイ７４０を通して伝播させられる。一定の変換時間間隔（図９の例の波形においては（６／８）Ｔ_ｓに等しいのが好ましい）後に、タップｔ_１７２８からｔ_８７３６は、「サンプル」信号７３８によってサンプリングされるのが好ましく、「サンプル」信号は、Ｄタイプフリップフロップ７２０、７２２、７２４、および７２６の系列７５０に対するクロックパルスであるのが好ましい。フリップフロップの出力ｑ_１７５２からｑ_８７５８の結果は、デジタル符号化器７３０に伝達されて、デジタル誤差信号１５２が生成されるのが好ましい。好ましくは、次の変換サイクルの準備をするために、スイッチングサイクルの最後の部分を用いて、遅延線７００のすべてのセルがリセットされる。

Ｖ_{ｓｅｎｓｅ}１０８が増加するにつれて、セル遅延ｔ_ｄが減少し、試験パルス７０４がセルアレイ７４０内をさらに先に伝播する。逆に、Ｖ_{ｓｅｎｓｅ}１０８が減少するにつれて、セル遅延ｔ_ｄが増加し、試験パルス７０４がセルアレイ７４０内の少数のセル８００にしか伝播しなくなる。サンプリングされたタップ出力（ｑ_１〜ｑ_８）は、「温度計」デジタル符号におけるＡ／Ｄ変換結果を与える。たとえば、図９の波形９００が示す場合について、試験パルスは、タップｔ_１からｔ_６まで伝播するが、タップｔ_７およびｔ_８には伝播しないため、フリップフロップのデジタル出力（ｑ_１、ｑ_２、、ｑ_８）の配列７７０は、１１１１１１００に等しい。

理想的には、Ｖ_{ｓｅｎｓｅ}１０８がＶ_ｒｅｆ１０６に等しく、試験パルス７０４がタップ付き遅延セルの第１の半分７６０に伝播する。図７の実施形態において、このゼロ誤差の場合は、（ｑ_１、ｑ_２、ｑ_３、ｑ_４、ｑ_５、ｑ_６、ｑ_７、ｑ_８）＝１１１１００００に等しいフリップフロップ出力に対応する。好ましくは、符号化器１５２は、フリップフロップ出力７７０の配列をより役に立つ形態に符号化したデジタル情報に変換する。好ましい実施形態において、このより役に立つ形態はデジタル誤差信号１５２である。

好ましい実施形態において、デジタル誤差信号１５２は、Ｖ_{ｓｅｎｓｅ}１０８とＶ_ｒｅｆ１０６の差、すなわち誤差を示す値を供給する。電源の所望の定常状態の動作は、デジタル誤差信号１５２のゼロの値に対応する。好ましくは、符号化器７３０は、その大きさが、Ｖ_{ｓｅｎｓｅ}１０８とＶ_ｒｅｆ１０６のアナログ電圧の差に比例するデジタル値を有するデジタル誤差信号１５２を供給する。表１および以下の議論が符号化器７３０を更に詳しく述べる。「デジタル誤差の大きさ」は、本開示において先に論じられた。用語の一貫性のために、「デジタル誤差の大きさ」という用語が表１に含まれる。しかし、表のエントリは便宜上１０進形態で表される。

図１４は、図７の遅延線ＡＤＣ７００に含まれる変換器７３０の機能のブロック図である。好ましい実施形態において、符号化器７３０は、入力として、遅延線ＡＤＣ７００の温度計符号７７２を受け取り、符号化されたデジタル出力１５２を出力する。温度計符号７７２は、フリップフロップ出力の配列７７０に含まれるデジタル値の配列である。温度計符号は、識別ベクトル７７６およびオーバフロー指示器７７８を符号化器７８４に供給する識別器ブロック７７４に送られるのが好ましい。その後、符号化器ブロックはデジタル出力１５２を供給する。

表１の第２および第３列は、符号化器７３０に対する入出力を指定する。これは、１つの符号化方式から別の符号化方式への簡単な２値変換（ｔｒａｎｓｆｏｒｍａｔｉｏｎ）であるため、符号化器は、行動（ｂｅｈａｖｉｏｒａｌ）ＨＤＬおよび合成技法を用いて実装されることができる。しかし、他の変換メカニズムを使用することができる。表１のデータは例示であることが理解されるであろう。Ｖｓｅｎｓｅの異なる電圧範囲は、表１の１つまたは複数のエントリについての列２および列３のデジタル値と関連する可能性がある。

遅延線ＡＤＣ７００の好ましい実施形態において、遅延線アレイ７４０の長さは、アナログ／デジタル変換特性がそこを中心とする基準電圧値を確定するのが効果的である。セル８００の数および各セル８００の遅延が、遅延線ＡＤＣ７００の範囲（ΔＶ_Ｏ）_ｍａｘおよび有効ＬＳＢ電圧分解能を確定するのが好ましい。実験上のプロトタイプチップにおいて、遅延線の長さおよびセル遅延は、値、Ｖ_ｒｅｆ≒２．５Ｖ、ΔＶ_Ｏ≒４０ｍＶを有するように（シミュレーションによって）設計された。それぞれが関連するタップを有する８個のセル８００は、Ａ／Ｄ電圧変換範囲（ΔＶ_Ｏ）_ｍａｘ＝（８＋１）ΔＶ_Ｏ≒３６０ｍＶを供給する。

好ましい遅延線ＡＤＣ７００のいくつかの利点は、その基本構成が、任意の精密アナログ部品を必要とせず、また、標準的なデジタル論理ゲートを用いて実装されることができることである。したがって、遅延線ＡＤＣ７００は、十分に基準化されており、ＨＤＬ記述によることができる。遅延線ＡＤＣ７００を用いると、高スイッチング周波数（数百ＫＨｚ〜数ＭＨｚの範囲内）でのサンプリングは、最新のサブミクロンＣＭＯＳ処理を用いて作られた集積回路を用いて容易に達成されることができる。さらに、遅延線ＡＤＣ７００の好ましい実施形態は、固有（ｂｕｉｌｔ−ｉｎ）雑音イミュニティ（ｎｏｉｓｅ ｉｍｍｕｎｉｔｙ）を有し、その雑音イミュニティは、サンプリングが、入力アナログ信号Ｖ_{ｓｅｎｓｅ}１０８がその間で効率よく平均化されるスイッチング期間の大部分にわたって延びる可能性があるということから生じる。したがって、デジタル出力１５２は、電力変換器２００の出力電圧１０４における鋭い雑音スパイクによって影響されないことが好ましい。

プロトタイプ版遅延線ＡＤＣ７００について測定した変換特性１０００が図１０に示される。特性（プロット）１０００の陰影付き部分は、デジタル出力コード１５２が２つの連続した値のうちの１つをとる電圧を指示する。特性１０００は、ある程度の非線形性を示すが、単調である。また、符号「ビン」の幅は、所望のΔＶ_Ｏ値にほぼ等しい。電圧調整器の用途において、Ａ／Ｄの欠陥（符号フリッピングおよび非線形性）は、閉ループ動作にほとんど影響を与えない。定常状態の動作中、出力電圧１０４は、デジタル誤差信号１５２のゼロの値に対応する電圧に収斂するのが好ましい。１０個のプロトタイプチップのセットについて、本発明者等は、ゼロ誤差ビン幅（ｚｅｒｏ−ｅｒｒｏｒ ｂｉｎ ｗｉｄｔｈ）の平均が３．６ｍＶの標準偏差で５３ｍＶに等しいことを見出した。測定された基準電圧は、Ｖ_ｒｅｆ＝２．７Ｖであったが、遅延線ＡＤＣ７００の測定された電流消費は約１０μＡであった。

基本遅延線ＡＤＣ７００は、遅延線７００の長さによって、また、各遅延セル８００の遅延対電圧特性によって間接的に決まる基準電圧Ｖ_ｒｅｆ１０６を結果的に生じる。実際に、処理および温度変動のために、基本遅延線Ａ／Ｄ構成によって得られる基準値は、精密に制御するのが難しい。有効Ｖ_ｒｅｆ１０６の変動によって、調整された出力電圧１０４の変動が引き起こされ、この変動によって、調整器１００が最適に及ばないで実行される場合がある。したがって、遅延線ＡＤＣ７００は、動作する電圧調整器１００に実装される以前に較正されるのが好ましい。別の言い方をすれば、遅延線ＡＤＣ７００の遅延の程度は、既知の電圧値と相関するのが好ましい。この確立された相関性は、制御器１５０の後の動作の間に使用されて、遅延セルアレイ７４０に沿った、試験パルス７０４の信号伝播遅延の程度を確実に特定の電圧に関連付けることが好ましい。

図１１は、図７の遅延線ＡＤＣ７００についての好ましいデジタル較正方式１１００のブロック図であり、図１２は、図１１の較正方式１１００のタイミング波形のプロットである。好ましい較正手法は、好ましくは標準的なバンドギャップ技法を用いて生成された、安定した精密な較正基準電圧１１０２を遅延線ＡＤＣ７００の入力７８２に印加すること、および、実際のアナログ入力電圧Ｖ_{ｓｅｎｓｅ}１０６が印加される時に得られるデジタル出力１５２の値からの変換結果をデジタル的に減算することを含む。較正基準電圧１１０２は、そうである必要があるわけではないが、図１、図３、および図７に関連して論じた基準電圧１０６と同じであってよい。

好ましい実施形態において、２つの変換がそれぞれのスイッチング期間内に実行される。スイッチング期間の２分の１において、較正基準電圧Ｖ_ｒｅｆ１１０２は、遅延線ＡＤＣ７００に印加されるのが好ましい。基準変換の結果ｅ_ｒｅｆ１１０８は理想的には０であるが、実際の値は、処理および温度の変動のために有限の大きさを有する可能性がある。基準変換誤差値ｅ_ｒｅｆ１１０８はレジスタ１１０６に格納されるのが好ましい。期間の第２の部分において、Ｖ_{ｓｅｎｓｅ}１０８は、遅延線ＡＤＣ７００に印加されるのが好ましい。好ましくは、遅延線ＡＤＣ２００は、図７と関連して述べた、Ｖ_{ｓｅｎｓｅ}１０８のアナログ電圧値に対応する未較正デジタル出力１５２を供給する。その後、未較正出力１５２は、ｅ_ｒｅｆ１１０８から減算されて、較正されたデジタル出力１１５２が得られるのが好ましい。較正が使用される好ましい実施形態において、較正されたデジタル出力１１５２は、未較正デジタル出力１５２の代わりに用いられ、それによって、出力電圧Ｖ_Ｏ１０４の補正に対してより高い精度が与えられる。本明細書において、「較正されたデジタル出力」、「補正されたデジタル出力」、「較正されたデジタル誤差信号」、および「補正されたデジタル誤差信号」という用語は交換可能に用いられる。

基準変換誤差値１１０８の生成は、必要というわけではないが、それぞれのスイッチング期間において行われることができる。基準変換の適切な周波数は、特定の電圧制御器１５０の特性に基づいて選択されることができる。別に、限定はしないが遅延ロックループ（ＤＬＬ）原理に基づく方式を含む、他の較正方式を本発明と共に実装することができる。

本明細書で述べる制御器１５０は、標準的な０．５μ（ミクロン）ＣＭＯＳプロセスで設計され実装された。チップ設計はＨＤＬを用いて記述された。合成およびタイミング検証ツールを用いて、設計を標準的なセルゲートに縮小した。遅延線ＡＤＣ７００の好ましい実施形態は、０．２ｍｍ^２（平方ミリメートル）未満を占める。制御器１５０についての全有効チップ面積は１ｍｍ^２未満であるのが好ましい。

好ましい実施形態において、補償器３００は、（ｅ（ｎ）、ｅ（ｎ−１）、およびｅ（ｎ−２）について）３つのテーブルを含む。好ましくは、遅延線ＡＤＣ７００によって生成されたデジタル誤差信号１５２は、９つの考えられる値を有する可能性がある。好ましい実施形態において、ルックアップテーブル３０２、３０４、および３０６からの出力はそれぞれ、８ビット、９ビット、および８ビットを有する。したがって、オンチップメモリの全格納容量は２３４ビットであるのが好ましい。しかし、代替の実施形態において、補償器３００のテーブルの数、ルックアップテーブルのビット数、デジタル誤差信号１５２の考えられる値の数、およびオンチップメモリの格納容量の全ビット数は、上述した好ましい実施形態で開示したこれらの項目の数より少ないか、または多い場合があることが理解されるであろう。

好ましい実施形態において、テーブルエントリのビット長は、誤差信号１５２の値の範囲（±４）によって、また、所望の精度の極ゼロの配置によって決まる。加算器３１８は、１０ビットの符号付き値を生成するのが好ましく、１０ビット符号付き値は、符号ビットを排除することによって、また、最下位ビットを切り捨てることによって、８ビットデューティ比信号１５４に縮小されるのが好ましい。

好ましい実施形態の閉ループ動作を示すために、制御器チップが、図１に示す同期降圧型変換器と共に用いられた。入力電圧Ｖ_ｇ１０２は４Ｖと６Ｖの間に設定され、出力電圧１０４はＶ_Ｏ＝２．７Ｖに調整され、負荷電流は０Ａと２Ａの間に設定され、スイッチング周波数は１ＭＨｚに設定された。用いられたフィルタ部品は、Ｌ２１０＝１μＨ（マイクロヘンリ）およびＣ２１２＝１００μＦ（マイクロファラド）の値を有した。変換器２００の標準的な平均化モデルに基づいて、補償器３００は、極ゼロマッチング法を用いて設計されて、約５０ＫＨｚのループクロスオーバ周波数および約５０°の位相余裕が達成された。変換器２００が電源投入されると、変換器は、外部メモリ１６０からテーブルエントリを補償器３００にロードし、次に、出力電圧１０４をサンプリングし、パルス状波形ｃ（ｔ）１５６を生成することを始める。

図２は、図１の調整器１００について得られる出力電圧１０４および出力電流の過渡応答のプロットである。実験での５０％〜１００％負荷の過渡波形が図２に示される。好ましい実施形態において、Ｖ_Ｏ１０４は、（ΔＶ_Ｏ）_ｍａｘの範囲２０２内のままである。図１３Ａは、図１の電圧制御器１００についての負荷電流に対する測定された負荷電圧１０４のプロットである。図１３Ｂは、図１の電圧制御器１００についての電源１０２に対する測定された負荷電圧１０４のプロットである。

新規なデジタル電圧制御器を述べてきた。図面で示し、本明細書内で述べられた特定の実施形態は、例を目的としており、添付特許請求項で述べられるであろう本発明を限定するものと解釈されてはならないことが理解されるべきである。さらに、当業者が、本発明の概念から逸脱せずに、述べられた特定の実施形態を数多く使用することおよび数多くの変更を行うことができることは明らかである。詳述された方法は、多くの例において、異なる順序で実行されることができること、または、等価な構造および処理が、述べられた種々の構造および処理と置き換えられることができることもまた明らかである。したがって、本発明は、本明細書で述べた本発明の中に存在する、かつ／または、本発明が所有するそれぞれのおよびすべての特徴ならびに特徴の新規な組み合わせを包含するものと解釈されるべきである。

本発明の好ましい実施形態によるデジタル電圧制御器を含む電圧調整器のブロック図である。 図１の調整器を用いて得られる出力電圧および出力電流の過渡応答のプロットである。 図１のデジタル電圧制御器の動作のブロック図である。 図１のデジタル電圧制御器に含まれるパルス幅変調器のブロック図である。 図４のパルス幅変調器の信号波形の値のプロットである。 図４のパルス幅変調器についての、デジタル入力の関数としてのデューティ比出力のプロットである。 図１の電圧制御器に含まれる遅延線ＡＤＣのブロック図である。 図７の遅延線に含まれる遅延セルに対応する遅延セルＡＤＣの略図である。 図７の遅延線ＡＤＣのタップ信号についてのタイミング波形のプロットである。 図７の遅延線ＡＤＣの変換特性のプロットである。 図７の遅延線ＡＤＣについての好ましいデジタル較正方式のブロック図である。 図１１の較正方式のタイミング波形のプロットである。 図１３Ａは、図１の電圧調整器についての負荷電流に対する測定された負荷電圧調整のプロットである。

図１３Ｂは、図１の電圧調整器についての電源に対する測定された負荷電圧調整のプロットである。
図７の遅延線ＡＤＣ７００に含まれる符号化器７３０の機能のブロック図である。

Claims (51)

1. 電圧制御器（１５０）であって、
   変換器出力電圧（１０４）を基準電圧（１０６）と比較し、前記比較電圧間の差を示すデジタル誤差信号（１５２）を生成するように動作する比較器（７００）と、
   ルックアップテーブルを含んでおり、前記生成されたデジタル誤差信号に基づいてデジタル制御信号（１５４）を確定するための補償器（３００）と、
   前記確定されたデジタル制御信号に応答して電源制御信号（１５６）を供給するように動作する変調器（４００）とを備える電圧制御器。
2. 受動電子部品を含まない請求項１に記載の制御器。
3. 前記比較器は完全にデジタル論理ゲートを用いて実施される請求項１に記載の制御器。
4. 制御器内のすべてのエネルギー蓄積部品はデジタル論理ゲートである請求項１に記載の制御器。
5. 前記比較器は遅延線アナログ／デジタル変換器（ＡＤＣ）（７００）である請求項１に記載の制御器。
6. 前記遅延線ＡＤＣは遅延セルアレイ（７４０）を備える請求項５に記載の制御器。
7. 前記遅延線ＡＤＣは、前記比較された電圧間の前記差を示す温度計符号出力（７７２）を供給するように動作する請求項５に記載の制御器。
8. 前記遅延線ＡＤＣを通る試験信号伝播の程度は前記温度計符号を確立する請求項７に記載の制御器。
9. 前記遅延線ＡＤＣは、前記温度計符号を前記デジタル誤差信号に変換するように動作する符号化器（７３０）を備える請求項７に記載の制御器。
10. 前記補償器は、複数のルックアップテーブル（３０２）、（３０４）、（３０６）を備え、ルックアップテーブルはそれぞれエントリを含む請求項１に記載の制御器。
11. 前記エントリのそれぞれは、選択された係数と、前記生成されたデジタル誤差信号に対応するデジタル誤差の大きさの積である請求項１０に記載の制御器。
12. 前記エントリのうちの１つのエントリは、第１係数と現在のデジタル誤差の大きさの積である請求項１０に記載の制御器。
13. 前記エントリのうちの１つのエントリは、第２係数と以前のデジタル誤差の大きさの積である請求項１０に記載の制御器。
14. 前記ルックアップテ−ブルは、ＰＩＤ（比例、積分、および微分）制御アルゴリズムを実施するのに有効な情報を含む請求項１に記載の制御器。
15. 前記補償器は、デジタル誤差の大きさと前記デジタル誤差の大きさの係数の複数の積を合計するように動作する請求項１に記載の制御器。
16. 前記変調器はデジタルパルス幅変調器である請求項１に記載の制御器。
17. 前記変調器は、前記電源制御信号についてパルスオン期間の第１成分を確定するように動作するカウンタ（４０６）を備える請求項１に記載の制御器。
18. 前記変調器は、前記電源制御信号についてパルスオン期間の第２成分を確定するように動作する遅延線（４０２）を備える請求項１に記載の制御器。
19. 前記変調器は、
    前記電源制御信号についてパルスオン期間の第１成分を確定するように動作するカウンタと、
    前記電源制御信号についてパルスオン期間の第２成分を確定するように動作する遅延線を備える請求項１に記載の制御器。
20. アナログ／デジタル変換器（ＡＤＣ）（７００）であって、
    遅延セルのアレイ（７４０）と、
    電力を前記セルそれぞれに供給する入力電圧（１０８）と、
    前記遅延セルアレイに結合した信号タップアレイ（７８０）とを備えるアナログ／デジタル変換器（ＡＤＣ）。
21. 前記遅延セルはデジタル論理ゲートである請求項２０に記載のＡＤＣ。
22. 受動アナログ部品を含まない請求項２０に記載のＡＤＣ。
23. 前記遅延セルアレイを通る試験信号の伝播速度は、前記入力電圧の大きさにほぼ比例する請求項２０に記載のＡＤＣ。
24. 前記信号タップアレイは、前記遅延セルそれぞれに結合した信号タップ（７２８）を備える請求項２３に記載のＡＤＣ。
25. 前記信号タップのステータスは、前記遅延セルアレイを通る前記信号の伝播速度を示す請求項２４に記載のＡＤＣ。
26. 温度計符号（７７２）を前記信号タップアレイからデジタル誤差信号に変換する符号化器をさらに備える請求項２０に記載のＡＤＣ。
27. コンデンサを含まないか、または誘導子を含まない請求項２０に記載のＡＤＣ。
28. コンデンサを含まないか、誘導子を含まないか、または抵抗を含まない請求項２０に記載のＡＤＣ。
29. 電圧制御器（１５０）であって、
    デジタル誤差信号（１５２）を供給するように動作する電圧比較器（７００）と、
    前記供給された誤差信号に基づいてデジタル制御信号を確定するように動作する補償器（３００）と、
    前記確定されたデジタル制御信号に応答して電源制御信号を供給するように動作する変調器（４００）とを備え、前記比較器、前記補償器、および前記変調器は、完全にデジタル論理ゲートを用いて実施される電圧制御器。
30. 前記デジタル論理ゲートのすべては標準ライブラリセルに対応する請求項２９に記載の電圧制御器。
31. 前記デジタル論理ゲートのすべては、ＨＤＬ（ｈａｒｄｗａｒｅ ｄｅｓｃｒｉｐｔｉｏｎ ｌａｎｇｕａｇｅ）に適合している請求項２９に記載の電圧制御器。
32. 受動電子部品を含まない請求項２９に記載の電圧制御器。
33. アナログエネルギー蓄積部品を含まない請求項２９に記載の電圧制御器。
34. コンデンサを含まないか、誘導子を含まないか、または抵抗を含まない請求項２９に記載の電圧制御器。
35. 電圧を制御する方法であって、
    変換器出力電圧を基準電圧と比較するステップ（７００）と、
    前記比較の結果を示すデジタル誤差信号を生成するステップと、
    前記生成された誤差信号を示す電源制御信号（１５６）を供給するステップとを含み、前記比較するステップ、前記生成するステップ、および前記供給するステップは、完全にデジタル論理ゲートを用いて実行される方法。
36. 前記比較するステップは、前記変換器出力電圧を用いて複数の遅延セルのアレイ（７４０）に電源供給するステップを含む請求項３５に記載の方法。
37. 前記比較するステップは、遅延セルのアレイを通る試験信号伝播の程度を測定するステップを含み、前記遅延セルは前記変換器出力電圧によって電源供給される請求項３５に記載の方法。
38. 前記供給するステップは、制御アルゴリズムに従って前記生成された誤差信号からデジタル制御信号を確定するステップを含む請求項３５に記載の方法。
39. 前記確定するステップは、前記生成された誤差信号の値に基づいてルックアップテーブルエントリを選択するステップを含む請求項３８に記載の方法。
40. 前記供給するステップは、制御アルゴリズムに従って前記生成された誤差信号からデューティ比を確定するステップを含む請求項３５に記載の方法。
41. 電圧を制御する方法（１５０）であって、
    調整器出力電圧（１０４）を受け取るステップと、
    遅延線アナログ／デジタル変換器（ＡＤＣ）（７００）を使用して、前記受け取った出力電圧をデジタル誤差信号（１５２）に変換するステップと、
    前記デジタル誤差信号に基づいて前記調整器出力電圧を調整するステップとを含む方法。
42. 前記変換するステップは、
    前記受け取った変換器出力電圧（１０４）を用いて遅延セルアレイ（７４０）に電源供給するステップと、
    前記電源供給された遅延セルアレイを通る試験信号の伝播速度を測定するステップと、
    前記測定された試験信号を示す前記デジタル誤差信号を生成するステップとを含む請求項４１に記載の方法。
43. 前記変換するステップは前記遅延線ＡＤＣを較正するステップをさらに含む請求項４２に記載の方法。
44. 前記較正するステップは、
    前記遅延線ＡＤＣを使用して、基準電圧を基準変換誤差値に変換するステップと、
    前記基準変換誤差値を前記デジタル誤差信号に加算するステップ（１１１４）であって、それによって、補正されたデジタル誤差信号（１１５２）を供給する、加算するステップとを含む請求項４３に記載の方法。
45. 前記較正するステップは、
    基準電圧（１０６）を用いて、前記遅延セルアレイに電源供給するステップと、
    前記基準電圧で電源供給された遅延セルアレイを通る試験信号の伝播速度を測定するステップと、
    前記測定された試験信号伝播速度を示す基準変換誤差値（１１０８）を生成するステップと、
    前記基準変換誤差値を前記生成されたデジタル誤差信号に加算するステップ（１１１４）とを含む請求項４３に記載の方法。
46. 前記調整するステップは、制御アルゴリズムに従って、前記生成されたデジタル誤差信号に基づいてデジタル制御信号を確定するステップを含む請求項４１に記載の方法。
47. 電圧制御器（１５０）であって、
    変換器出力電圧源（１０４）と、
    前記出力電圧に応答して、前記出力電圧と以前に格納された基準電圧の差を示すデジタル誤差信号（１５２）を生成するようにする遅延線アナログ／デジタル変換器（ＡＤＣ）（７００）と、
    前記デジタル誤差信号に応答して、デジタル制御信号を生成するようにするデジタル電子計算器（３００）と、
    前記生成されたデジタル制御信号に応答して、電源制御信号に対するパルスオン期間を生成するようにするパルス幅変調器（４００）とを備える電圧制御器。
48. 前記遅延線ＡＤＣは、能動基準電圧源と前記以前に格納された基準電圧の間の比較に応答して、基準変換誤差値を生成するようにする請求項４７に記載の電圧制御器。
49. 前記遅延線ＡＤＣは、前記基準変換誤差値を格納するレジスタ（１１０６）を備える請求項４８に記載の電圧制御器。
50. 前記遅延線ＡＤＣは、前記デジタル誤差信号および前記基準変換誤差値に応答して、前記デジタル誤差信号および前記基準変換誤差値の合計値を生成するようにする電圧比較回路（１１１４）を備える請求項４９に記載の電圧制御器。
51. 前記パルス幅変調器は、
    前記デジタル制御信号の第１選択ビットに応答して、前記パルスオン期間の第１成分を生成するようにするカウンタ（４０６）と、
    前記デジタル制御信号の第２選択ビットに応答して、前記パルスオン期間の第２成分を生成するようにする遅延線（４０２）とを備える請求項４７に記載の電圧制御器。

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