KR101250342B1 - 스위칭 전원장치 - Google Patents

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KR101250342B1
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마사루 나카무라
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산켄덴키 가부시키가이샤
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Abstract

(과제)
본 발명은, 적절한 과전류 보호 특성을 실현할 수 있어, ESR이 작은 출력콘덴서를 이용하였을 경우에 있어서도 안정한 동작이 가능하고 또한 로드 레귤레이션 특성의 양호한 스위칭 전원장치를 제공한다.
(해결수단)
하이사이드 MOSFET(11)와, 램프신호를 생성하는 램프 제너레이터(18)와, 램프신호의 진폭에 따른 진폭신호(Comp)를 생성하는 진폭신호 생성부(제2피드백 제어회로(2))와, 제2램프신호를 제1기준전압에 중첩시켜서 중첩신호를 생성하는 중첩회로(3)와, 하이사이드 MOSFET(11)의 온 타이밍과 온 폭을 제어하는 제1피드백 제어회로(1)와, 출력부하에 흐르는 전류가 과전류인가 아닌가를 검지하는 과전류 검지부와, 하이사이드 스위치를 강제적으로 오프 하는 기간을 결정하여 강제오프신호를 생성하는 오프 타이머(26)를 구비하고, 제1피드백 제어회로(1)는, 과전류가 검지된 경우에 하이사이드 MOSFET(11)를 오프 함과 아울러, 강제오프신호에 의거하여 소정기간 하이사이드 MOSFET(11)를 강제적으로 오프 한다.

Description

스위칭 전원장치{SWITCHING POWER SUPPLY DEVICE}
본 발명은, 직류안정화 전압(直流安定化 電壓)을 공급하는 스위칭 전원장치(switching 電源裝置)에 관한 것이다.
화상엔진(畵像engine)이나 CPU 등의 디지털 신호처리 LSI의 전원전압을 공급하는 DC·DC 컨버터에는, 다이나믹하게 변동하는 디지털 부하에 대하여 출력전압의 변동폭을 매우 억제하는 높은 부하응답성능이 요구되지만, 출력전압과 기준전압을 비교하기 위하여 에러앰프(error amp)를 탑재한 DC·DC 컨버터는, 상기 에러앰프가 지연요소의 주요 원인이 되어, 부하응답성능이 악화된다는 문제점을 가지고 있다. 여기에서 지연요소의 주요 원인인 에러앰프를 탑재하지 않음으로써, 디지털 부하의 요구에 대한 부하응답성능을 향상시킨 PFM(주파수 변조) 제어의 리플 컨버터(ripple coneveter)가 제안되어 널리 사용되고 있다.
고전적인 PFM 리플 컨버터는 출력전압의 리플전압을 검출하여 제어를 하는 방식이기 때문에, 충분한 리플신호를 얻기 위하여 출력콘덴서에는 ESR(Equivalent Series Resistance : 등가직렬저항)이 큰 전해콘덴서 등이 필요하여, 시스템의 소형화에 방해가 되고 있었다.
최근에 이르러서는, 선행기술의 일례로 나타나 있는 특허문헌1, 2와 같이 ESR에 의한 리플을 상정한 Ramp 신호를 피드백 전압 혹은 기준전압측에 중첩함으로써, ESR이 작은 세라믹 콘덴서를 출력콘덴서로서 사용한 경우에도 안정한 동작할 수 있는 제품이 많이 제안되어 제품화 되고 있다.
도18은 특허문헌1, 2에 기재된 내용을 포함하는 종래의 스위칭 전원장치의 구성을 나타내는 회로도이다. 또한 도19는 종래의 스위칭 전원장치의 동작을 나타내는 타이밍 차트이다. 이들 도면을 참조하여, 일반적인 온 폭 고정형(on幅 固定型)의 리플제어방식을 채용한 스위칭 전원장치의 동작에 대하여 설명한다. 또 특허문헌1, 2에는, Ramp 신호를 피드백 신호에 함께 중첩하는 방식이 개시되어 있지만, 이 방식은 Ramp 신호를 기준전압에 중첩하는 방식과 동작적으로 등가이기 때문에, 뒤에서의 설명을 간략화 하기 위하여 Ramp 신호를 기준전압에 중첩하는 방식으로 변경하여 설명한다.
도18에 있어서, Ramp 제너레이터(18)는 ESR의 리플신호를 상정한 Ramp 신호를 생성하여 중첩회로(重疊回路)(3)에 출력한다. 중첩회로(3)는, 제1기준전압(REF)에 대하여 정(正)의 경사를 가지는 Ramp 신호를 중첩한 제2기준전압(REF2)을 생성하여, 피드백 비교기(feedback cpmparator)(4)의 정입력(正入力)에 출력한다.
한편 피드백 전압(FB)은 피드백 비교기(4)의 부입력(負入力)에 출력된다. 이 피드백 전압(FB)은, 출력전압(Vout)을 피드백 분압저항(feedback 分壓抵抗)(16과 17)에 의하여 분압한 전압이다. 피드백 전압(FB)이 제2기준전압(REF2)을 하회하면, 피드백 비교기(4)는 바로 FB_TRG 신호를 원숏회로(one-shot 回路)(5a)에 출력한다.
원숏회로(5a)는, 피드백 비교기(4)에 의하여 출력된 FB_TRG 신호를 받아서 일정 시간 폭의 ON_TRG 신호를 생성하여, 온 타이머(on timer)(7b)의 Set 단자에 출력한다.
한편 피드포워드 회로(feed forward 回路)(6b)는 입력전압(Vin)이나 출력전압(Vout)의 설정이 변경되더라도 일정한 스위칭 주파수를 유지하기 때문에, 입력전압(Vin)과 출력전압(Vout)을 검출하여 Vin에 비례하고 Vout에 반비례하는 피드포워드 신호(Iton)를 생성하여, 온 타이머(7b)의 Adj 단자에 출력한다.
온 타이머(7b)는 원숏회로(5a)에 의하여 출력된 ON_TRG 신호를 트리거(trigger)로 하여, 피드포워드 신호(Iton)에 따른 Ton 신호를 드라이브 로직(drive logic)(8)에 출력한다. 피드포워드 신호(Iton)가 커질수록 Ton 신호의 시간폭은 좁아진다.
드라이브 로직(8)은, 온 타이머(7b)에 의하여 출력된 Ton 신호에 의거하여 하이사이드 드라이버(high-side driver)(9)의 구동신호(Hon)와 로우사이드 드라이버(low-side driver)(10)의 구동신호(Lon)를 출력함과 동시에, 회생기간이 종료되어 인덕터(13)에 흐르는 전류(IL)의 극성이 반전된 것을 SW 신호에 의하여 검출하여, 구동신호(Lon)를 High로부터 Low로 절환함으로써 로우사이드 MOSFET(12)를 오프 시켜서, 인덕터 전류(IL)의 과대한 역류를 방지함으로써 필요 없는 손실의 발생을 방지하는 기능을 갖추고 있다.
하이사이드 드라이버(9)는, 드라이브 로직(8)에 의하여 출력된 Hon 신호에 의거하여 하이사이드 MOSFET(11)의 게이트를 구동함으로써, 인덕터(13)를 통하여 출력콘덴서(14)와 출력부하(15)에 에너지를 공급한다.
로우사이드 드라이버(10)는, 드라이브 로직(8)에 의하여 출력된 Lon 신호에 의거하여 로우사이드 MOSFET(12)의 게이트를 구동하여, 하이사이드 MOSFET(11)가 오프 된 후의 인덕터 전류(IL)의 회생기간에 로우사이드 MOSFET(12)를 온 시킴으로써 도통(導通) 손실을 저감시킨다.
이와 같이 도18에 나타나 있는 종래의 스위칭 전원장치는, 상기한 일련의 동작에 의하여 출력부하전류(Iout)가 경부하(輕負荷)로부터 중부하(重負荷)로 급변하여 출력전압(Vout)이 저하되었을 때에, 바로 하이사이드 MOSFET를 온 시킴으로써 높은 부하응답성을 실현시키고 또한 고전적인 리플제어방식에서는 불가능하였던 출력콘덴서의 세라믹 콘덴서화를 실현할 수 있다.
미국 특허 제6583610호 명세서 일본국 공개특허 특개2008-72891호 공보
그러나 특허문헌1, 2에 나타나 있는 바와 같은 일정한 경사의 Ramp 신호를 피드백 전압(FB) 혹은 기준전압(REF)에 중첩하는 방식은, 출력부하전류(Iout)가 변화되어 스위칭 주파수가 변화되었을 때에 Ramp 신호의 진폭이 변화됨에 따라 출력전압(Vout)도 변동되어, DC·DC 컨버터의 중요 특성인 로드 레귤레이션(load regulation)이 악화되어 버린다는 결점을 가지고 있다. 구체적으로는 도19에 나타나 있는 타이밍 차트를 사용하여 설명한다.
출력부하전류(Iout)가 중부하로부터 경부하로 급변되면, 출력전압(Vout)은 순간적으로 뛰어오른다. 그 후에 시간의 경과에 따라 출력전압(Vout)이 저하되어, Ramp 신호가 중첩된 제2기준전압(REF2)의 정점전위(頂點電位)를 피드백 신호(FB)가 하회하였을 때에, 원숏회로(5a)는 온 트리거 신호(ON_TRG)를 출력한다. 이에 따라 하이사이드 MOSFET(11)는 온 되지만, 출력부하전류(Iout)가 작을수록 하이사이드 MOSFET(11)의 온 타이밍은 늦어지게 된다. 즉 출력부하전류(Iout)가 작을수록 하이사이드 MOSFET(11)의 스위칭 주파수는 낮아지게 된다.
스위칭 주파수가 낮아지게 되면, 제1기준전압(REF)에 중첩되는 Ramp 신호의 진폭이 증가하기 때문에, 제2기준전압(REF2)은 중부하 시와 비교하여 큰 값이 된다. 이 결과 로드 레귤레이션 특성은 악화된다. 도19에 나타나 있는 바와 같이 출력전압(Vout)은 경부하로부터 중부하로 변화되었을 경우에 있어서도 급락하고, 그 후에 있어서도 회복되지 않기 때문에 경부하 시와 중부하 시에 큰 전압차를 구비하고 있다고 말할 수 있어, 로드 레귤레이션 특성이 좋다고는 말하기 어렵다.
로드 레귤레이션을 개선하기 위해서는 제2기준전압(REF2)에 중첩되는 Ramp 진폭량을 감소시킬 필요가 있지만, 이 경우에 있어서의 스위칭 전원장치는 세라믹 콘덴서 등의 저ESR의 콘덴서를 출력콘덴서로서 사용한 결과, 동작이 불안정하게 된다는 문제점이 재부상한다.
또한 DC·DC 컨버터의 중요한 기능의 하나로서, 과전류보호 기능을 들 수 있다. 이것은 중부하 시 혹은 출력부하의 단락과 같은 어브노멀(abnormality) 상태일 때에, 하이사이드 MOSFET(11) 또는 로우사이드 MOSFET(12)에 흐르는 드레인 전류나 인덕터(13)에 흐르는 전류에 의거하여 과전류를 검출하여, 펄스·바이·펄스에 의하여 스위칭 동작을 정지시켜서 하이사이드 MOSFET의 온 듀티(on duty) 폭을 좁힘으로써 파괴를 방지하는 기능이다. 스위칭 전원장치는, 이상적인 과전류 보호 특성을 실현시키기 위하여 적절한 과전류 보호회로를 구비하고 있을 필요가 있다.
본 발명은 상기한 종래기술의 문제점을 해결하는 것으로서, 적절한 과전류 보호 특성을 실현할 수 있어, ESR이 작은 출력콘덴서를 이용하였을 경우에 있어서도 안정한 동작이 가능하고 또한 로드 레귤레이션 특성의 양호한 스위칭 전원장치를 제공하는 것을 과제로 한다.
이 발명에 관한 스위칭 전원장치는, 상기 과제를 해결하기 위하여, 입력전압과 인덕터의 사이에 접속된 하이사이드 스위치(high-side switch)와, 상기 하이사이드 스위치의 스위칭 주파수에 동기(同期)된 램프신호를 생성하는 램프신호 생성부(ramp信號 生成部)와, 상기 램프신호 생성부에 의하여 생성된 램프신호의 진폭 및 주파수에 대응한 정(正)의 경사를 구비하는 제2램프신호를 생성함과 아울러, 생성된 제2램프신호를 제1기준전압에 중첩시켜서 중첩신호를 생성하는 중첩회로(重疊回路)와, 상기 중첩회로에 의하여 생성된 중첩신호와 출력전압에 따른 크기의 피드백 신호(feedback 信號)를 비교하여, 상기 피드백 신호가 상기 중첩신호를 하회한 경우에 상기 하이사이드 스위치가 온 되도록 온 타이밍(on timing)을 제어하는 제어부(制御部)와, 출력부하에 흐르는 전류가 과전류인가 아닌가를 검지하는 과전류 검지부(過電流 檢知部)와, 상기 과전류 검지부에 의한 검지결과와 상기 입력전압과 상기 출력전압에 의거하여, 상기 하이사이드 스위치를 강제적으로 오프 하는 기간을 결정하고, 결정된 기간에 의거하는 강제오프신호를 생성하는 오프 타이머(off timer)를 구비하고, 상기 제어부는, 상기 과전류 검지부에 의하여 과전류가 검지된 경우에 상기 하이사이드 스위치를 오프 함과 아울러, 상기 오프 타이머에 의하여 생성된 강제오프신호에 의거하여 상기 오프 타이머에 의하여 결정된 기간, 상기 하이사이드 스위치를 강제적으로 오프 하는 것을 특징으로 한다.
본 발명에 의하면, 적절한 과전류 보호 특성을 실현할 수 있어, ESR이 작은 출력콘덴서를 이용하였을 경우에 있어서도 안정한 동작이 가능하고 또한 로드 레귤레이션 특성이 양호한 스위칭 전원장치를 제공할 수 있다.
도1은 본 발명의 실시예1의 형태의 스위칭 전원장치의 구성을 나타내는 회로도이다.
도2는 본 발명의 실시예1의 형태의 스위칭 전원장치에 있어서의 램프 제너레이터의 상세한 구성을 나타내는 회로도이다.
도3은 본 발명의 실시예1의 형태의 스위칭 전원장치에 있어서의 중첩회로의 상세한 구성을 나타내는 회로도이다.
도4는 본 발명의 실시예1의 형태의 스위칭 전원장치에 있어서의 샘플홀드 회로의 상세한 구성을 나타내는 회로도이다.
도5는 본 발명의 실시예1의 형태의 스위칭 전원장치에 있어서의 피드포워드 회로의 상세한 구성을 나타내는 회로도이다.
도6은 본 발명의 실시예1의 형태의 스위칭 전원장치에 있어서의 온 타이머의 상세한 구성을 나타내는 회로도이다.
도7은 본 발명의 실시예1의 형태의 스위칭 전원장치에 있어서의 피드포워드 회로의 상세한 구성을 나타내는 회로도이다.
도8은 본 발명의 실시예1의 형태의 스위칭 전원장치에 있어서의 오프 타이머의 상세한 구성을 나타내는 회로도이다.
도9는 본 발명의 실시예1의 형태의 스위칭 전원장치에 있어서 종래의 과전류 보호회로를 채용하였을 경우의 구성을 나타내는 회로도이다.
도10은 본 발명의 실시예1의 형태의 스위칭 전원장치에 있어서 종래의 과전류 보호회로를 채용하였을 경우의 온 타이머의 상세한 구성을 나타내는 회로도이다.
도11은 본 발명의 실시예1의 형태의 스위칭 전원장치의 동작을 나타내는 타이밍 차트이다.
도12는 본 발명의 실시예1의 형태의 스위칭 전원장치에 있어서 종래의 과전류 보호회로를 채용하였을 경우에 있어서의 과전류 시의 동작을 나타내는 타이밍 차트이다.
도13은 본 발명의 실시예1의 형태의 스위칭 전원장치에 있어서의 과전류 시의 동작을 나타내는 타이밍 차트이다.
도14는 본 발명의 실시예1의 형태의 스위칭 전원장치에 있어서의 과전류 보호 특성을 나타내는 도면이다.
도15는 본 발명의 실시예2의 형태의 스위칭 전원장치의 구성을 나타내는 회로도이다.
도16은 본 발명의 실시예2의 형태의 스위칭 전원장치에 있어서의 제2샘플홀드 회로의 상세한 구성을 나타내는 회로도이다.
도17은 로우사이드 MOSFET의 드레인 전류를 사용하여 과전류 검출을 하는 경우의 이점을 설명하는 타이밍 차트이다.
도18은 종래의 스위칭 전원장치의 구성을 나타내는 회로도이다.
도19는 종래의 스위칭 전원장치의 동작을 나타내는 타이밍 차트이다.
이하, 본 발명의 스위칭 전원장치의 실시형태를 도면에 의거하여 상세하게 설명한다.
(실시예1)
이하, 본 발명의 실시예에 대하여 도면을 참조하면서 설명한다. 우선 본 실시의 형태에 대한 구성을 설명한다. 도1은 본 발명의 실시예1의 스위칭 전원장치의 구성을 나타내는 회로도이다. 또 도1에 있어서, 도18에 있어서의 종래 장치의 구성요소와 동일 내지 균등한 것은 상기와 동일한 부호를 사용하여 나타내고, 중복된 설명을 생략한다.
이 스위칭 전원장치(switching 電源裝置)는, 도1에 나타나 있는 바와 같이 제1피드백 제어회로(first feedback 制御回路)(1), 제2피드백 제어회로(second feedback 制御回路)(2), 중첩회로(重疊回路)(3), 하이사이드 MOSFET(high-side MOSFET)(11), 로우사이드 MOSFET(low-side MOSFET)(12), 인덕터(inductor)(13), 출력평활콘덴서(出力平滑 condenser)(14), 출력부하(出力負荷)(15), 피드백 저항(16), 피드백 저항(17) 및 과전류 보호회로(過電流 保護回路)(23)로 구성된다.
또한 제1피드백 제어회로(1)는, 피드백 비교기(feedback comparator)(4), 피드포워드 회로(feed forward 回路)(7), 온 타이머(on timer)(5), 드라이브 로직(drive logic)(8), 하이사이드 드라이버(high-side driver)(9) 및 로우사이드 드라이버(low-side driver)(10)로 구성된다.
또한 제2피드백 제어회로(2)는, 램프 제너레이터(ramp generator)(18), 샘플홀드 회로(sample-hold 回路)(19), 에러앰프(error amp)(20), 위상보상저항(21) 및 위상보상콘덴서(22)로 구성된다.
즉 본 실시예의 스위칭 전원장치는, 도18에 나타나 있는 종래의 스위칭 전원장치에 대하여 제2피드백 제어회로(2) 및 과전류 보호회로(23)를 구비하는 점에서 다르다.
하이사이드 MOSFET(11)는 본 발명의 하이사이드 스위치(high-side switch)에 대응하고, 입력전압(Vin)과 인덕터(13)의 사이에 접속되어 있다. 구체적으로는, 하이사이드 MOSFET(11)는 드레인 단자가 입력전압(Vin)에 접속되어 있다. 또한 하이사이드 MOSFET(11)의 소스 단자는 로우사이드 MOSFET(12)의 드레인 단자에 접속되어 있음과 아울러, 인덕터(13)를 통하여 출력부하(15)에 접속되어 있다. 즉 본 실시예의 스위칭 전원장치는, 하이사이드 MOSFET(11)와 로우사이드 MOSFET(12)의 스위칭 동작에 의하여 입력전압을 소정의 전압으로 변환하여 출력부하(15)에 공급한다.
메이저 루프(major loop)인 제1피드백 제어회로(1)는, 출력부하(15)가 경부하(輕負荷)로부터 중부하(重負荷)로 급변하였을 경우 등 다이나믹하게 변화되는 부하에 대하여, 에러앰프를 통하지 않고 고속으로 동작함으로써 출력전압(Vout)의 변화폭을 최소한으로 억제하는 기능을 한다.
이에 대하여 마이너 루프(minor loop)인 제2피드백 제어회로(2)는, 램프 제너레이터(18)에 의하여 생성된 램프신호의 진폭을 검지하고, 이 진폭이 출력부하전류(Iout)에 의존하지 않고 일정하게 되도록 하이사이드 MOSFET(11)의 온 폭을 최적으로 제어함으로써 스위칭 주파수(Fsw)를 일정하게 유지한다. 이 결과 정적인 부하변동에 대해서는, 제2기준전압(REF2)의 피크전압은 항상 일정하게 유지되기 때문에, 선행기술의 문제점이었던 로드 레귤레이션(load regulation) 특성을, 제어 안정성을 희생하지 않고 대폭적으로 개선할 수 있다.
램프 제너레이터(18)는 본 발명의 램프신호 생성부(ramp信號 生成部)에 대응하고, 하이사이드 스위치의 스위칭 주파수에 동기(同期)된 램프신호(Ramp)를 생성한다. 도2는 본 실시예의 스위칭 전원장치에 있어서의 램프 제너레이터(18)의 상세한 구성을 나타내는 회로도이다. 램프 제너레이터(18)는, 도2에 나타나 있는 바와 같이 원숏회로(one-shot 回路)(181), 인버터(inverter)(182), Pch MOSFET(183), 콘덴서(184), 정전류원(定電流源)(I1) 및 하한 클램프 전압(下限 clamp 電壓)(V2)으로 구성되어 있다.
원숏회로(181)는, 하이사이드 드라이버(9)에 의하여 출력된 구동신호(Hon)를 받아서 Hon이 High로 절환(切換)되었을 때에, Pch MOSFET(183)를 예를 들면 100ns 정도의 매우 짧은 기간만 온 시킨다. 이에 따라 콘덴서(184)는 전원전압(REG)까지 매우 짧은 시간에 충전된다.
그 후에 Pch MOSFET(183)가 오프 되면, 콘덴서(184)에 축적된 전하는, 정전류원(I1)에 의하여 서서히 흘러나간다. 그 결과 램프 제너레이터(18)는, ESR의 리플신호를 상정한 램프신호를 생성할 수 있고, 생성된 램프신호를 중첩회로(3)와 샘플홀드 회로(19)에 출력한다.
중첩회로(3)는, 램프 제너레이터(18)에 의하여 생성된 램프신호(도1에 있어서의 Ramp)의 진폭 및 주파수에 대응한 정(正)의 경사를 구비하는 제2램프신호를 생성함과 아울러, 생성된 제2램프신호를 제1기준전압(도1에 있어서의 REF : 0.5V)에 중첩시켜서 중첩신호(도1에 있어서의 REF2)를 생성한다.
도3은 본 실시예의 스위칭 전원장치에 있어서의 중첩회로(3)의 상세한 구성을 나타내는 회로도이다. 중첩회로(3)는, NPN 트랜지스터(31), PNP 트랜지스터(32), 저항(33), Nch MOSFET(34, 35), Pch MOSFET(36, 37), 저항(38) 및 정전류원(I2)으로 구성된다.
램프 제너레이터(18)에 의하여 생성된 램프신호는, NPN 트랜지스터(31)와 PNP 트랜지스터(32)에 의한 버퍼회로에 의하여 임피던스 변환되어, PNP 트랜지스터(32)의 에미터에 램프신호와 대략 동일한 전압레벨의 Ramp2 신호가 출력된다. 이 때문에 저항(33)의 양단에는, REG-Ramp2의 전위차가 발생하여 램프신호의 변화에 따른 전류신호(I3)가 생성된다. 이 전류신호(I3)는, Nch MOSFET(34, 35)에 의한 커런트 미러회로(current mirror 回路)와, Pch MOSFET(36, 37)에 의한 커런트 미러회로를 통하여 저항(38)에 출력됨으로써 전압변환된다.
이에 따라 중첩회로(3)는, 저항(38)의 고전위측 단자에 있어서, 직류안정전압인 제1기준전압(REF)에 대하여 Ramp에 대응한 정의 경사를 구비하는 제2램프신호를 중첩시켜서, 제2기준전압(REF2)(본 발명의 제1중첩신호에 대응)을 생성하여, 피드백 비교기(4)의 정입력단자(正入力端子)에 출력한다.
제2피드백 제어회로(2)에 설치된 샘플홀드 회로(19), 에러앰프(20), 위상보상저항(21) 및 위상보상콘덴서(22)는 본 발명의 진폭신호 생성부(振幅信號 生成部)에 대응하고, 램프 제너레이터(18)에 의하여 생성된 램프신호의 진폭에 따른 진폭신호(도1에 있어서의 Comp)를 생성한다.
샘플홀드 회로(19)는 램프 제너레이터(18)에 의하여 생성된 램프신호의 곡전압(谷電壓)을 유지한다. 도4는 본 실시예의 스위칭 전원장치에 있어서의 샘플홀드 회로(19)의 상세한 구성을 나타내는 회로도이다. 샘플홀드 회로(19)는, 도4에 나타나 있는 바와 같이 버퍼회로(191), 스위치(192) 및 콘덴서(193)로 구성된다.
버퍼회로(191)는 램프신호를 임피던스 변환한 신호를 출력하고, 램프신호가 곡전압이 되는 타이밍에 따라 온 타이머(5)에 의한 샘플링 신호(Spl)에 의거하여 스위치(192)가 일정한 샘플링 시간 온 됨으로써 콘덴서(193)를 충전한다. 이 때문에 콘덴서(193)는, 다음의 샘플링 기간이 오기까지의 사이에 램프신호의 곡전압(Valley)을 유지한다.
에러앰프(20)는 본 발명의 오차증폭기(誤差增幅器)에 대응하고, 샘플홀드 회로(19)에 의하여 유지된 곡전압(Valley)과 제2기준전압(도1에 있어서의 V1)을 비교하고, 비교결과에 따른 오차증폭신호를 생성하여 진폭신호(Comp)로서 출력한다. 즉 에러앰프(20)는, 곡전압(Valley)과 기준전압(V1)을 비교하여, 저항(21)과 콘덴서(22)에 의하여 위상보상된 오차증폭신호(Comp)를 피드포워드 회로(7)에 출력한다.
제1피드백 제어회로(1)는 본 발명의 제어부(制御部)에 대응하고, 중첩회로(3)에 의하여 생성된 중첩신호(REF2)와 출력전압(Vout)에 따른 크기의 피드백 신호(FB)를 비교하여, 피드백 신호(FB)가 중첩신호(REF2)를 하회한 경우에 하이사이드 스위치가 온 되도록 온 타이밍을 제어함과 아울러, 진폭신호 생성부에 의하여 생성된 진폭신호(Comp)와 입력전압(Vin)과 출력전압(Vout)에 의거하여 하이사이드 스위치의 온 폭을 제어한다.
도5는 본 실시예의 스위칭 전원장치에 있어서의 피드포워드 회로(7)의 상세한 구성을 나타내는 회로도이다. 피드포워드 회로(7)는, 도5에 나타나 있는 바와 같이 전압전류 변환회로(電壓電流 變換回路)(61, 62, 63)와, 제산회로(除算回路)(64, 65)의 조합으로 구성되어 있다.
전압전류 변환회로(61)는 입력전압(Vin)을 전류변환함으로써 전류신호(Ivin)를 생성한다. 또한 전압전류 변환회로(62)는 출력전압(Vout)을 전류변환함으로써 전류신호(Ivout)를 생성한다. 마찬가지로 전압전류 변환회로(63)는 진폭신호(오차증폭전압(Comp))를 전류변환함으로써 전류신호(Icomp)를 생성한다.
제산회로(64)는, 전류신호(Ivin)를 전류신호(Ivout)로 나누어서 계산한 전류신호(Ifw)를 후단(後段)의 제산회로(65)에 출력한다. 제산회로(65)는 전류신호(Ifw)를 전류신호(Icomp)로 나누어서 계산한 전류신호(Iton)를 생성한다. 이 Iton의 계산식은 Iton = K × Vin / (Vout × Comp)로 주어진다. 여기에서 K는 입력전압(Vin), 출력전압(Vout), 오차증폭신호(Comp)를 전류신호로 변환하였을 때의 변환계수이며, 저항값에 반비례하는 차원을 가지고 있다.
이렇게 하여 피드포워드 회로(7)는, 입력전압(Vin)에 비례하고 출력전압(Vout)에 반비례한 출력전류(Iton)를 온 타이머(5)의 Adj 단자에 출력한다. 피드포워드 회로(7)의 동작에 의하여 제1피드백 제어회로(1)는, 스위칭 주파수가 입출력 조건에 따르지 않고 일정하게 되도록 하이사이드 MOSFET(11)의 온 폭을 제어하고 또한 제2피드백 제어회로에 의하여 출력된 진폭신호(오차증폭신호(Comp))에 반비례하는 특성을 Iton에 갖게 함으로써 램프신호의 곡전압(Valley)이 기준전압(V1)과 같아지게 되도록 하이사이드 MOSFET(11)의 온 폭을 제어한다.
제1피드백 제어회로(1)는, 피드포워드 회로(7)를 구비함으로써 진폭신호 생성부에 의하여 출력된 진폭신호(오차증폭신호)(Comp)에 의거하여, 램프 제너레이터(18)에 의하여 생성된 램프신호의 진폭이 소정의 값을 유지하도록 하이사이드 스위치인 하이사이드 MOSFET(11)의 온 폭을 제어한다.
피드백 비교기(4)는, 피드백 전압(FB)과 제2기준전압(REF2)을 비교하여, 피드백 전압(FB)이 제2기준전압(REF2)의 정상전압(頂上電壓)을 하회하였을 때에 FB_TRG 신호를 출력한다. 이 제2기준전압(REF2)에 중첩되는 전압신호(ΔREF)는 램프신호의 진폭을 일정하게 유지하는 피드백 제어에 의하여 출력부하조건에 의하지 않고 일정하게 유지되기 때문에, 양호한 로드 레귤레이션 특성을 실현한다.
도6은 본 실시예의 스위칭 전원장치에 있어서의 온 타이머(5)의 상세한 구성을 나타내는 회로도이다. 온 타이머(5)는, 도6에 나타나 있는 바와 같이 AND 회로(51), 원숏회로(52), 스위치(53), 콘덴서(54), 비교기(55), AND 회로(56), 원숏회로(57), AND 회로(58), OR 회로(59, 60), SR 플립플롭(66) 및 AND 회로(67)로 구성된다.
원숏회로(52)는, 피드백 비교기(4)에 의하여 출력된 FB_TRG 신호가 Low로부터 High로 절환되면 일정시간 폭의 ON_TRG 신호를 생성한다.
스위치(53)는 ON_TRG 신호에 의거하여 일정시간 온 된다. 콘덴서(54)는, 스위치(53)가 온 됨으로써 축적된 전하를 매우 짧은 시간에 방전한다. 이에 따라 비교기(55)의 논리출력레벨이 High가 되어, 원숏회로(57)는 일정시간의 샘플링 신호(Spl)를 출력한다.
샘플링 기간 동안에 세트 단자에 High 레벨의 샘플링 신호(Spl)가 입력되기 때문에, SR 플립플롭(66)은 High 레벨의 신호를 AND 회로(67)에 출력한다. 따라서 원숏회로(57)에 의한 샘플링 기간 종료 후에, AND 회로(67)는 출력신호인 드라이브 로직 제어신호(Ton)를 High로 한다. 그 후에 콘덴서(54)는 피드포워드 전류신호(Iton)에 의하여 충전을 시작한다. 콘덴서(54)의 전위가 임계값(V3)에 도달하면, 비교기(55)가 출력레벨을 Low로 절환하기 때문에 AND 회로(67)는 드라이브 로직 제어신호(Ton)를 Low로 한다.
드라이브 로직(8)은, 온 타이머(5)에 의하여 출력된 드라이브 로직 제어신호(Ton)에 의거하여 하이사이드 드라이버(9)의 구동신호(Hon)와, 상기 구동신호(Hon)와 역상(逆相)의 로우사이드 드라이버(10)의 구동신호(Lon)를 출력한다. 또한 드라이브 로직(8)은, 인덕터(13)의 회생기간이 종료되어 인덕터(13)에 흐르는 전류(IL)의 극성이 반전된 것을 SW 전압에 의거하여 검출하여, 로우사이드 구동신호(Lon)를 Low로 절환한다. 이에 따라 로우사이드 MOSFET(12)가 오프 되기 때문에, 스위칭 전원장치는 인덕터 전류(IL)의 과대한 역류를 억제하여 필요 없는 손실 발생을 방지한다.
하이사이드 드라이버(9)는, 드라이브 로직(8)에 의하여 출력된 Hon 신호에 의거하여 하이사이드 MOSFET(11)의 게이트를 구동함으로써 인덕터(13)를 통하여 출력콘덴서(14) 및 출력부하(15)에 에너지를 공급한다.
로우사이드 드라이버(10)는, 드라이브 로직(8)에 의하여 출력된 Lon 신호에 의거하여 로우사이드 MOSFET(12)의 게이트를 구동함으로써, 하이사이드 MOSFET(11)가 오프 된 후의 인덕터 전류(IL)의 회생기간에 로우사이드 MOSFET(12)를 온 시킴으로써 도통 손실을 저감시킨다.
과전류 보호회로(23)는, 커런트 센스 앰프(current sense amp)(24), 과전류검출 비교기(過電流檢出 comparator)(25), 오프 타이머(off-timer)(26), 제2피드포워드 회로(27) 및 FB저하 검출비교기(28)로 구성되어 있다.
커런트 센스 앰프(24)는, 하이사이드 MOSFET(11)가 온일 때에 드레인-소스 사이의 전위차에 의거하여 드레인 전류에 비례하는 Vsns 신호를 생성하여, 과전류검출 비교기(25)의 정입력단자에 출력한다.
과전류검출 비교기(25)는, Vsns 신호와 임계값(OCP_VTH)을 비교하여 Vsns가 OCP_VTH를 상회하였을 때에, High 레벨의 과전류 검출신호(OCP)를 생성하여 온 타이머(5)와 오프 타이머(26)에 출력한다.
즉 커런트 센스 앰프(24)와 과전류검출 비교기(25)는 본 발명의 과전류 검지부(過電流 檢知部)에 대응하고, 출력부하(15)에 흐르는 전류가 과전류인가 아닌가를 검지한다. 구체적으로는, 커런트 센스 앰프(24)와 과전류검출 비교기(25)는 과전류 검지부로서, 하이사이드 MOSFET(11)에 흐르는 전류가 소정의 임계값 이상인가 아닌가에 의거하여 과전류를 검지한다.
제2피드포워드 회로(27)는 본 발명의 피드포워드부(feed forward部)에 대응하고, 입력전압(Vin)에 반비례함과 아울러 출력전압(Vout)에 비례하는 피드포워드 전류(Itoff)를 생성하여 오프 타이머(26)에 출력한다.
도7은 본 실시예의 스위칭 전원장치에 있어서의 제2피드포워드 회로(27)의 상세한 구성을 나타내는 회로도이다. 제2피드포워드 회로(27)는, 도7에 나타나 있는 바와 같이 전압전류 변환회로(271, 272)와, 제산회로(273)의 조합으로 구성되어 있다.
전압전류 변환회로(272)는 입력전압(Vin)을 전류변환함으로써 전류신호(Ivin)를 생성한다. 또한 전압전류 변환회로(271)는 출력전압(Vout)을 전류변환함으로써 전류신호(Ivout)를 생성한다.
제산회로(273)는 전류신호(Ivout)를 전류신호(Ivin)로 나누어서 계산한 전류신호(Itoff)를 생성한다. 이 Itoff의 계산식은 Itoff = Vout × K / Vin으로 주어진다. 여기에서 K는 입력전압(Vin) 및 출력전압(Vout)을 전류신호로 변환하였을 때의 변환계수이다.
이에 따라 제2피드포워드 회로(27)는, Vout가 저하됨에 따라 Itoff를 감소시킴으로써 오프 기간을 확대하여 스위칭 주파수를 저하시킨다.
오프 타이머(26)는, 과전류 검지부에 의한 검지결과와 입력전압(Vin)과 출력전압(Vout)에 의거하여 하이사이드 MOSFET(11)를 강제적으로 오프 하는 기간을 결정하고, 결정된 기간에 의거하는 강제오프신호(Toff)를 생성한다. 다만 본 실시예에 있어서의 오프 타이머(26)는, 직접적으로 입력전압(Vin)과 출력전압(Vout)을 취급하는 것은 아니고, 제2피드포워드 회로(27)에 의하여 생성된 피드포워드 전류(Itoff)와 과전류 검지부에 의한 검지결과에 의거하여 하이사이드 MOSFET(11)를 강제적으로 오프 하는 기간을 결정하고, 결정된 기간에 의거하는 강제오프신호(Toff)를 생성한다.
도8은 본 실시예의 스위칭 전원장치에 있어서의 오프 타이머(26)의 상세한 구성을 나타내는 회로도이다. 오프 타이머(26)는, 도8에 나타나 있는 바와 같이 SR 플립플롭(261), 인버터(262), 스위치(263), 콘덴서(264) 및 비교기(265)로 구성된다.
오프 타이머(26)는, High 레벨의 과전류 검출신호(OCP)를 받았을 때에 SR 플립플롭(261)을 세트상태로 하기 때문에, 인버터(262)를 통하여 강제오프신호(Toff)의 논리레벨을 High로부터 Low로 절환하여, 온 타이머(5)에 출력함과 동시에 스위치(263)를 오프 한다.
그 후에 제2피드포워드 회로(27)에 의하여 공급되는 전류(Itoff)는 콘덴서(264)를 충전한다. 콘덴서(264)의 전압(Vtoff)이 기준전압(V4)을 상회하였을 때에, 비교기(265)의 출력레벨은 Low로부터 High로 절환된다. 이 때문에 SR 플립플롭(261)이 리셋상태가 되어, 강제오프신호(Toff)가 Low로부터 High로 절환하기 때문에 스위치(263)는 온 된다.
제1피드백 제어회로(1)는, 과전류 검지부에 의하여 과전류가 검지된 경우에 하이사이드 MOSFET(11)를 오프 함과 아울러, 오프 타이머(26)에 의하여 생성된 강제오프신호(Toff)에 의거하여 오프 타이머(26)에 의하여 결정된 기간에 하이사이드 MOSFET(11)를 강제적으로 오프 한다.
구체적으로는, 제1피드백 제어회로(1) 내의 온 타이머(5)는, 도6에 나타나 있는 바와 같이 High 레벨의 과전류 검출신호(OCP)를 받은 경우에 OR 회로(60)를 통하여 SR 플립플롭(66)을 리셋하여, 드라이브 로직 제어신호(Ton)를 바로 High로부터 Low로 절환한다. 이에 따라 과전류보호를 실현하고 있다.
또한 온 타이머(5)는, 과전류상태가 되어 강제오프신호(Toff)가 Low로 되어 있는 기간에 AND 회로(51, 56)에 의하여 샘플링 신호(Spl)가 출력되는 것을 방해함과 동시에, 드라이브 로직 제어신호(Ton)가 드라이브 로직회로(8)에 전달하는 것을 방해하여, 과전류 검출상태 시에 하이사이드 MOSFET(11)가 다시 온 되는 것을 방지한다.
또한 과전류에 의하여 출력전압(Vout)이 저하되고 있는 기간에, 피드포워드 회로(7)의 작용에 의하여 하이사이드 MOSFET(11)의 온 폭이 좁아지도록 제어되는 것을 방지하기 때문에, FB저하 검출비교기(28)는 피드백 전압(FB)을 감시하여, 피드백 전압(FB)이 기준전압(FB_VTH) 이하로 저하되었을 때에 High 레벨의 FB_LOW 신호를 생성하여 출력한다. 출력된 High 레벨의 FB_LOW 신호는, 온 타이머(5) 내의 OR 회로(59)에 의한 출력레벨을 High로 하여, SR 플립플롭(66)이 과전류 검출신호(OCP) 이외의 신호에 의하여 리셋되는 것을 방지한다.
다음에 상기한 바와 같이 구성된 본 실시예의 작용을 설명한다. 특히 본 실시예의 과전류 보호회로(23)의 작용을 알기 쉽게 설명하기 위하여 종래부터 사용되고 있는 과전류 보호회로와 대비되는 모양에 의하여 설명한다. 도9는 본 실시예의 스위칭 전원장치에 있어서, 종래의 과전류 보호회로(23c)를 채용하였을 경우의 구성을 나타내는 회로도로서, 본 발명의 과전류 보호회로(23)와 다른 점은 오프 타이머(26), 제2피드포워드 회로(27) 및 FB저하 검출비교기(28)를 구비하지 않고 있는 점이다.
또한 제1피드백 제어회로(1) 내에 설치된 온 타이머(5b)의 내부구성도 조금 다르다. 도10은 본 실시예의 스위칭 전원장치에 있어서 종래의 과전류 보호회로(23c)를 채용하였을 경우의 온 타이머(5b)의 상세한 구성을 나타내는 회로도이다. 온 타이머(5b)는, 도10에 나타나 있는 바와 같이 원숏회로(52), 스위치(53), 콘덴서(54), 비교기(55), 원숏회로(57), AND 회로(58), OR 회로(60), SR 플립플롭(66) 및 AND 회로(67)로 구성된다. 즉 온 타이머(5b)는 AND 회로(51), AND 회로(56) 및 OR 회로(59)를 구비하지 않고 있는 점에서 도6의 온 타이머(5)와 다르다.
이 경우에 있어서, 램프신호의 진폭이 일정하게 되도록 제어함으로써 로드 레귤레이션 특성이 대폭적으로 향상되는 메커니즘에 대하여 도11을 참조하여 설명한다.
도11은 본 실시예의 스위칭 전원장치의 동작을 나타내는 타이밍 차트이다. 출력부하전류(Iout)가 경부하 또한 일정한 상태에서는 샘플홀드 회로(19), 에러앰프(20) 및 피드포워드 회로(7)의 동작에 의하여 램프신호(Ramp)의 곡전압(Valley)과 기준전압(V1)은 같아지게 되도록 제어된다.
다음에 출력부하전류(Iout)가 중부하로 급변되면, 출력전압(Vout)의 저하에 따라 피드백 전압(FB)은 저하된다. 피드백 전압(FB)이 제2기준전압(REF2) 이하가 되면, 피드백 비교기(4)의 비교결과에 의거하여 온 타이머(5b) 내의 원숏회로(52)는 ON_TRG 신호를 출력한다. 이 ON_TRG 신호를 계기로 하여 하이사이드 MOSFET(11)는 바로 온 된다. 이 때에 램프신호의 곡전압(Valley)이 상승하기 때문에, Valley와 기준전압(V1)의 사이에 오차가 발생한다.
제2피드백 제어회로(2) 내의 에러앰프(20)는, 이 오차를 소거하도록 오차증폭신호(Comp)를 상승시켜서 출력한다. 오차증폭신호(Comp)의 상승에 반비례하여 피드포워드 회로(7)에 의한 피드포워드 전류(Iton)는 저하된다. 온 타이머(5b)는 피드포워드 신호(Iton)가 저하되고 있기 때문에, Ton 신호의 시간폭을 넓혀서 출력한다.
결과로서, 제1피드백 제어회로(1)는 하이사이드 MOSFET(11)의 온 폭이 넓어지는 방향으로 제어를 한다. 즉 제1피드백 제어회로(1)는, 진폭신호 생성부에 의하여 생성된 진폭신호(Comp)에 의거하여 램프 제너레이터(18)에 의하여 생성된 램프신호의 진폭이 소정의 값 미만인 경우에, 하이사이드 스위치인 하이사이드 MOSFET(11)의 온 폭을 넓히도록 제어한다.
하이사이드 MOSFET(11)의 온 폭이 넓어지면, 입력전압(Vin)과 출력전압(Vout)의 비율에 의하여 대략적으로 결정되는 온 듀티(on duty)를 일정하게 유지하도록 스위칭 주파수가 저하되어, 결과로서, 경부하 시의 스위칭 주파수(Fsw1)와 중부하 시의 스위칭 주파수(Fsw2)는 같아지게 되도록 제어된다. 이에 따라 램프신호의 곡전압(Valley)은 기준전압(V1)과 같아지게 되기 때문에, 제2기준전압(REF2)에 중첩되는 ΔREF의 진폭도 부하전류(Iout)에 의존하지 않고 일정하게 되도록 제어된다(도11에서 말하는 ΔREF1 = ΔREF2).
반대로 피드백 전압(FB)이 상승하고, 램프신호의 곡전압(Valley)이 하강하여 Valley와 기준전압(V1)과의 사이에 오차가 발생하였을 경우에 있어서도, 제2피드백 제어회로(2) 내의 에러앰프(20)는 이 오차를 소거하도록 진폭신호(Comp)를 하강시켜서 출력한다. 그 결과 제1피드백 제어회로(1)는 하이사이드 MOSFET(11)의 온 폭이 좁아지는 방향으로 제어를 한다. 즉 제1피드백 제어회로(1)는, 진폭신호 생성부에 의하여 생성된 진폭신호(Comp)에 의거하여 램프 제너레이터(18)에 의하여 생성된 램프신호의 진폭이 소정의 값 이상인 경우에, 하이사이드 스위치인 하이사이드 MOSFET(11)의 온 폭을 좁히도록 제어한다.
하이사이드 MOSFET(11)의 온 폭이 좁아지면, 스위칭 주파수가 상승되어, 결과로서 경부하 시의 스위칭 주파수(Fsw1)와 중부하 시의 스위칭 주파수(Fsw2)는 같아지게 되도록 제어된다. 이에 따라 램프신호의 곡전압(Valley)은 기준전압(V1)과 같아지게 되기 때문에, 제2기준전압(REF2)에 중첩되는 ΔREF의 진폭도 부하전류(Iout)에 의존하지 않고 일정하게 되도록 제어된다.
이와 같이 부하급변 등의 다이나믹한 부하변동에 대해서는, 메이저 루프인 제1피드백 제어회로가 에러앰프를 통하지 않고 고속으로 반응함으로써 출력전압(Vout)의 변화를 최소한으로 억제하고, 반대로 정적인 부하변화에 대해서는, 에러앰프(20)를 사용하여 램프신호의 진폭이 일정하게 유지하도록 제어함으로써, 본 실시예의 스위칭 전원장치는 종래의 문제점이었던 로드 레귤레이션 특성을 제어의 안정성을 희생하지 않고 대폭적으로 개선할 수 있다.
다음에 과전류보호동작에 대하여 설명한다. 과전류 보호회로(23c)는 커런트 센스 앰프(24) 및 과전류검출 비교기(25)로 구성되어 있다. 커런트 센스 앰프(24)는, 하이사이드 MOSFET(11)가 온일 때에 드레인-소스 사이의 전위차에 의거하여 드레인 전류에 비례하는 Vsns 신호를 생성하여, 과전류검출 비교기(25)의 정입력단자에 출력한다.
과전류검출 비교기(25)는, Vsns 신호와 임계값(OCP_VTH)을 비교하여 Vsns가 OCP_VTH를 상회하였을 때에, High 레벨의 과전류 검출신호(OCP)를 생성하여 온 타이머(5b)에 출력한다.
제1피드백 제어회로(1) 내의 온 타이머(5b)는, 도10에 나타나 있는 바와 같이 High 레벨의 과전류 검출신호(OCP)를 받은 경우에 OR 회로(60)를 통하여 SR 플립플롭(66)을 리셋하여, 드라이브 로직 제어신호(Ton)를 바로 High로부터 Low로 절환한다. 이에 따라 과전류보호를 실현하고 있다.
그러나 일반적인 과전류 검출 보호회로(23c)를 탑재한 스위칭 전원장치는 과전류 시에 하이사이드 MOSFET(11)를 바로 오프 시킴으로써 보호를 하지만, 그 후에 출력전압(Vout)이 저하되어 피드백 전압(FB)이 제2기준전압(REF2)까지 저하되면, 다시 하이사이드 MOSFET(11)가 온 되어 버린다. 도12는 본 실시예의 스위칭 전원장치에 있어서 종래의 과전류 보호회로(23c)를 채용하였을 경우에 있어서의 과전류 시의 동작을 나타내는 타이밍 차트이다. 상기한 바와 같이 과전류 시에 있어서 하이사이드 MOSFET(11)의 온/오프 동작이 반복되어, 도12에 나타나 있는 바와 같이 하이사이드 MOSFET(11)의 오프 기간이 짧아지게 되어 상대적으로 온 듀티는 넓어지기 때문에 출력전압(Vout)은 거의 저하되지 않지만, 발열(發熱)에 의하여 하이사이드 MOSFET(11)의 온 저항이 상승하여, 최악의 경우에는 파괴에 이를 우려가 있다.
여기에서 도1에 나타나 있는 본 실시예의 과전류 보호회로(23)는, 과전류를 검출하였을 때에 하이사이드 MOSFET(11)를 강제오프 시킴과 동시에, 오프 타이머(26)가 유효가 되어 강제오프신호(Toff)를 생성함으로써 일정 시간 하이사이드 MOSFET(11)가 다시 온 되는 것을 금지한다.
강제오프기간(Toff)은 제2피드포워드 회로(27)에 의하여 출력된 전류신호(Itoff)에 의거하여 제어된다. 즉 제2피드포워드 회로(27) 및 오프 타이머(26)는, 출력전압(Vout)이 저하될수록 강제오프기간(Toff)을 넓히는 방향으로 동작한다. 이 때문에 출력전압(Vout)의 저하에 따라 스위칭 주파수가 저하됨으로써 과전류 보호회로(23)는 이상적인 과전류 보호 특성을 실현할 수 있다.
도13은 본 실시예의 스위칭 전원장치에 있어서의 과전류 시의 동작을 나타내는 타이밍 차트이다. 도13을 사용하여 과전류 시에 있어서의 본 실시예의 과전류 보호회로(23)의 구체적인 동작을 설명한다. 최초에 커런트 센스 앰프(24)는, 하이사이드 MOSFET(11)가 온일 때에 드레인-소스 사이의 전위차에 의거하여 드레인 전류에 비례하는 Vsns 신호를 생성하여, 과전류검출 비교기(25)의 정입력단자에 출력한다. 과전류검출 비교기(25)는, Vsns 신호와 임계값(OCP_VTH)을 비교하여 Vsns가 OCP_VTH를 상회하였을 때에 도13에 나타나 있는 「과전류보호동작」이 되어, High 레벨의 과전류 검출신호(OCP)를 생성하여 온 타이머(5)와 오프 타이머(26)에 출력한다.
온 타이머(5)는, High 레벨의 과전류 검출신호(OCP)가 입력됨으로써 OR 회로(60)를 통하여 SR 플립플롭(66)을 리셋한다. 따라서 AND 회로(67)에 의하여 출력되는 드라이브 로직 제어신호(Ton)는 바로 High로부터 Low로 절환된다. 이에 따라 본 실시예의 스위칭 전원장치는 과전류보호를 실현하고 있다.
한편 제2피드포워드 회로(27)는, 입력전압(Vin)에 반비례함과 아울러 출력전압(Vout)에 비례하는 피드포워드 전류(Itoff)를 생성하여 오프 타이머(26)에 출력한다.
오프 타이머(26)는 High 레벨의 과전류 검출신호(OCP)를 받았을 때에 SR 플립플롭(261)을 세트상태로 하기 때문에, 인버터(262)를 통하여 강제오프신호(Toff)의 논리레벨을 High로부터 Low로 절환하여 온 타이머(5)에 출력함과 동시에, 스위치(263)를 오프 한다. 그 후에 제2피드포워드 회로(27)에 의하여 공급되는 전류(Itoff)는 콘덴서(264)를 충전한다. 콘덴서(264)의 전압(Vtoff)이 기준전압(V4)을 상회하였을 때에, 비교기(265)의 출력레벨은 Low로부터 High로 절환된다. 이 때문에 SR 플립플롭(261)이 리셋상태가 되어 강제오프신호(Toff)가 Low로부터 High로 절환되기 때문에, 스위치(263)는 온 된다.
온 타이머(5)는, 과전류상태가 되어 강제오프신호(Toff)가 Low로 되어 있는 기간에 AND 회로(51, 56)에 의하여 샘플링 신호(Spl)가 출력되는 것을 방해함과 동시에, 드라이브 로직 제어신호(Ton)가 드라이브 로직회로(8)에 전달되는 것을 방해하여, 과전류 검출상태 시에 하이사이드 MOSFET(11)가 다시 온 되는 것을 방지한다.
또한 과전류에 의하여 출력전압(Vout)이 저하되고 있는 기간에, 피드포워드 회로(7)의 작용에 의하여 하이사이드 MOSFET(11)의 온 폭이 좁아지도록 제어되는 것을 방지하기 때문에, FB저하 검출비교기(28)는 피드백 전압(FB)을 감시하여 피드백 전압(FB)이 기준전압(FB_VTH) 이하로 저하되었을 때에 High 레벨의 FB_LOW 신호를 생성하여 출력한다. 출력된 High 레벨의 FB_LOW 신호는 온 타이머(5) 내의 OR 회로(59)에 의한 출력레벨을 High로 하여, SR 플립플롭(66)이 과전류 검출신호(OCP) 이외의 신호에 의하여 리셋되는 것을 방지한다.
이 실시예의 스위칭 전원장치는, 이상의 일련의 동작에 의하여 출력부하전류(Iout)가 상승하여 과전류상태가 되었을 때에 하이사이드 MOSFET(11)를 턴오프 시킴과 동시에, 오프 타이머(26)를 유효하게 하여 강제오프기간(Toff)을 삽입함으로써 하이사이드 MOSFET(11)의 온 듀티가 상승하는 것을 방지한다. 동시에 과전류 보호회로(23)는, 하이사이드 MOSFET(11)의 온 폭을 일정하게 유지한 상태에서, 출력전압(Vout)의 저하에 대하여 반비례하도록 강제오프기간(Toff)을 연장시킴으로써 하이사이드 MOSFET(11)의 온 듀티를 좁히도록 제어를 한다.
도14는 본 실시예의 스위칭 전원장치에 있어서의 과전류 보호 특성을 나타내는 도면이다. 도14에 나타나 있는 바와 같이 종래의 과전류 보호회로(23c)를 채용하였을 경우에는, 과전류상태가 되면 오프 기간이 짧아지도록 동작하기 때문에 온 듀티가 상승하여, 기본적으로는 Vout가 저하되지 않는다. 그 후에 Iout가 증가하면 발열에 의하여 하이사이드 MOSFET의 온 저항이 상승하기 때문에 Vout가 서서히 저하되어, 최악의 경우에는 파괴에 이른다. 한편 본 실시예의 과전류 보호회로(23)를 구비하고 있는 경우에는, 이상적인 수하특성(垂下特性)을 실현할 수 있어, 하이사이드 MOSFET의 파괴를 방지할 수 있다.
상기한 바와 같이 본 발명의 실시예1의 형태에 관한 스위칭 전원장치에 의하면, 적절한 과전류 보호 특성을 실현할 수 있어, ESR이 작은 출력콘덴서를 이용하였을 경우에 있어서도 안정한 동작이 가능하고 또한 양호한 로드 레귤레이션 특성을 실현할 수 있다.
특히 본 실시예의 스위칭 전원장치는, 과전류 시에 있어서 강제오프기간(Toff)을 삽입함으로써 하이사이드 MOSFET(11)의 온 듀티가 상승하는 것을 방지함과 아울러, 출력전압(Vout)의 저하에 대하여 반비례하도록 강제오프기간(Toff)을 연장시킴으로써 하이사이드 MOSFET(11)의 온 듀티를 좁히도록 제어를 하기 때문에, 출력전압(Vout)의 저하에 따라 스위칭 주파수를 저하되어 이상적인 수하특성에 의한 과전류보호를 실현할 수 있어, 발열에 의한 하이사이드 MOSFET의 온 저항 상승 혹은 파괴를 방지할 수 있다.
(실시예2)
도15는 본 발명의 실시예2의 스위칭 전원장치의 구성을 나타내는 회로도이다. 도1에 나타나 있는 실시예1의 스위칭 전원장치의 구성과 다른 점은, 커런트 센스 앰프(24)의 입력신호의 접속처로서 하이사이드 MOSFET(11)의 대신에 로우사이드 MOSFET(12)의 드레인·소스를 사용하고 있는 점과, 과전류 보호회로(23b) 내에 새롭게 제2샘플홀드 회로(29)를 추가한 점이다. 여기에서 로우사이드 MOSFET(12)는 본 발명의 로우사이드 스위치에 대응하고, 인덕터(13)와 그라운드의 사이에 접속되어 있다.
커런트 센스 앰프(24)는, 로우사이드 MOSFET(12)가 온 된 직후의 드레인-소스 사이의 전위차에 의거하여 드레인 전류에 비례하는 Vsns2 신호를 생성하여 제2샘플홀드 회로(29)에 출력한다.
도16은 본 실시예의 스위칭 전원장치에 있어서의 제2샘플홀드 회로(29)의 상세한 구성을 나타내는 회로도이다. 제2샘플홀드 회로(29)는, 도16에 나타나 있는 바와 같이 스위치(291), 원숏회로(292), 콘덴서(293) 및 스위치(294)로 구성된다.
로우사이드 드라이버(10)의 구동신호(Lon)가 Low로부터 High로 절환되면, 원숏회로(292)는 샘플링 신호(Spl2)를 출력하여 스위치(291)를 일정 기간 온 시킨다. 이에 따라 제2샘플홀드 회로(29)는, 로우사이드 MOSFET(12)의 드레인 전류에 비례한 Vsns 신호를 생성하여 콘덴서(293)를 충전함으로써 피크값을 샘플홀드한다.
그 후에 하이사이드 드라이버의 구동신호(Hon)가 Low로부터 High로 절환되면 스위치(294)가 온 되기 때문에, 제2샘플홀드 회로(29)는 Vsns 신호를 과전류검출 비교기(25)에 출력한다.
과전류검출 비교기(25)는, Vsns 신호와 임계값(OCP_VTH)을 비교하여 Vsns가 OCP_VTH를 상회하였을 때에, High 레벨의 과전류 검출신호(OCP)를 생성하여 온 타이머(5)와 오프 타이머(26)에 출력한다.
이상에서 설명한 바와 같이 본 실시예에 있어서는, 커런트 센스 앰프(24), 과전류검출 비교기(25) 및 샘플홀드 회로(29)는 본 발명의 과전류 검지부에 대응하고, 로우사이드 MOSFET(12)에 흐르는 전류가 소정의 임계값 이상인가 아닌가에 의거하여 과전류를 검지한다.
즉 과전류 검지부는, 로우사이드 MOSFET(12)가 온인 기간에 로우사이드 MOSFET(12)에 흐르는 전류에 따른 로우사이드 스위치 전류신호를 샘플홀드하고, 하이사이드 MOSFET(11)가 온의 기간에 샘플홀드한 로우사이드 스위치 전류신호에 의거하여 과전류검지를 한다.
이 이외의 구성은 실시예1과 동일하여, 중복된 설명을 생략한다.
다음에 상기한 바와 같이 구성된 본 실시예의 작용을 설명한다. 하이사이드 MOSFET(11)의 대신에 로우사이드 MOSFET(12)의 드레인 전류를 사용하여 과전류 검출이 이루어지는 점을 제외하면, 기본적인 동작은 실시예1과 같다.
도17은 로우사이드 MOSFET(12)의 드레인 전류를 사용하여 과전류 검출을 하는 경우의 이점을 설명하는 타이밍 차트로서, 하이사이드 MOSFET(11)의 Vds 전압파형(V11), 전류파형(i11), 로우사이드 MOSFET(12)의 Vds 전압파형(V12), 전류파형(i12), 리액터 전류(IL) 파형, Lon 신호(스위치(291)의 온/오프) 파형을 나타낸다.
도17에 나타나 있는 바와 같이 하이사이드 MOSFET(11)의 온 저항으로부터 전류검출을 하는 경우에는, 로우사이드 MOSFET(12)의 D-S 사이의 기생용량에 의하여 하이사이드 MOSFET(11)의 턴온 시(시간(t1))에 서지전류가 발생하기 때문에, 과전류 검지부는 턴온 시의 서지전류에 의하여 전류검출값에 오차를 발생한다.
이러한 서지전류의 영향을 없애기 위하여, 전류검출의 타이밍을 하이사이드 MOSFET(11)의 턴온 시로부터 지연시켜서 검출하는 방법이 일반적으로 채택된다. 이 경우에는 과전류 검지부는 시간(t1)보다 지연시킨 시간(t1')의 시간 이후에 전류검출측정을 하여야 한다.
그러나 스위칭 주파수가 몇 MHz에 도달하는 경우에는, 지연시간을 생각하면 서지전류가 흐르는 기간과 과전류상태 시의 하이사이드 MOSFET(11)의 온 시간과의 차이가 근소하게 되어, 전류검출시간을 안정하게 얻는 것이 어렵다.
이 때문에 로우사이드 MOSFET(12)의 D-S 사이의 온 저항에 의하여 전류를 검출방법이 채택되는 경우가 있다. 로우사이드 MOSFET(12)의 턴온 시의 시간(t2)에 있어서는, 서지전류가 흐르지 않아 오차는 발생하지 않는다.
상기한 바와 같이 본 발명의 실시예2의 형태에 관한 스위칭 전원장치에 의하면, 실시예1과 동일한 효과를 얻을 수 있다. 특히 하이사이드측에는 서지전류가 발생하는 경우가 생각되기 때문에, 고주파 동작을 하는 경우에는 과전류의 오검출을 피하기 위하여 마스크 회로가 필요하게 되는 경우도 생각되지만, 본 실시예의 스위칭 전원장치는 로우사이드 MOSFET(12)의 드레인 전류를 이용하여 과전류검지를 하고 있기 때문에, 서지전류에 대한 대책이 불필요한 점에 대해서도 이점을 갖는다.
본 발명에 관한 스위칭 전원장치는, 안정한 전력공급을 필요로 하는 전기기기 등에 사용되는 스위칭 전원장치에 이용할 수 있다.
1 : 제1피드백 제어회로
2 : 제2피드백 제어회로
3 : 중첩회로
4 : 피드백 비교기
5, 5b : 온 타이머
5a : 원숏회로
6b, 7 : 피드포워드 회로
7b : 온 타이머
8 : 드라이브 로직
9 : 하이사이드 드라이버
10 : 로우사이드 드라이버
11 : 하이사이드 MOSFET
12 : 로우사이드 MOSFET
13 : 인덕터
14 : 출력평활콘덴서
15 : 출력부하
16, 17 : 피드백 저항
18 : 램프 제너레이터
19 : 샘플홀드 회로
20 : 에러앰프
21 : 위상보상저항
22 : 위상보상콘덴서
23, 23b, 23c : 과전류 보호회로
24 : 커런트 센스 앰프
25 : 과전류검출 비교기
26 : 오프 타이머
27 : 제2피드포워드 회로
28 : FB저하 검출비교기
29 : 제2샘플홀드 회로
31 : NPN 트랜지스터
32 : PNP 트랜지스터
33 : 저항
34, 35 : Nch MOSFET
36, 37 : Pch MOSFET
38 : 저항
51 : AND 회로
52 : 원숏회로
53 : 스위치
54 : 콘덴서
55 : 비교기
56 : AND 회로
57 : 원숏회로
58 : AND 회로
59 : OR 회로
60 : OR 회로
61, 62, 63 : 전압전류 변환회로
64, 65 : 제산회로
66 : SR 플립플롭
67 : AND 회로
71 : 콘덴서
72 : 비교기
73 : AND 회로
74 : 원숏회로
75 : 인버터 회로
76 : 스위치
181 : 원숏회로
182 : 인버터
183 : Pch MOSFET
184 : 콘덴서
191 : 버퍼회로
192 : 스위치
193 : 콘덴서
261 : SR 플립플롭
262 : 인버터
263 : 스위치
264 : 콘덴서
265 : 비교기
271, 272 : 전압전류 변환회로
273 : 제산회로
291 : 스위치
292 : 원숏회로
293 : 콘덴서
294 : 스위치
I1, I2 : 정전류원
Vin : 입력전압
Vout : 출력전압
V2 : 하한 클램프 전압

Claims (9)

  1. 입력전압과 인덕터의 사이에 접속된 하이사이드 스위치(high-side switch)와,
    상기 하이사이드 스위치의 스위칭 주파수에 동기(同期)된 램프신호를 생성하는 램프신호 생성부(ramp信號 生成部)와,
    상기 램프신호 생성부에 의하여 생성된 램프신호의 진폭 및 주파수에 대응한 정(正)의 경사를 구비하는 제2램프신호를 생성함과 아울러, 생성된 제2램프신호를 제1기준전압에 중첩시켜서 중첩신호를 생성하는 중첩회로(重疊回路)와,
    상기 중첩회로에 의하여 생성된 중첩신호와 출력전압에 따른 크기의 피드백 신호(feedback 信號)를 비교하여, 상기 피드백 신호가 상기 중첩신호를 하회한 경우에 상기 하이사이드 스위치가 온 되도록 온 타이밍(on timing)을 제어하는 제어부(制御部)와,
    출력부하에 흐르는 전류가 과전류인가 아닌가를 검지하는 과전류 검지부(過電流 檢知部)와,
    상기 과전류 검지부에 의한 검지결과와 상기 입력전압과 상기 출력전압에 의거하여, 상기 하이사이드 스위치를 강제적으로 오프 하는 기간을 결정하고, 결정된 기간에 의거하는 강제오프신호를 생성하는 오프 타이머(off timer)를
    구비하고,
    상기 제어부는, 상기 과전류 검지부에 의하여 과전류가 검지된 경우에 상기 하이사이드 스위치를 오프 함과 아울러, 상기 오프 타이머에 의하여 생성된 강제오프신호에 의거하여 상기 오프 타이머에 의하여 결정된 기간, 상기 하이사이드 스위치를 강제적으로 오프 하는 것을 특징으로 하는 스위칭 전원장치(switching 電源裝置).
  2. 제1항에 있어서,
    상기 과전류 검지부는, 상기 하이사이드 스위치에 흐르는 전류가 소정의 임계값 이상인가 아닌가에 의거하여 과전류를 검지하는 것을 특징으로 하는 스위칭 전원장치.
  3. 제1항에 있어서,
    상기 인덕터와 그라운드(ground)의 사이에 접속된 로우사이드 스위치(low-side switch)를 구비하고,
    상기 과전류 검지부는, 상기 로우사이드 스위치에 흐르는 전류가 소정의 임계값 이상인가 아닌가에 의거하여 과전류를 검지하는 것을 특징으로 하는 스위칭 전원장치.
  4. 제3항에 있어서,
    상기 과전류 검지부는, 상기 로우사이드 스위치가 온인 기간에 상기 로우사이드 스위치에 흐르는 전류에 따른 로우사이드 스위치 전류신호를 샘플홀드(sample hold) 하고, 상기 하이사이드 스위치가 온인 기간에 샘플홀드 한 로우사이드 스위치 전류신호에 의거하여 과전류 검지를 하는 것을 특징으로 하는 스위칭 전원장치.
  5. 제1항 내지 제4항 중 어느 하나의 항에 있어서,
    상기 입력전압에 반비례함과 아울러 상기 출력전압에 비례하는 피드포워드 전류를 생성하는 피드포워드부(feed forward部)를 구비하고,
    상기 오프 타이머는, 상기 피드포워드부에 의하여 생성된 피드포워드 전류와 상기 과전류 검지부에 의한 검지결과에 의거하여, 상기 하이사이드 스위치를 강제적으로 오프 하는 기간을 결정하고, 결정된 기간에 의거하는 강제오프신호를 생성하는 것을 특징으로 하는 스위칭 전원장치.
  6. 제1항 내지 제3항 중 어느 하나의 항에 있어서,
    상기 램프신호 생성부에 의하여 생성된 램프신호의 진폭에 따른 진폭신호를 생성하는 진폭신호 생성부(振幅信號 生成部)를 구비하고,
    상기 제어부는, 상기 진폭신호 생성부에 의하여 생성된 진폭신호에 의거하여, 상기 램프신호 생성부에 의하여 생성된 램프신호의 진폭이 소정의 값을 유지하도록 상기 하이사이드 스위치의 온 폭(on 幅)을 제어하는 것을 특징으로 하는 스위칭 전원장치.
  7. 제1항 내지 제3항 중 어느 하나의 항에 있어서,
    상기 램프신호 생성부에 의하여 생성된 램프신호의 진폭에 따른 진폭신호를 생성하는 진폭신호 생성부를 구비하고,
    상기 제어부는, 상기 진폭신호 생성부에 의하여 생성된 진폭신호에 의거하여, 상기 램프신호 생성부에 의하여 생성된 램프신호의 진폭이 소정의 값 미만인 경우에 상기 하이사이드 스위치의 온 폭을 넓히도록 제어함과 아울러, 상기 램프신호 생성부에 의하여 생성된 램프신호의 진폭이 소정의 값 이상인 경우에 상기 하이사이드 스위치의 온 폭을 좁히도록 제어하는 것을 특징으로 하는 스위칭 전원장치.
  8. 제6항에 있어서,
    상기 진폭신호 생성부는,
    상기 램프신호 생성부에 의하여 생성된 램프신호의 곡전압(谷電壓)을 유지하는 샘플홀드 회로(sample hold 回路)와,
    상기 샘플홀드 회로에 의하여 유지된 곡전압과 제2기준전압을 비교하고, 비교결과에 따른 오차증폭신호를 생성하여 진폭신호로서 출력하는 오차증폭기(誤差增幅器)를
    구비하는 것을 특징으로 하는 스위칭 전원장치.
  9. 제7항에 있어서,
    상기 진폭신호 생성부는,
    상기 램프신호 생성부에 의하여 생성된 램프신호의 곡전압(谷電壓)을 유지하는 샘플홀드 회로(sample hold 回路)와,
    상기 샘플홀드 회로에 의하여 유지된 곡전압과 제2기준전압을 비교하고, 비교결과에 따른 오차증폭신호를 생성하여 진폭신호로서 출력하는 오차증폭기(誤差增幅器)를
    구비하는 것을 특징으로 하는 스위칭 전원장치.
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