WO2016098425A1 - 電圧変換回路、電子装置、および、電圧変換回路の制御方法 - Google Patents

電圧変換回路、電子装置、および、電圧変換回路の制御方法 Download PDF

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誉博 内藤
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Definitions

  • the present technology relates to a voltage conversion circuit, an electronic device, and a method for controlling the voltage conversion circuit.
  • the present invention relates to a voltage conversion circuit using a switching element, an electronic device, and a method for controlling the voltage conversion circuit.
  • a DC (Direct Current) -DC converter is used to convert a direct-current power supply voltage into a direct-current voltage required for each circuit and component in the electronic device.
  • Examples of the DC-DC converter include a linear converter that cuts fluctuations by a semiconductor element, and a switching converter that turns on and off a switching element.
  • the switching system is often used because of its high conversion efficiency.
  • PFM Pulse Frequency Modulation
  • PWM Pulse Width Modulation
  • the loss of the DC-DC converter includes a loss due to power consumption of a control circuit that performs switching control, a switching loss in a switching element, and an inductor loss in a coil. Of these losses, switching loss and inductor loss can be reduced by performing PFM control at a low switching frequency at a light load.
  • the control circuit since the control circuit must always operate during the switching control, it is difficult to reduce the power consumption of the control circuit.
  • This technology was created in view of such a situation, and aims to reduce the power consumption of the DC-DC converter.
  • a voltage generation unit that generates an output voltage based on the current when the current is supplied;
  • a stop control unit that outputs a signal for stopping supply, a current supply unit that supplies the current to the voltage generation unit until the signal is output, and operates the stop control unit during the current supply period.
  • a voltage conversion circuit including an intermittent control unit that stops the stop control unit when the signal is output, and a control method thereof. Thereby, when a signal is detected, the stop control unit stops.
  • the start timing detection unit compares the output voltage with a predetermined reference voltage and outputs the comparison result as a start timing detection signal, and the start timing is detected.
  • a detection signal control unit that fixes the comparison result to a predetermined fixed value after the end timing is detected. This brings about the effect that the comparison result between the output voltage and the predetermined reference voltage is fixed to a predetermined fixed value between the start timing and the end timing.
  • the stop control unit may detect when the predetermined period has elapsed from the start timing as the end timing. This brings about the effect that the time when the predetermined period has elapsed from the start timing is detected as the end timing.
  • the stop control unit may detect when the current reaches a predetermined peak value as the end timing. This brings about the effect that the end timing is detected when the current reaches a predetermined peak value.
  • the stop control unit compares the current with the predetermined peak value and outputs the comparison result as the signal, and a fixed mask period from the start timing. And a detection signal masking unit that masks the signal until the time elapses. As a result, the signal is masked from the start timing until a certain mask period elapses.
  • a backflow prevention unit for preventing backflow of the current may be further provided. This brings about the effect that the backflow of current is prevented.
  • the current reduction timing detection unit and the backflow prevention unit that start detection of a current reduction timing at which the current becomes lower than a predetermined set value are Is output
  • the path between the voltage generation unit and the ground terminal is controlled to be closed
  • the current drop timing is detected
  • the path is controlled to be opened, and the intermittent control unit is controlled.
  • the current decrease timing detection unit may be controlled to stop the detection of the current decrease timing.
  • the start timing detection unit compares the output voltage with a predetermined reference voltage and outputs the comparison result as a start timing detection signal, and the start timing is detected.
  • a detection signal control unit that fixes the comparison result to a predetermined fixed value after the end timing is detected. This brings about the effect that the comparison result between the output voltage and the predetermined reference voltage is fixed to a predetermined fixed value between the start timing and the end timing.
  • a voltage generation unit that generates an output voltage based on the current
  • a stop control unit that outputs a signal for stopping the supply of the current
  • the current supply unit that supplies the current to the voltage generation unit until the signal is output, and the stop control unit is operated during the current supply period, and the stop control unit is stopped when the signal is output
  • An electronic apparatus includes a voltage conversion circuit including an intermittent control unit, and a processing circuit that performs processing for controlling the output voltage. Thereby, when a signal is detected, the stop control unit stops.
  • FIG. 1 is a block diagram illustrating a configuration example of a DC-DC converter in a first embodiment.
  • FIG. It is a block diagram which shows one structural example of the voltage drop detection part in 1st Embodiment.
  • FIG. 3 is a block diagram illustrating a configuration example of a PMOS off timing detection unit according to the first embodiment.
  • FIG. It is a block diagram which shows the example of 1 structure of the NMOS off timing detection part in 1st Embodiment.
  • 3 is a timing chart illustrating an example of the operation of the DC-DC converter according to the first embodiment. It is a figure which shows an example of the power consumption of the DC-DC converter in 1st Embodiment. 3 is a flowchart showing an example of the operation of the DC-DC converter in the first embodiment.
  • FIG. 1 is a block diagram illustrating a configuration example of the information processing apparatus 100 according to the first embodiment.
  • the information processing apparatus 100 includes a bus 110, a processor 120, an interface 130, and a DC-DC converter 200.
  • the processor 120 controls the information processing apparatus 100 as a whole.
  • the processor 120 receives an external signal through the interface.
  • As the external signal for example, a signal for instructing the processor 120 to perform an operation, a converter enable signal EN, and the like are input.
  • the processor 120 performs an operation according to an external signal.
  • the processor 120 generates a voltage control signal VoCtrl and supplies the voltage control signal VoCtrl to the DC-DC converter 200 via the interface 130.
  • the processor 120 is an example of a processing circuit described in the claims.
  • the voltage control signal VoCtrl is a signal for controlling the value of the output voltage Vo of the DC-DC converter 200.
  • the power supply voltage that is, the output voltage Vo
  • the processor 120 controls the power supply voltage by the voltage control signal VoCtrl according to the required calculation processing speed.
  • the converter enable signal EN is a signal for controlling the DC-DC converter 200 to be enabled or disabled.
  • the converter enable signal EN is set to a high level when the DC-DC converter 200 is controlled to be enabled, and is set to a low level when the DC-DC converter 200 is controlled to be disabled.
  • a high level (enable) converter enable signal EN is input from the outside.
  • the interface 130 exchanges an external signal, a voltage control signal VoCtrl, a converter enable signal EN, and the like with an external device, the processor 120, and the bus 110.
  • the bus 110 exchanges a voltage control signal VoCtrl and a converter enable signal EN between the interface 130 and the DC-DC converter 200.
  • the DC-DC converter 200 converts a DC voltage.
  • the DC-DC converter 200 receives a converter enable signal EN and a voltage control signal VoCtrl from the bus 110 via signal lines 118 and 119.
  • the converter enable signal EN is set to a high level (enable)
  • a DC voltage is converted into a DC output voltage Vo according to the voltage control signal VoCtrl.
  • the DC-DC converter 200 supplies the output voltage Vo to the processor 120 via the power line 209.
  • the DC-DC converter 200 is an example of a voltage converter described in the claims.
  • the DC-DC converter 200 is provided in the information processing apparatus 100, the DC-DC converter 200 may be provided in an electronic device other than the information processing apparatus.
  • the information processing apparatus 100 is an example of an electronic device described in the claims.
  • FIG. 2 is a block diagram illustrating a configuration example of the DC-DC converter 200 according to the first embodiment.
  • the DC-DC converter 200 includes a voltage drop detection unit 210, a converter control unit 220, a PMOS off timing detection unit 230, an NMOS off timing detection unit 240, and a driver 250.
  • the DC-DC converter 200 includes a P-type MOS transistor 261, an N-type MOS transistor 262, a coil 270, and a capacitor 280.
  • the P-type MOS transistor 261 opens and closes a path between the power source and the coil 270 according to the control of the driver 250.
  • the N-type MOS transistor 262 opens and closes a path between the ground terminal and the coil 270 according to the control of the driver 250. These transistors are not controlled to be in the on state at the same time, and are both controlled to be in the off state or exclusively so that only one of them is in the on state. This is because when both the P-type MOS transistor 261 and the N-type MOS transistor 262 are turned on, the transistors are short-circuited between the power supply and the ground terminal, and a relatively large current flows.
  • the P-type MOS transistor 261 When the P-type MOS transistor 261 is controlled to be turned on by the driver 250, a current IL1 corresponding to the power supply voltage V DD is supplied to the coil 270. When the current IL1 is supplied, the coil 270 generates the output voltage Vo by self-induction. Capacitor 280 smoothes the output voltage Vo.
  • the P-type MOS transistor 261 is an example of a current supply unit described in the claims.
  • the coil 270 and the capacitor 280 are an example of a voltage generation unit described in the claims.
  • the N-type MOS transistor 262 is controlled to be turned on.
  • current flow I L2 coil 270 corresponding to the output voltage Vo the current value gradually decreases.
  • the current I L2 is, N-type MOS transistor 262 at the timing at which drops below "0" milliamps (mA) is controlled to the OFF state, the backflow is prevented.
  • the present invention is not limited to this configuration.
  • a thyristor or the like may be provided as a switching element instead of a MOS transistor.
  • the voltage drop detection unit 210 detects whether or not the output voltage Vo has dropped below the reference voltage V REF .
  • the voltage drop detection unit 210 generates a reference voltage V REF according to the voltage control signal VoCtrl when the converter enable signal EN is at a high level (enable), and compares the reference voltage V REF with the output voltage Vo. Then, voltage drop detection unit 210 supplies the comparison result to converter control unit 220 as voltage drop detection signal Vd.
  • voltage drop detection unit 210 stops operating and does not detect a voltage drop.
  • the timing when the output voltage Vo drops below the reference voltage V REF is treated as the start timing for starting the current supply to the coil 270.
  • the voltage drop detection unit 210 is an example of a start timing detection unit described in the claims.
  • the converter control unit 220 controls the entire DC-DC converter 200.
  • the converter control unit 220 generates the PMOS control signal Pon and the NMOS control signal Non based on the voltage drop detection signal Vd, the PMOS off timing detection signal P end, and the NMOS off timing detection signal N end .
  • the converter control unit 220 supplies the PMOS control signal Pon to the PMOS off timing detection unit 230 and the driver 250, and supplies the NMOS control signal Non to the NMOS off timing detection unit 240 and the driver 250.
  • the PMOS off timing detection signal P end is a signal indicating an end timing at which the power supply to the coil 270 is finished by turning off the P-type MOS transistor.
  • the NMOS off timing detection signal Nend is a signal indicating the current decrease timing when the current from the coil 270 is decreased to “0” milliampere (mA) or less.
  • the PMOS control signal Pon is a signal for controlling the P-type MOS transistor 261 to be in an on state or an off state. For example, a high level is set for the PMOS control signal Pon when the P-type MOS transistor 261 is turned on, and a low level is set when the P-type MOS transistor 261 is turned off.
  • the NMOS control signal Non is a signal for controlling the N-type MOS transistor 262 to be in an on state or an off state. For example, a high level is set for the NMOS control signal Non when the N-type MOS transistor 262 is turned on, and a low level is set when the N-type MOS transistor 262 is turned off.
  • Converter control unit 220 sets the PMOS control signal to the high level at the start timing indicated by voltage drop detection signal Vd. As a result, the P-type MOS transistor 261 is turned on and current supply to the coil 270 is started. Then, at the end timing indicated by the PMOS off timing detection signal Pend , the converter control unit 220 sets the PMOS control signal to a low level and the NMOS control signal to a high level. As a result, the P-type MOS transistor 261 is turned off, and the current supply to the coil 270 is completed. Then, at the timing indicated by the NMOS off timing detection signal Nend , the converter control unit 220 sets the NMOS control signal to a low level. As a result, the N-type MOS transistor 262 is turned off and current backflow is prevented.
  • Converter control unit 220 is an example of the intermittent control unit described in the claims.
  • the P-type MOS transistor 261 and the N-type MOS transistor 262 are repeatedly turned on and off.
  • the frequency at which these transistors are switched is controlled according to the magnitude of the load current of the processor 120 or the like. That is, converter control unit 220 performs PFM control. Converter control unit 220 may perform PWM control instead of PFM control.
  • the PMOS off timing detection unit 230 detects a PMOS off timing (that is, current supply end timing) at which the P-type MOS transistor 261 is turned off.
  • the PMOS off timing detection unit 230 detects a timing at which a predetermined period has elapsed after the PMOS control signal has become high level as a PMOS off timing (end timing).
  • PMOS off timing detector 230 upon detecting the PMOS off timing, and supplies to the converter control unit 220 generates a PMOS OFF timing detection signal P end The.
  • the PMOS off timing detection unit 230 is an example of a stop control unit described in the claims.
  • the NMOS off timing detection unit 240 detects an NMOS off timing at which the N-type MOS transistor 262 is turned off.
  • the NMOS off timing detection unit 240 refers to the current IL2 when the N-type MOS transistor 262 is in the on state, and detects the current drop timing when the value has dropped below “0” milliamperes (mA) as the NMOS off timing. To do.
  • PMOS off timing detection unit 230 supplies the converter control unit 220 generates a NMOS off-timing detection signal N end The upon detecting the NMOS off-timing (current drop time).
  • the NMOS off timing detection unit 240 is an example of a current decrease timing detection unit described in the claims.
  • the driver 250 controls the P-type MOS transistor 261 and the N-type MOS transistor 262.
  • the driver 250 inverts the PMOS control signal Pon and supplies it to the P-type MOS transistor 261 as the driver output signal PSW.
  • the driver 250 supplies the NMOS control signal Non to the N-type MOS transistor 262 as the driver output signal NSW.
  • driver 250 generates a driver output signal so that both P-type MOS transistor 261 and N-type MOS transistor 262 are not turned on. That is, the respective signals are generated so that the driver output signal PSW is not at a low level and the driver output signal NSW is not at a high level.
  • FIG. 3 is a block diagram illustrating a configuration example of the voltage drop detection unit 210 according to the first embodiment.
  • the voltage drop detection unit 210 includes a reference voltage generation unit 211 and a comparator 212.
  • the reference voltage generator 211 generates a constant reference voltage V REF in accordance with the voltage control signal VoCtrl.
  • the reference voltage generator 211 supplies the reference voltage V REF to the non-inverting input terminal (+) of the comparator 212.
  • the comparator 212 compares the output voltage Vo and the reference voltage VREF .
  • the output voltage Vo is input to the inverting input terminal ( ⁇ ) of the comparator 212, and the reference voltage V REF is input to the non-inverting input terminal (+).
  • a converter enable signal EN is input to the enable terminal of the comparator 212.
  • Comparator 212 when the converter enable signal EN is at high level, and supplies to the converter control unit 220 compares the result of the output voltage Vo and the reference voltage V REF as a voltage detection signal Vd.
  • the comparator 212 is an example of a voltage comparator described in the claims.
  • FIG. 4 is a block diagram illustrating a configuration example of the converter control unit 220 according to the first embodiment.
  • the converter control unit 220 includes a PMOS control signal generation unit 221 and an NMOS control signal generation unit 222.
  • the PMOS control signal generation unit 221 generates a PMOS control signal Pon.
  • the initial state of the PMOS control signal Pon is set to a low level, for example.
  • the PMOS control signal generation unit 221 sets the PMOS control signal Pon to a high level when the voltage detection signal Vd becomes a high level while the converter enable signal EN is at a high level (enable).
  • the PMOS control signal generation unit 221 holds the value of the PMOS control signal Pon when the converter enable signal EN is at a high level and the voltage detection signal Vd and the PMOS off timing detection signal Pend are at a low level. Then, when the PMOS off timing detection signal Pend becomes high level while the converter enable signal EN is at high level, the PMOS control signal generation unit 221 sets the PMOS control signal Pon to low level.
  • the NMOS control signal generator 222 generates an NMOS control signal Non.
  • the initial state of the NMOS control signal Non is set to a low level, for example.
  • the NMOS control signal generator 222 sets the NMOS control signal Non to a high level when the PMOS off timing detection signal Pend becomes a high level in a state where the converter enable signal EN is at a high level (enable).
  • the NMOS control signal generator 222 holds the value of the NMOS control signal Non when the converter enable signal EN is at a high level and the PMOS off timing detection signal P end and the NMOS off timing detection signal N end are at a low level. To do.
  • the NMOS control signal generation unit 222 sets the NMOS control signal Non to low level.
  • FIG. 5 is a diagram illustrating an example of an operation for controlling the P-type MOS transistor 261 of the converter control unit 220 according to the first embodiment.
  • the PMOS control signal Pon When the converter enable signal EN is at a low level (disabled), the PMOS control signal Pon is controlled to a low level.
  • the converter enable signal EN When the converter enable signal EN is at a high level (enable), the voltage drop detection signal Vd is at a high level, and the PMOS off timing detection signal Pend is at a low level, the PMOS control signal Pon is controlled to a high level.
  • the converter enable signal EN is at a high level and the voltage drop detection signal Vd and the PMOS off timing detection signal Pend are at a low level, the value of the PMOS control signal Pon is held.
  • the converter enable signal EN When the converter enable signal EN is high level, the voltage drop detection signal Vd is low level, and the PMOS off timing detection signal Pend is high level, the PMOS control signal Pon is controlled to low level.
  • FIG. 6 is a diagram illustrating an example of an operation for controlling the N-type MOS transistor 262 of the converter control unit 220 according to the first embodiment.
  • the converter enable signal EN is at a low level (disabled)
  • the NMOS control signal Non is controlled to a low level.
  • the converter enable signal EN is at a high level (enable)
  • the PMOS off timing detection signal P end is at a high level
  • the NMOS off timing detection signal N end is at a low level
  • the NMOS control signal Non is controlled to a high level.
  • the converter enable signal EN is at a high level and the PMOS off timing detection signal P end and the NMOS off timing detection signal N end are at a low level
  • the value of the NMOS control signal Non is held.
  • the converter enable signal EN is high level
  • the PMOS off timing detection signal P end is low level
  • the NMOS off timing detection signal N end is high level
  • the NMOS control signal Non is controlled to low level.
  • FIG. 7 is a block diagram illustrating a configuration example of the PMOS off timing detection unit 230 in the first embodiment.
  • the PMOS off timing detection unit 230 includes a switch 231 and an on-time timer 232.
  • the switch 231 supplies the power supply voltage V DD to the on-time timer 232 according to the PMOS control signal Pon.
  • the switch 231 supplies, for example, the power supply voltage V DD when the PMOS control signal Pon is at a high level, and the on-time timer 232 operates by the supply of the power supply voltage V DD .
  • the PMOS control signal Pon is used as an enable signal for controlling whether to operate the PMOS off timing detection unit 230 as well as on / off control of the P-type MOS transistor 261.
  • the switch 231 is provided outside the on-time timer 232, the switch 231 may be provided inside the on-time timer 232. Further, although the PMOS control signal Pon is used as the enable signal of the PMOS off timing detection unit 230, the converter control unit 220 may generate the enable signal separately from the PMOS control signal Pon.
  • the on-time timer 232 measures time for turning on the P-type MOS transistor 261.
  • FIG. 5 As a circuit of the on-time timer 232, for example, FIG. 5 is used.
  • the on-time timer 232 starts timing when the PMOS control signal Pon becomes a high level, and outputs a PMOS off timing detection signal P end over a certain pulse period when a time t pON shown in the following equation has elapsed.
  • . t pON (L ⁇ I Lpk ) / (V DD ⁇ Vo) Equation 1
  • L is the inductance of the coil 270, and its unit is, for example, Henry (H).
  • I Lpk is a value set in advance as a peak value of the current supplied to the coil 270, and its unit is, for example, milliampere (mA).
  • FIG. 8 is a block diagram illustrating a configuration example of the NMOS off timing detection unit 240 according to the first embodiment.
  • the NMOS off timing detection unit 240 includes a switch 241, a comparator 242, and a detection signal mask unit 243.
  • the detection signal mask unit 243 includes a switch 244, an on-delay timer 245, and a switch 246.
  • the switch 241 supplies the power supply voltage V DD to the comparator 242 according to the NMOS control signal Non.
  • the switch 241 supplies the power supply voltage V DD when the NMOS control signal Non is at a high level, and the comparator 242 operates by the supply of the power supply voltage V DD .
  • the switch 241 does not supply V DD and the comparator 242 stops.
  • the switch 244 supplies the power supply voltage V DD to the on-delay timer 245 in accordance with the NMOS control signal Non.
  • the switch 241 supplies the power supply voltage V DD when the NMOS control signal Non is at a high level, and the on-delay timer 245 operates by the supply of the power supply voltage V DD .
  • the switch 244 does not supply V DD and the on-delay timer 245 stops.
  • the NMOS control signal Non is used as an enable signal for controlling whether or not to operate the NMOS off timing detection unit 240 in addition to the on / off control of the N-type MOS transistor 262.
  • the switch 241 is provided outside the comparator 242, the switch 241 may be provided inside the comparator 242. Similarly, the switch 244 may be provided inside the on-delay timer 245. Further, although the NMOS control signal Non is used as the enable signal of the NMOS off timing detection unit 240, the converter control unit 220 may generate the enable signal separately from the NMOS control signal Non.
  • the switching frequency f SW is obtained by the following equation.
  • Io is a load current of a load such as the processor 120, and its unit is, for example, milliampere (mA).
  • T sw is a switching period, and its unit is, for example, second (s).
  • the unit of the switching frequency f SW is, for example, hertz (H).
  • the switching frequency f SW is controlled to a value corresponding to the load current Io. That is, voltage conversion is performed by PFM control.
  • a timer for measuring the ON time tnON of Expression 2 may be provided instead of the comparator 242.
  • the timer may start timing when the NMOS control signal Non becomes high level, and output the NMOS off timing detection signal N end when t nON has elapsed.
  • the on-delay timer 245 supplies a signal obtained by delaying the rising edge of the NMOS control signal Non over a certain mask period tz to the switch 246 as a mask period control signal ZBT.
  • the mask period control signal ZBT is used as a signal for controlling the mask period tz for masking the NMOS off-timing detection signal N end The.
  • the a low level to a mask period control signal ZBT is set, a high level is set when not masked.
  • the switch 246 opens and closes a path between the comparator 242 and the converter control unit 220 in accordance with the mask period control signal ZBT.
  • the switch 246 shifts to a closed state when the mask period control signal ZBT is at a high level, and shifts to an open state when the mask period control signal ZBT is at a low level.
  • the NMOS off-timing detection signal N end The is generated by the comparator 242, the signal is output to converter control unit 220.
  • the NMOS off timing detection signal N end is masked and is not output to the converter control unit 220.
  • the detection signal mask unit 243 masks the NMOS off timing detection signal N end over the mask period tz after the NMOS control signal Non becomes high level. This mask control can suppress malfunction caused by the intermittent operation of the NMOS off timing detection unit 240.
  • the comparator 242 may malfunction immediately after enabling the comparator 242. Further, when the N-type MOS transistor 262 is switched, a spike voltage or a spike current due to a parasitic element is generated at the LX terminal connecting the coil 270 and the driver 250, which may cause the NMOS off timing detection signal Nend to be erroneously detected. There is. However, since the detection signal mask unit 243 masks the NMOS off timing detection signal N end , it is possible to prevent these malfunctions and detection signals upon erroneous detection from being output to the converter control unit 220. Thereby, the operation of the DC-DC converter 200 is stabilized. Note that the detection signal mask unit 243 may not be provided in the case where there is no possibility that these malfunctions or erroneous detections occur.
  • FIG. 9 is a timing chart showing an example of the operation of the DC-DC converter 200 in the first embodiment.
  • the voltage drop detection unit 210 outputs a high level voltage drop detection signal Vd.
  • the converter control unit 220 controls the PMOS control signal Pon to high level.
  • the P-type MOS transistor 261 is turned on by the high level PMOS control signal Pon, and the output voltage Vo rises. As a result, the output voltage Vo becomes equal to or higher than the reference voltage VREF , and the voltage drop detection signal Vd becomes a low level.
  • PMOS off-timing detection unit 230 outputs a PMOS-off timing detection signal P end The.
  • the converter control unit 220 controls the PMOS control signal Pon to a low level and controls the NMOS control signal Non to a high level.
  • the P-type MOS transistor 261 is turned off by the low-level PMOS control signal Pon, and the current supply to the coil 270 is completed.
  • the PMOS off timing detector 230 is controlled to be enabled when the PMOS control signal Pon is at a high level, and disabled while the PMOS control signal Pon is at a low level. 9 indicates a period during which the PMOS off timing detection unit 230 is enabled.
  • the NMOS off timing detection signal N end is masked until the mask period tz elapses from the timing T2.
  • the detection signal mask unit 243 controls the mask period control signal ZBT to a high level.
  • NMOS off-timing detection unit 240 outputs an NMOS off-timing detection signal N end The.
  • the converter control unit 220 controls the NMOS control signal Non to a low level. Due to the low level NMOS control signal Non, the N-type MOS transistor 262 shifts to an off state, and current backflow is prevented.
  • the NMOS off timing detector 240 is controlled to be enabled while the NMOS control signal Non is at a high level, and disabled while the NMOS control signal Non is at a low level.
  • a gray portion in FIG. 9 indicates a period during which the NMOS off timing detection unit 240 is enabled. Note that circuits other than the PMOS off timing detection unit 230 and the NMOS off timing detection unit 240 (such as the converter control unit 220) always operate during a period in which the converter enable signal EN is enabled.
  • the voltage drop detection unit 210 outputs a high level voltage drop detection signal Vd, and switching control of the MOS transistors (261 and 262) is performed. .
  • the converter control unit 220 enables the PMOS off timing detection unit 230 and disables it during the period from the current supply start timing (T1) to the end timing (T2). Yes. Further, the converter control unit 220 enables the NMOS off timing detection unit 240 during the period from the end timing (T2) to the timing (T4) when the zero current is detected, and disables the other periods. Yes. Thus, converter control unit 220 intermittently controls PMOS off timing detection unit 230 and NMOS off timing detection unit 240. Therefore, the power consumption of the DC-DC converter 200 can be reduced as compared with a circuit such as Non-Patent Document 1 in which those detection units (230 and 240) are always enabled during switching control.
  • the program can calculate the on-time t pON , t nON , the switching frequency f SW and the switching period T sw from the respective input values using the equations 1 to 3. Further, from these parameters, the following equation, the duty ratio D PON of P-type MOS transistor 261, the duty ratio D NOn and idle periods T idle the N-type MOS transistor 262 is calculated.
  • D pON t pON / T sw
  • D nON t nON / T sw
  • idle T sw - (T pON + T nON)
  • the current consumption of each unit described above is expressed as a relative value when the current consumption Icc_cont of the control circuit is 100.
  • I cc_AOT I q_AOT ⁇ D pON
  • I cc_ZCD I q_ZCD ⁇ D nON
  • Icc_int Iq_VOD + Icc_AOT + Icc_ZCD + Iq_Others
  • Table 2 illustrates the results of calculating the respective current consumption when the intermittent control is not performed and when the intermittent control is performed using these equations.
  • FIG. 10 is a diagram illustrating the current consumption of the DC-DC converter 200 illustrated in Table 2.
  • the vertical axis represents current consumption
  • the horizontal axis represents calculation conditions.
  • the current consumption of each circuit is an integral value of the current consumption during the operation period of the circuit, so that the current consumption can be greatly reduced according to the load current Io by intermittent control.
  • the current consumption of the control circuit is 4.32 (%). That is, the intermittent control can reduce the current consumption by 95.7% compared to the case without intermittent.
  • the ratio of the intermittent pause time (T sw ⁇ t pON ⁇ t nON ) with respect to the switching cycle T sw becomes higher as the load becomes lighter, the effect of reducing the current consumption of the control circuit is increased and the power conversion efficiency is increased. be able to.
  • the load current Io is 100 milliamperes (mA)
  • the current consumption of the control circuit is 36.0 (%)
  • the load current Io is 1 milliampere (mA)
  • the current consumption is 4. It has fallen to 32 (%).
  • FIG. 11 is a flowchart showing an example of the operation of the DC-DC converter 200 in the first embodiment. This operation starts, for example, when the enable is set in the converter enable signal EN.
  • DC-DC converter 200 first, the output voltage Vo to determine whether lower or not than the reference voltage V REF (step S901). If the output voltage Vo is lower than the reference voltage V REF (step S901: Yes), DC-DC converter 200, a P-type MOS transistor 261 and a PMOS control signal Pon at the high level to the ON state (step S902) . Also, the DC-DC converter 200 controls the PMOS off timing detection unit 230 to be enabled (step S903).
  • the DC-DC converter 200 determines whether or not the PMOS off timing is detected (step S904). When the PMOS off timing is not detected (step S904: No), the DC-DC converter 200 returns to step S904.
  • the DC-DC converter 200 sets the PMOS control signal Pon to a low level to turn off the P-type MOS transistor 261 (step S905). Also, the DC-DC converter 200 controls the PMOS off timing detection unit 230 to be disabled (step S906). Then, the DC-DC converter 200 sets the NMOS control signal Non to a high level to turn on the N-type MOS transistor 262 (step S907). Further, the DC-DC converter 200 controls the NMOS off timing detection unit 240 to be enabled (step S908).
  • step S909 determines whether or not the NMOS off timing is detected.
  • step S909: No the DC-DC converter 200 returns to step S909.
  • step S909: Yes the DC-DC converter 200 sets the NMOS control signal Non to a low level to turn off the N-type MOS transistor 262 (step S910). Further, the DC-DC converter 200 controls the NMOS off timing detection unit 240 to be disabled (step S911). When the output voltage Vo is equal to or higher than the reference voltage V REF (step S901: No), or after step S911, the DC-DC converter 200 returns to step S901.
  • the PMOS off timing control unit 230 when the start timing is detected, the PMOS off timing control unit 230 starts operating, and when the end timing is detected, the converter control unit 220 detects the PMOS off timing. The unit 230 is stopped. That is, the PMOS off timing detection unit 230 operates during the period from the start timing to the end timing and stops during other periods, so that the power consumption of the entire DC-DC converter 200 can be suppressed.
  • Second Embodiment> In the first embodiment described above, switching control is performed immediately after the DC-DC converter 200 is started. However, an analog circuit that operates intermittently (for example, the PMO off timing detection unit 230) malfunctions immediately after the startup. There is a fear. If a malfunction occurs in the PMO off timing detection unit 230 or the like, problems such as inductor current overcurrent and reverse current, or abnormal output voltage may occur. For this reason, it is desirable that all the circuits in the DC-DC converter 200 are enabled and a bias current is allowed to flow within a certain preparation period t SU from the start.
  • the DC-DC converter 200 according to the second embodiment is different from the first embodiment in that all the circuits in the DC-DC converter 200 are controlled to be enabled for a certain period of time after startup.
  • FIG. 12 is a block diagram illustrating a configuration example of the DC-DC converter 200 according to the second embodiment.
  • the DC-DC converter 200 according to the second embodiment is different from the first embodiment in that it further includes a start control unit 290.
  • the activation control unit 290 controls all the circuits in the DC-DC converter 200 to be enabled over a certain preparation period tSU after activation.
  • the activation control unit 290 disables the output of the driver 250 over a period from when the converter enable signal EN is enabled until the preparation period tSU elapses, and generates an output enable signal OEN that is enabled after the period elapses.
  • the output enable signal OEN is set to a high level when controlled to enable, and set to a low level when controlled to disable.
  • the activation control unit 290 generates the activation enable signal BEN that enables the circuit for the preparation period tSU from when the converter enable signal EN is set to enable and disables the circuit outside the preparation period.
  • the start enable signal BEN is set to a high level when controlled to enable, and set to a low level when controlled to disable.
  • the activation control unit 290 supplies the activation enable signal BEN to the converter control unit 220 and supplies the output enable signal OEN to the driver 250.
  • the converter control unit 220 of the second embodiment sets the PMOS control signal Pon and the NMOS control signal Non to high level (enable) over a period (preparation period) in which the activation enable signal BEN is high level. After the preparation period has elapsed, the same switching control as that in the first embodiment is performed.
  • the driver 250 controls the P-type MOS transistor 261 and the N-type MOS transistor 262 to be in an off state when the output enable signal OEN is at a low level (disabled). On the other hand, when the output enable signal OEN is at a high level (enable), the driver 250 turns the transistor on and off according to the PMOS control signal Pon and the NMOS control signal Non, as in the first embodiment.
  • FIG. 13 is a block diagram illustrating a configuration example of the activation control unit 290 according to the second embodiment.
  • the activation control unit 290 includes an output enable generation unit 291 and an activation enable generation unit 293.
  • the output enable generation unit 291 includes an on-delay timer 292.
  • On-delay timer 292 is for generating a signal obtained by delaying over the rising to the preparation period t SU of the converter enable signal EN as an output enable signal OEN.
  • the on-delay timer 292 supplies the output enable signal OEN to the driver 250 and the start enable generation unit 293.
  • the activation enable generator 293 generates an activation enable signal BEN. For example, if the converter enable signal EN is at a high level and the output enable signal OEN is at a low level, the activation enable generation unit 293 sets the activation enable BEN to a high level, and otherwise sets it to a low level. .
  • FIG. 14 is a diagram illustrating an example of the operation of the activation enable generation unit 293 according to the second embodiment.
  • the activation enable generation unit 293 sets the activation enable signal BEN to a low level.
  • the activation enable generation unit 293 sets the activation enable signal BEN to a high level.
  • FIG. 15 is a diagram illustrating an example of an operation for controlling the P-type MOS transistor 261 of the converter control unit 220 according to the second embodiment.
  • the converter enable signal EN is at a low level (disabled)
  • the PMOS control signal is controlled to a low level.
  • both the converter enable signal EN and the start enable signal BEN are at a high level (enable)
  • the PMOS control signal Pon is set to a high level.
  • the converter enable signal EN is at a high level and the start enable signal BEN is at a low level, the same PMOS control signal Pon as that in the first embodiment is generated.
  • FIG. 16 is a diagram illustrating an example of an operation for controlling the N-type MOS transistor 262 of the converter control unit 220 according to the second embodiment.
  • the converter enable signal EN is at a low level (disabled)
  • the NMOS control signal Non is controlled to a low level.
  • both the converter enable signal EN and the start enable signal BEN are at a high level (enable)
  • the NMOS control signal Non is set to a high level.
  • an NMOS control signal Non similar to that in the first embodiment is generated.
  • FIG. 17 is a timing chart showing an example of the operation of the DC-DC converter 200 in the second embodiment.
  • the converter enable signal EN is set to a high level at timing T11
  • the start enable signal BEN is set to a high level until a predetermined preparation period tSU elapses.
  • the activation enable signal BEN is controlled to a low level
  • the output enable signal OEN is controlled to a high level.
  • DC-DC converter 200 operates by passing a bias current to each circuit therein.
  • driver 250 controls P-type MOS transistor 261 and N-type MOS transistor 262 to be in an off state. Then, after timing T12, the same switching control as in the first embodiment is performed.
  • this preparatory period tSU a sufficient time is set from the state where all analog circuits (PMOS off timing detection unit 230 and the like) are stopped to the circuit state during the intermittent pause (idle period).
  • a preparation period is generally required because the state of the analog circuit is different between the stop state and the intermittent stop state.
  • the stop state it is required to stop the circuit reliably and suppress the current consumption to zero, and during the intermittent stop, a standby state is required in which the current consumption is suppressed but the normal operation is started in a very short time.
  • the stop state and the intermittent stop state are the same in that the circuit operation is stopped, the internal state is different. Therefore, the necessary preparation period tSU is provided based on the difference in the state.
  • each circuit such as the PMOS off timing detection unit 230 is operated without being stopped within a certain preparation period immediately after startup, the DC-DC converter 200 can be started stably.
  • the comparison result of the comparator 212 is output as it is as the voltage drop detection signal Vd.
  • the delay time from when the output voltage Vo rises to V REF or more until the voltage drop detection signal Vd is inverted may be long. If this delay time is long, circuits after the comparator 212 (such as the converter control unit 220) may malfunction, causing problems such as a decrease in voltage conversion efficiency, an increase in ripple voltage, and an output overvoltage abnormality.
  • the DC-DC converter 200 according to the third embodiment is different from the first embodiment in that the voltage drop detection signal Vd is fixed at a low level during a period in which the PMOS control signal Pon is at a high level.
  • FIG. 18 is a block diagram illustrating a configuration example of the voltage drop detection unit 210 according to the third embodiment.
  • This voltage drop detection unit 210 is different from the first embodiment in that it further includes a switch 213 and a buffer 214.
  • One end of the switch 213 is connected to the output terminal of the comparator 212 and the input terminal of the buffer 214, and the other end is grounded.
  • the switch 213 shifts to a closed state when the PMOS control signal Pon is at a high level, and shifts to an open state when the PMOS control signal Pon is at a low level.
  • the output terminal of the buffer 214 is connected to the converter control unit 220.
  • the voltage drop detection signal Vd is fixed at the low level during the period in which the PMOS control signal Pon is at the high level.
  • the fixing is released.
  • the converter control unit 220 generates a signal for controlling the switch 213 in the closed state for the on time tpON separately from the PMOS control signal Pon. Also good.
  • FIG. 19 is a timing chart showing an example of the operation of the DC-DC converter 200 in the comparative example of the third embodiment.
  • the comparator 212 When the output voltage Vo drops below the reference voltage V REF at timing T1, the comparator 212 generates a high level voltage drop detection signal Vd. Then, the output voltage Vo after the timing T1 has risen above the reference voltage V REF, with respect to the timing at which the output voltage Vo is equal to or greater than the reference voltage V REF (immediately after T1), the voltage drop detection signal Vd Assume that the timing T21 for inversion to the low level is greatly delayed. For example, it is assumed that the timing T21 is delayed after the timing T4 when the N-type MOS transistor 262 is controlled to be turned off.
  • the PMOS control signal Pon is again controlled to the high level without shifting to the idle period at the timing T4. As a result, useless switching is performed and a malfunction occurs in the circuit.
  • the voltage drop detection signal Vd is fixed to the low level during the period in which the PMOS control signal Pon is at the high level, so that the inversion timing delay of the voltage drop detection signal Vd is delayed. Can prevent malfunctions.
  • the back flow is prevented by controlling the N-type MOS transistor 262 to the off state.
  • backflow can be prevented by providing a diode instead of the switching element.
  • the power consumption is larger than that in the case of using the NMOS transistor 262, but the switching control of the transistor becomes unnecessary.
  • the DC-DC converter 200 of the fourth embodiment is different from that of the first embodiment in that a diode that prevents backflow is provided instead of the N-type MOS transistor 262.
  • FIG. 20 is a block diagram illustrating a configuration example of the DC-DC converter 200 according to the fourth embodiment.
  • the DC-DC converter 200 of the fourth embodiment is different from that of the first embodiment in that it includes a diode 263 instead of the N-type MOS transistor 262 and does not include the NMOS off timing detection unit 240. Further, the converter control unit 220 of the fourth embodiment differs from the first embodiment in that the NMOS control signal generation unit 222 is not provided.
  • the anode of the diode 263 is grounded, and the cathode is connected to the P-type MOS transistor 261 and the coil 270. Since this diode 263 allows current to flow only in the direction from the anode to the cathode, the diode 263 prevents the current from flowing back from the coil 270.
  • the detection of the PMOS off timing is detected by the on time timer 232.
  • the current I L1 supplied to the coil 270 by the comparator may be compared with the peak current I Lpk and the time when the current I L1 reaches I Lpk may be detected as the PMOS off timing.
  • DC-DC converter 200 of the fifth embodiment, the first embodiment in that it detects when the current I L1 reaches the I Lpk by comparing the current I L1 and the peak current I Lpk as PMOS off timing The form is different.
  • FIG. 21 is a block diagram illustrating a configuration example of the PMOS off timing detection unit 230 according to the fifth embodiment.
  • the fifth PMOS off timing detection unit 230 includes a switch 233, a comparator 234, and a detection signal mask unit 235.
  • the detection signal mask unit 235 includes a switch 236, an on-delay timer 237, and a switch 238.
  • the switch 233 supplies the power supply voltage V DD to the comparator 234 according to the PMOS control signal Pon. For example, the switch 233 supplies the power supply voltage V DD when the PMOS control signal Pon is at a high level, and does not supply V DD when the PMOS control signal Pon is at a low level.
  • the comparator 234 compares the current I L1 supplied to the coil 270 with the peak current I Lpk .
  • the current IL1 is input to the non-inverting input terminal (+) of the comparator 234, and the peak current ILpk is input to the inverting input terminal (-).
  • the switch 236 supplies the power supply voltage V DD to the on-delay timer 237 according to the PMOS control signal Pon. For example, the switch 236 supplies the power supply voltage V DD when the PMOS control signal Pon is at a high level, and does not supply V DD when the PMOS control signal Pon is at a low level.
  • the on-delay timer 237 supplies a signal obtained by delaying the rising edge of the PMOS control signal Pon over a certain mask period tz to the switch 238 as a mask period control signal ZBT.
  • the switch 238 opens and closes the path between the comparator 234 and the converter control unit 220 in accordance with the mask period control signal ZBT.
  • the switch 238 shifts to a closed state when the mask period control signal ZBT is at a high level, and shifts to an open state when the mask period control signal ZBT is at a low level.
  • the switch 233 is provided outside the comparator 234, the switch 233 may be provided inside the comparator 234. Similarly, the switch 236 may be provided inside the on-delay timer 237. In addition, when there is no possibility of malfunction or erroneous detection immediately after enabling the comparator 234, the detection signal mask unit 235 may be omitted.
  • the DC-DC converter 200 detects the time when the current I L1 reaches the peak current I Lpk as the PMOS off timing. This can be used to control the PMOS off timing.
  • FIG. 22 is a block diagram illustrating a configuration example of the information processing apparatus 100 according to the sixth embodiment.
  • the information processing apparatus 100 according to the sixth embodiment differs from the first embodiment in that it further includes DC-DC converters 201 and 202.
  • the configurations of the DC-DC converters 201 and 202 are the same as those of the DC-DC converter 200. However, different converter enable signals and voltage control signals are input to the DC-DC converters 200, 201, and 202, respectively.
  • the converter enable signal EN0 and the voltage control signal VoCtrl0 are input to the DC-DC converter 200
  • the converter enable signal EN1 and the voltage control signal VoCtrl1 are input to the DC-DC converter 201.
  • the DC-DC converter 202 also receives a converter enable signal EN2 and a voltage control signal VoCtrl2.
  • DC-DC converters 200 to 202 can convert voltage with high conversion efficiency by intermittent control as described above. For this reason, the power consumption of the information processing apparatus 100 as a whole can be reduced by using these converters as the power source of the processor 120.
  • the DC-DC converters 200 to 202 perform the PFM control, the conversion efficiency is increased particularly in a light load, so that the power consumption reduction effect is increased.
  • the processor 120 stops the DC-DC converter (200, 201, or 202) that supplies power to unnecessary circuits among the internal circuits according to the required calculation amount and processing content.
  • the processor 120 stops some of the DC-DC converters to reduce power consumption. be able to.
  • the processing procedure described in the above embodiment may be regarded as a method having a series of these procedures, and a program for causing a computer to execute these series of procedures or a recording medium storing the program. You may catch it.
  • a recording medium for example, a CD (Compact Disc), an MD (MiniDisc), a DVD (Digital Versatile Disc), a memory card, a Blu-ray disc (Blu-ray (registered trademark) Disc), or the like can be used.
  • this technique can also take the following structures.
  • a voltage generation unit that generates an output voltage based on the current when a current is supplied;
  • a stop control unit that outputs a signal for stopping the supply of the current;
  • a current supply unit for supplying the current to the voltage generation unit until the signal is output;
  • a voltage conversion circuit comprising: an intermittent control unit that operates the stop control unit during the current supply period and stops the stop control unit when the signal is output.
  • the start timing detector A voltage comparator that compares the output voltage with a predetermined reference voltage and outputs the comparison result as a start timing detection signal;
  • the voltage conversion circuit according to (2) further comprising: a detection signal control unit that fixes the comparison result to a predetermined fixed value during a period from when the start timing is detected to when an end timing is detected.
  • a detection signal control unit that fixes the comparison result to a predetermined fixed value during a period from when the start timing is detected to when an end timing is detected.
  • the stop control unit detects when a predetermined period has elapsed from the start timing as the end timing.
  • the voltage conversion circuit according to (2) or (3), wherein the stop control unit detects when the current reaches a predetermined peak value as the end timing.
  • the stop control unit A current comparator that compares the current with the predetermined peak value and outputs the comparison result as the signal;
  • the voltage conversion circuit according to (5) further comprising: a signal mask unit that masks the signal during a period from the start timing until a certain mask period elapses.
  • a current decrease timing detection unit that starts detection of a current decrease timing at which the current becomes lower than a predetermined set value and the backflow prevention unit are configured to output the signal when the signal is output.
  • the said intermittent control part is a voltage conversion circuit of the said (7) description which stops the detection of the said current fall timing by controlling the said current fall timing detection part, when the said current fall timing is detected.
  • Any one of (1) to (8), further including a start control unit that controls and operates the stop control unit over a predetermined preparation period from the start of generation of the output voltage The voltage conversion circuit described in 1.
  • a current supply unit that supplies current to the voltage generation unit, an intermittent control unit that operates the stop control unit during the current supply period, and stops the stop control unit when the signal is output; and an intermittent control unit;
  • a plurality of voltage conversion circuits each comprising: An electronic device comprising: a processing circuit that performs processing for controlling the output voltage of each of the plurality of voltage conversion circuits.
  • a method for controlling a voltage conversion circuit comprising: an intermittent control unit that operates the stop control unit during the current supply period and stops the stop control unit when the signal is output.
  • Information processing device 110 Bus 120 Processor 130 Interface 200, 201, 202 DC-DC converter 210 Voltage drop detection unit 211 Reference voltage generation unit 212, 234, 242 Comparator 213, 231, 233, 236, 238, 241, 244, 246 Switch 214 Buffer 220 Converter control unit 221 PMOS control signal generation unit 222 NMOS control signal generation unit 230 PMOS off timing detection unit 232 On time timer 235, 243 Detection signal mask units 237, 245, 292 On delay timer 240 NMOS off timing detection unit 250 Driver 261 P-type MOS transistor 262 N-type MOS transistor 263 Diode 270 Coil 280 Capacitor 290 Start control unit 91 output enable generation unit 293 start enable generator unit

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Abstract

　ＤＣ－ＤＣコンバータの消費電力を低減する。　電圧変換回路は、電圧生成部、停止制御部、電流供給部、および、間欠制御部を具備する。電圧生成部は、電流が供給されると電流に基づいて出力電圧を生成する。停止制御部は、電流の供給を停止させるための信号を出力する。電流供給部は、その信号が出力されるまで電流を電圧生成部に供給する。間欠制御部は、電流の供給期間において停止制御部を動作させ、信号が出力されると停止制御部を停止させる。

Description

電圧変換回路、電子装置、および、電圧変換回路の制御方法
　本技術は、電圧変換回路、電子装置、および、電圧変換回路の制御方法に関する。詳しくは、スイッチング素子を用いる電圧変換回路、電子装置、および、電圧変換回路の制御方法に関する。
　従来より、電子機器においては、直流の電源電圧を、その電子機器内部の回路や部品のそれぞれに必要な直流電圧に変換するために、ＤＣ（Direct Current）－ＤＣコンバータが用いられている。このＤＣ－ＤＣコンバータの種類として、半導体素子により変動分をカットするリニア方式のコンバータや、スイッチング素子をオンオフするスイッチング方式のコンバータなどが挙げられる。これらの方式の中では、その変換効率の高さから、スイッチング方式がよく用いられている。
　このスイッチング方式の制御としては、周波数を制御するＰＦＭ（Pulse Frequency Modulation）制御や、パルス幅を制御するＰＷＭ（Pulse Width Modulation）制御が挙げられる。このＰＷＭ制御では、負荷の大きさにかかわらず、一定の周波数でスイッチングするために一定のスイッチング損失が生じる。これに対し、ＰＦＭ制御では、負荷が小さいほどスイッチングの周波数を低下させるため、軽負荷におけるスイッチング損失を低減することができる。このため、軽負荷ではＰＦＭ制御がよく用いられる（例えば、非特許文献１参照。）。
Biranchinath Sahu, et al., "An Accurate, Low-Voltage, CMOS Switching Power Supply With Adaptive On-Time Pulse-Frequency Modulation (PFM) Control", IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS-1: REGULAR PAPERS, VOL. 54, NO. 2, FEBRUARY 2007
　上述のＰＦＭ制御のＤＣ－ＤＣコンバータでは、そのコンバータ内の電力の損失が少ないほど変換効率を高くすることができるため、損失を可能な限り低減させることが望ましい。ここで、ＤＣ－ＤＣコンバータの損失としては、スイッチング制御を行う制御回路の消費電力による損失のほか、スイッチング素子におけるスイッチング損失や、コイルにおけるインダクタ損失などがある。これらの損失のうちスイッチング損失およびインダクタ損失については、軽負荷において低いスイッチング周波数によりＰＦＭ制御を行うことにより低減させることができる。しかしながら、制御回路は、スイッチング制御中において常に動作していなくてはならないため、この制御回路の消費電力を低減することは困難である。
　本技術はこのような状況に鑑みて生み出されたものであり、ＤＣ－ＤＣコンバータの消費電力を低減することを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、電流が供給されると上記電流に基づいて出力電圧を生成する電圧生成部と、上記電流の供給を停止させるための信号を出力する停止制御部と、上記信号が出力されるまで上記電流を上記電圧生成部に供給する電流供給部と、上記電流の供給期間において上記停止制御部を動作させ、上記信号が出力されると上記停止制御部を停止させる間欠制御部とを具備する電圧変換回路、および、その制御方法である。これにより、信号が検出されると停止制御部が停止するという作用をもたらす。
　また、この第１の側面において、上記供給期間の開始タイミングを検出する開始タイミング検出部をさらに具備し、上記停止制御部は、上記供給期間の終了タイミングを検出して上記信号を出力してもよい。これにより、開始タイミングから終了タイミングまでの間において、出力電圧と所定の基準電圧との比較結果が所定の固定値に固定されるという作用をもたらす。
　また、この第１の側面において、上記開始タイミング検出部は、上記出力電圧と所定の基準電圧とを比較して当該比較結果を開始タイミング検出信号として出力する電圧比較器と、上記開始タイミングが検出されてから終了タイミングが検出されるまでの間において上記比較結果を所定の固定値に固定する検出信号制御部とを備えてもよい。これにより、開始タイミングから終了タイミングまでの間において、出力電圧と所定の基準電圧との比較結果が所定の固定値に固定されるという作用をもたらす。
　また、この第１の側面において、上記停止制御部は、上記開始タイミングから所定期間が経過したときを上記終了タイミングとして検出してもよい。これにより、開始タイミングから所定期間が経過したときが終了タイミングとして検出されるという作用をもたらす。
　また、この第１の側面において、上記停止制御部は、上記電流が所定のピーク値に達したときを上記終了タイミングとして検出してもよい。これにより電流が所定のピーク値に達したときに終了タイミングが検出されるという作用をもたらす。
　また、この第１の側面において、上記停止制御部は、上記電流と上記所定のピーク値とを比較して当該比較結果を上記信号として出力する電流比較器と、上記開始タイミングから一定のマスク期間が経過するまでの間において上記信号をマスクする検出信号マスク部とを備えてもよい。これにより、開始タイミングから一定のマスク期間が経過するまでの間において、信号がマスクされるという作用をもたらす。
　また、この第１の側面において、上記電流の逆流を防止する逆流防止部をさらに具備してもよい。これにより、電流の逆流が防止されるという作用をもたらす。
　また、この第１の側面において、上記信号が出力された場合には上記電流が所定の設定値より低くなる電流低下タイミングの検出を開始する電流低下タイミング検出部と上記逆流防止部は、上記信号が出力された場合には上記電圧生成部と接地端子との間の経路を閉状態に制御し、上記電流低下タイミングが検出された場合には上記経路を開状態に制御し、上記間欠制御部は、上記電流低下タイミングが検出された場合には上記電流低下タイミング検出部を制御して上記電流低下タイミングの検出を停止させてもよい。これにより、信号が出力された場合には、電流低下タイミング検出部による電流低下タイミングの検出が停止するという作用をもたらす。
　また、この第１の側面において、上記出力電圧の生成開始が指示されたときから所定の準備期間に亘って上記停止制御部を制御して動作させる起動制御部をさらに具備してもよい。これにより、所定の準備期間に亘って終了タイミング検出部が動作するという作用をもたらす。
　また、この第１の側面において、上記開始タイミング検出部は、上記出力電圧と所定の基準電圧とを比較して当該比較結果を開始タイミング検出信号として出力する電圧比較器と、上記開始タイミングが検出されてから終了タイミングが検出されるまでの間において上記比較結果を所定の固定値に固定する検出信号制御部とを備えてもよい。これにより、開始タイミングから終了タイミングまでの間において、出力電圧と所定の基準電圧との比較結果が所定の固定値に固定されるという作用をもたらす。
　また、本技術の第２の側面は、電流が供給されると上記電流に基づいて出力電圧を生成する電圧生成部と、上記電流の供給を停止させるための信号を出力する停止制御部と、上記信号が出力されるまで上記電流を上記電圧生成部に供給する電流供給部と、上記電流の供給期間において上記停止制御部を動作させ、上記信号が出力されると上記停止制御部を停止させる間欠制御部とを備える電圧変換回路と、上記出力電圧を制御する処理を行う処理回路とを具備する電子装置である。これにより、信号が検出されると停止制御部が停止するという作用をもたらす。
　また、本技術の第３の側面は、電流が供給されると上記電流に基づいて出力電圧を生成する電圧生成部と、上記電流の供給を停止させるための信号を出力する停止制御部と、上記信号が出力されるまで上記電流を上記電圧生成部に供給する電流供給部と、上記電流の供給期間において上記停止制御部を動作させ、上記信号が出力されると上記停止制御部を停止させる間欠制御部と間欠制御部とをそれぞれが備える複数の電圧変換回路と、上記複数の電圧変換回路のそれぞれの上記出力電圧を制御する処理を行う処理回路とを具備する電子装置である。これにより、複数の電圧変換回路のそれぞれにおいて、終了タイミングが検出された場合に終了タイミング検出部が停止するという作用をもたらす。
　本技術によれば、ＤＣ－ＤＣコンバータの消費電力を低減することができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
第１の実施の形態における情報処理装置の一構成例を示すブロック図である。 第１の実施の形態におけるＤＣ－ＤＣコンバータの一構成例を示すブロック図である。 第１の実施の形態における電圧低下検出部の一構成例を示すブロック図である。 第１の実施の形態におけるコンバータ制御部の一構成例を示すブロック図である。 第１の実施の形態におけるコンバータ制御部のＰ型ＭＯＳトランジスタを制御する動作の一例を示す図である。 第１の実施の形態におけるコンバータ制御部のＮ型ＭＯＳトランジスタを制御する動作の一例を示す図である。 第１の実施の形態におけるＰＭＯＳオフタイミング検出部の一構成例を示すブロック図である。 第１の実施の形態におけるＮＭＯＳオフタイミング検出部の一構成例を示すブロック図である。 第１の実施の形態におけるＤＣ－ＤＣコンバータの動作の一例を示すタイミングチャートである。 第１の実施の形態におけるＤＣ－ＤＣコンバータの消費電力の一例を示す図である。 第１の実施の形態におけるＤＣ－ＤＣコンバータの動作の一例を示すフローチャートである。 第２の実施の形態におけるＤＣ－ＤＣコンバータの一構成例を示すブロック図である。 第２の実施の形態における起動制御部の一構成例を示すブロック図である。 第２の実施の形態における起動イネーブル生成部の動作の一例を示す図である。 第２の実施の形態におけるコンバータ制御部のＰ型ＭＯＳトランジスタを制御する動作の一例を示す図である。 第２の実施の形態におけるコンバータ制御部のＮ型ＭＯＳトランジスタを制御する動作の一例を示す図である。 第２の実施の形態におけるＤＣ－ＤＣコンバータの動作の一例を示すタイミングチャートである。 第３の実施の形態における電圧低下検出部の一構成例を示すブロック図である。 第３の実施の形態の比較例におけるＤＣ－ＤＣコンバータの動作の一例を示すタイミングチャートである。 第４の実施の形態におけるＤＣ－ＤＣコンバータの一構成例を示すブロック図である。 第５の実施の形態におけるＰＭＯＳオフタイミング検出部の一構成例を示すブロック図である。 第６の実施の形態における情報処理装置の一構成例を示すブロック図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（タイミング検出部を間欠制御する例）
　２．第２の実施の形態（起動制御の後にタイミング検出部を間欠制御する例）
　３．第３の実施の形態（電圧低下検出部の誤動作を防止し、タイミング検出部を間欠制御する例）
　４．第４の実施の形態（ダイオードにより逆流を防止し、タイミング検出部を間欠制御する例）
　５．第５の実施の形態（コンパレータを設けたタイミング検出部を間欠制御する例）
　６．第６の実施の形態（複数のコンバータのそれぞれにおいてタイミング検出部を間欠制御する例）
　＜１．第１の実施の形態＞
　［情報処理装置の構成例］
　図１は、第１の実施の形態における情報処理装置１００の一構成例を示すブロック図である。この情報処理装置１００は、バス１１０、プロセッサ１２０、インターフェース１３０およびＤＣ－ＤＣコンバータ２００を備える。
　プロセッサ１２０は、情報処理装置１００全体を制御するものである。このプロセッサ１２０は、インターフェースを介して、外部信号を受け取る。この外部信号として、例えば、プロセッサ１２０に演算を指示する信号やコンバータイネーブル信号ＥＮなどが入力される。プロセッサ１２０は、外部信号に従って演算を行う。そして、プロセッサ１２０は、電圧制御信号ＶｏＣｔｒｌを生成して、インターフェース１３０を介してＤＣ－ＤＣコンバータ２００に供給する。なお、プロセッサ１２０は、特許請求の範囲に記載の処理回路の一例である。
　ここで、電圧制御信号ＶｏＣｔｒｌは、ＤＣ－ＤＣコンバータ２００の出力電圧Ｖｏの値を制御する信号である。一般にプロセッサ１２０の電源電圧（すなわち、出力電圧Ｖｏ）を高くすると消費電力が大きくなるが、演算処理速度を高くすることができる。一方、電源電圧を低くすると消費電力が小さくなるものの演算処理速度が低下する。このため、プロセッサ１２０は、求められる演算処理速度に応じて、電圧制御信号ＶｏＣｔｒｌにより電源電圧を制御する。
　また、コンバータイネーブル信号ＥＮは、ＤＣ－ＤＣコンバータ２００をイネーブルまたはディセーブルに制御する信号である。例えば、コンバータイネーブル信号ＥＮは、ＤＣ－ＤＣコンバータ２００をイネーブルに制御する場合にハイレベルに設定され、ディセーブルに制御する際にローレベルに設定される。例えば、プロセッサ１２０に演算を開始させる際に、ハイレベル（イネーブル）のコンバータイネーブル信号ＥＮが外部から入力される。
　インターフェース１３０は、外部信号、電圧制御信号ＶｏＣｔｒｌおよびコンバータイネーブル信号ＥＮなどを、外部の装置、プロセッサ１２０およびバス１１０との間でやり取りするものである。バス１１０は、電圧制御信号ＶｏＣｔｒｌおよびコンバータイネーブル信号ＥＮなどを、インターフェース１３０およびＤＣ－ＤＣコンバータ２００の間でやり取りするものである。
　ＤＣ－ＤＣコンバータ２００は、直流電圧を変換するものである。このＤＣ－ＤＣコンバータ２００は、信号線１１８および１１９を介してバス１１０からコンバータイネーブル信号ＥＮおよび電圧制御信号ＶｏＣｔｒｌを受け取る。コンバータイネーブル信号ＥＮにハイレベル（イネーブル）が設定されると、電圧制御信号ＶｏＣｔｒｌに従って、直流の電圧を直流の出力電圧Ｖｏに変換する。そして、ＤＣ－ＤＣコンバータ２００は、その出力電圧Ｖｏを電源線２０９を介してプロセッサ１２０に供給する。なお、ＤＣ－ＤＣコンバータ２００は、特許請求の範囲に記載の電圧変換装置の一例である。
　なお、ＤＣ－ＤＣコンバータ２００を情報処理装置１００に設けているが、ＤＣ－ＤＣコンバータ２００を情報処理装置以外の電子装置に設けてもよい。また、情報処理装置１００は、特許請求の範囲に記載の電子装置の一例である。
　［ＤＣ－ＤＣコンバータの構成例］
　図２は、第１の実施の形態におけるＤＣ－ＤＣコンバータ２００の一構成例を示すブロック図である。このＤＣ－ＤＣコンバータ２００は、電圧低下検出部２１０、コンバータ制御部２２０、ＰＭＯＳオフタイミング検出部２３０、ＮＭＯＳオフタイミング検出部２４０、ドライバ２５０を備える。また、ＤＣ－ＤＣコンバータ２００は、Ｐ型ＭＯＳトランジスタ２６１、Ｎ型ＭＯＳトランジスタ２６２、コイル２７０およびコンデンサ２８０を備える。
　Ｐ型ＭＯＳトランジスタ２６１のゲートは、ドライバ２５０に接続され、ソースには電源電圧ＶＤＤが印加され、ドレインはコイル２７０に接続される。また、Ｎ型ＭＯＳトランジスタ２６２のゲートはドライバ２５０に接続され、ドレインはＰ型ＭＯＳトランジスタ２６１、コイル２７０およびＮＭＯＳオフタイミング検出部２４０に接続され、ソースは接地端子に接続される。コイル２７０の一端は、Ｐ型ＭＯＳトランジスタ２６１およびＮ型ＭＯＳトランジスタ２６２に接続され、他端は、コンデンサ２８０、プロセッサ１２０、電圧低下検出部２１０に接続される。
　Ｐ型ＭＯＳトランジスタ２６１は、ドライバ２５０の制御に従って電源とコイル２７０との間の経路を開閉するものである。また、Ｎ型ＭＯＳトランジスタ２６２は、ドライバ２５０の制御に従って、接地端子とコイル２７０の間の経路を開閉するものである。これらのトランジスタは、同時にオン状態に制御されることはなく、両方ともオフ状態か、または、一方のみがオン状態となるように排他的に制御される。Ｐ型ＭＯＳトランジスタ２６１およびＮ型ＭＯＳトランジスタ２６２が両方ともオン状態になると、これらのトランジスタにより電源と接地端子との間が短絡した状態となり、比較的大きな電流が流れてしまうためである。
　Ｐ型ＭＯＳトランジスタ２６１がドライバ２５０によりオン状態に制御されると、電源電圧ＶＤＤに応じた電流ＩＬ１が、コイル２７０に供給される。電流ＩＬ１が供給されると、コイル２７０は、自己誘導により出力電圧Ｖｏを生成する。コンデンサ２８０は、その出力電圧Ｖｏを平滑化する。なお、Ｐ型ＭＯＳトランジスタ２６１は、特許請求の範囲に記載の電流供給部の一例である。また、コイル２７０およびコンデンサ２８０は、特許請求の範囲に記載の電圧生成部の一例である。
　一方、Ｐ型ＭＯＳトランジスタ２６１がドライバ２５０によりオフ状態に制御されると、Ｎ型ＭＯＳトランジスタ２６２がオン状態に制御される。これにより出力電圧Ｖｏに応じた電流ＩＬ２がコイル２７０を流れ、その電流値は徐々に小さくなる。この電流ＩＬ２が、「０」ミリアンペア（ｍＡ）以下に低下したタイミングでＮ型ＭＯＳトランジスタ２６２がオフ状態に制御され、逆流が防止される。
　なお、Ｐ型ＭＯＳトランジスタ２６１およびＮ型ＭＯＳトランジスタ２６２をスイッチング素子として設けているが、この構成に限定されない。例えば、ＭＯＳトランジスタの代わりにサイリスタなどをスイッチング素子として設けてもよい。
　電圧低下検出部２１０は、出力電圧Ｖｏが基準電圧ＶREF未満に低下したか否かを検出するものである。この電圧低下検出部２１０は、コンバータイネーブル信号ＥＮがハイレベル（イネーブル）の場合に電圧制御信号ＶｏＣｔｒｌに従って基準電圧ＶREFを生成し、その基準電圧ＶREFと出力電圧Ｖｏとを比較する。そして、電圧低下検出部２１０は、比較結果を電圧低下検出信号Ｖｄとしてコンバータ制御部２２０に供給する。一方、コンバータイネーブル信号ＥＮがローレベル（デイセーブル）の場合には、電圧低下検出部２１０は動作を停止し、電圧低下の検出を行わない。ここで、出力電圧Ｖｏが基準電圧ＶREF未満に低下したタイミングは、コイル２７０への電流供給を開始する開始タイミングとして扱われる。なお、電圧低下検出部２１０は、特許請求の範囲に記載の開始タイミング検出部の一例である。
　コンバータ制御部２２０は、ＤＣ－ＤＣコンバータ２００全体を制御するものである。このコンバータ制御部２２０は、電圧低下検出信号Ｖｄ、ＰＭＯＳオフタイミング検出信号ＰendおよびＮＭＯＳオフタイミング検出信号Ｎendに基づいてＰＭＯＳ制御信号ＰｏｎおよびＮＭＯＳ制御信号Ｎｏｎを生成する。コンバータ制御部２２０は、ＰＭＯＳ制御信号ＰｏｎをＰＭＯＳオフタイミング検出部２３０およびドライバ２５０に供給し、ＮＭＯＳ制御信号ＮｏｎをＮＭＯＳオフタイミング検出部２４０およびドライバ２５０に供給する。
　ここで、ＰＭＯＳオフタイミング検出信号Ｐendは、Ｐ型ＭＯＳトランジスタをオフ状態にして、コイル２７０への電源供給を終了する終了タイミングを示す信号である。ＮＭＯＳオフタイミング検出信号Ｎendは、コイル２７０からの電流が「０」ミリアンペア（ｍＡ）以下に低下した電流低下タイミングを示す信号である。また、ＰＭＯＳ制御信号Ｐｏｎは、Ｐ型ＭＯＳトランジスタ２６１をオン状態またはオフ状態に制御する信号である。例えば、Ｐ型ＭＯＳトランジスタ２６１をオン状態にする際にＰＭＯＳ制御信号Ｐｏｎにハイレベルが設定され、オフ状態にする際にローレベルが設定される。ＮＭＯＳ制御信号Ｎｏｎは、Ｎ型ＭＯＳトランジスタ２６２をオン状態またはオフ状態に制御する信号である。例えば、Ｎ型ＭＯＳトランジスタ２６２をオン状態にする際にＮＭＯＳ制御信号Ｎｏｎにハイレベルが設定され、オフ状態にする際にローレベルが設定される。
　コンバータ制御部２２０は、電圧低下検出信号Ｖｄの示す開始タイミングにおいて、ＰＭＯＳ制御信号をハイレベルにする。これにより、Ｐ型ＭＯＳトランジスタ２６１がオン状態となり、コイル２７０への電流供給が開始される。そして、ＰＭＯＳオフタイミング検出信号Ｐendの示す終了タイミングにおいて、コンバータ制御部２２０は、ＰＭＯＳ制御信号をローレベルにするとともに、ＮＭＯＳ制御信号をハイレベルにする。これにより、Ｐ型ＭＯＳトランジスタ２６１がオフ状態となり、コイル２７０への電流供給が終了する。そして、ＮＭＯＳオフタイミング検出信号Ｎendの示すタイミングにおいて、コンバータ制御部２２０は、ＮＭＯＳ制御信号をローレベルにする。これにより、Ｎ型ＭＯＳトランジスタ２６２がオフ状態となり、電流の逆流が防止される。なお、コンバータ制御部２２０は、特許請求の範囲に記載の間欠制御部の一例である。
　このようにして、Ｐ型ＭＯＳトランジスタ２６１およびＮ型ＭＯＳトランジスタ２６２が繰り返しオンオフされる。これらのトランジスタをスイッチングする周波数は、プロセッサ１２０などの負荷電流の大きさに応じて制御される。すなわち、コンバータ制御部２２０は、ＰＦＭ制御を行っている。なお、コンバータ制御部２２０は、ＰＦＭ制御の代わりに、ＰＷＭ制御を行ってもよい。
　ＰＭＯＳオフタイミング検出部２３０は、Ｐ型ＭＯＳトランジスタ２６１をオフ状態にするＰＭＯＳオフタイミング（すなわち、電流供給の終了タイミング）を検出するものである。このＰＭＯＳオフタイミング検出部２３０は、ＰＭＯＳ制御信号がハイレベルになってから一定期間が経過したタイミングをＰＭＯＳオフタイミング（終了タイミング）として検出する。ＰＭＯＳオフタイミング検出部２３０は、ＰＭＯＳオフタイミングを検出した際に、ＰＭＯＳオフタイミング検出信号Ｐendを生成してコンバータ制御部２２０に供給する。なお、ＰＭＯＳオフタイミング検出部２３０は、特許請求の範囲に記載の停止制御部の一例である。
　ＮＭＯＳオフタイミング検出部２４０は、Ｎ型ＭＯＳトランジスタ２６２をオフ状態にするＮＭＯＳオフタイミングを検出するものである。このＮＭＯＳオフタイミング検出部２４０は、Ｎ型ＭＯＳトランジスタ２６２がオン状態の際の電流ＩＬ２を参照し、その値が「０」ミリアンペア（ｍＡ）以下に低下した電流低下タイミングをＮＭＯＳオフタイミングとして検出する。ＰＭＯＳオフタイミング検出部２３０は、ＮＭＯＳオフタイミング（電流低下タイミング）を検出した際にＮＭＯＳオフタイミング検出信号Ｎendを生成してコンバータ制御部２２０に供給する。なお、ＮＭＯＳオフタイミング検出部２４０は、特許請求の範囲に記載の電流低下タイミング検出部の一例である。
　ドライバ２５０は、Ｐ型ＭＯＳトランジスタ２６１およびＮ型ＭＯＳトランジスタ２６２を制御するものである。このドライバ２５０は、ＰＭＯＳ制御信号Ｐｏｎを反転し、ドライバ出力信号ＰＳＷとしてＰ型ＭＯＳトランジスタ２６１に供給する。また、ドライバ２５０は、ＮＭＯＳ制御信号Ｎｏｎをドライバ出力信号ＮＳＷとしてＮ型ＭＯＳトランジスタ２６２に供給する。ただし、ドライバ２５０は、Ｐ型ＭＯＳトランジスタ２６１およびＮ型ＭＯＳトランジスタ２６２が両方ともオン状態にならないように、ドライバ出力信号を生成する。すなわち、ドライバ出力信号ＰＳＷがローレベル、かつ、ドライバ出力信号ＮＳＷがハイレベルの状態とならないように、それぞれの信号が生成される。
　［電圧低下検出部の構成例］
　図３は、第１の実施の形態における電圧低下検出部２１０の一構成例を示すブロック図である。この電圧低下検出部２１０は、基準電圧生成部２１１およびコンパレータ２１２を備える。
　基準電圧生成部２１１は、電圧制御信号ＶｏＣｔｒｌに従って、一定の基準電圧ＶREFを生成するものである。この基準電圧生成部２１１は、その基準電圧ＶREFをコンパレータ２１２の非反転入力端子（＋）に供給する。
　コンパレータ２１２は、出力電圧Ｖｏと基準電圧ＶREFとを比較するものである。このコンパレータ２１２の反転入力端子（－）には、出力電圧Ｖｏが入力され、非反転入力端子（＋）には、基準電圧ＶREFが入力される。また、コンパレータ２１２のイネーブル端子には、コンバータイネーブル信号ＥＮが入力される。コンパレータ２１２は、コンバータイネーブル信号ＥＮがハイレベルの場合に、出力電圧Ｖｏおよび基準電圧ＶREFの比較結果を電圧検出信号Ｖｄとしてコンバータ制御部２２０に供給する。なお、コンパレータ２１２は、特許請求の範囲に記載の電圧比較器の一例である。
　［コンバータ制御部の構成例］
　図４は、第１の実施の形態におけるコンバータ制御部２２０の一構成例を示すブロック図である。このコンバータ制御部２２０は、ＰＭＯＳ制御信号生成部２２１およびＮＭＯＳ制御信号生成部２２２を備える。
　ＰＭＯＳ制御信号生成部２２１は、ＰＭＯＳ制御信号Ｐｏｎを生成するものである。ＰＭＯＳ制御信号Ｐｏｎの初期状態は、例えば、ローレベルに設定される。ＰＭＯＳ制御信号生成部２２１は、コンバータイネーブル信号ＥＮがハイレベル（イネーブル）の状態において、電圧検出信号Ｖｄがハイレベルになると、ＰＭＯＳ制御信号Ｐｏｎをハイレベルにする。また、ＰＭＯＳ制御信号生成部２２１は、コンバータイネーブル信号ＥＮがハイレベルで、電圧検出信号ＶｄおよびＰＭＯＳオフタイミング検出信号Ｐendがローレベルの場合には、ＰＭＯＳ制御信号Ｐｏｎの値を保持する。そして、コンバータイネーブル信号ＥＮがハイレベルの状態において、ＰＭＯＳオフタイミング検出信号Ｐendがハイレベルになると、ＰＭＯＳ制御信号生成部２２１は、ＰＭＯＳ制御信号Ｐｏｎをローレベルにする。
　ＮＭＯＳ制御信号生成部２２２は、ＮＭＯＳ制御信号Ｎｏｎを生成するものである。ＮＭＯＳ制御信号Ｎｏｎの初期状態は、例えば、ローレベルに設定される。ＮＭＯＳ制御信号生成部２２２は、コンバータイネーブル信号ＥＮがハイレベル（イネーブル）の状態において、ＰＭＯＳオフタイミング検出信号Ｐendがハイレベルになると、ＮＭＯＳ制御信号Ｎｏｎをハイレベルにする。また、ＮＭＯＳ制御信号生成部２２２は、コンバータイネーブル信号ＥＮがハイレベルで、ＰＭＯＳオフタイミング検出信号ＰendおよびＮＭＯＳオフタイミング検出信号Ｎendがローレベルの場合には、ＮＭＯＳ制御信号Ｎｏｎの値を保持する。そして、コンバータイネーブル信号ＥＮがハイレベルの状態において、ＮＭＯＳオフタイミング検出信号Ｎendがハイレベルになると、ＮＭＯＳ制御信号生成部２２２は、ＮＭＯＳ制御信号Ｎｏｎをローレベルにする。
　図５は、第１の実施の形態におけるコンバータ制御部２２０のＰ型ＭＯＳトランジスタ２６１を制御する動作の一例を示す図である。コンバータイネーブル信号ＥＮがローレベル（ディセーブル）の場合には、ＰＭＯＳ制御信号Ｐｏｎはローレベルに制御される。また、コンバータイネーブル信号ＥＮがハイレベル（イネーブル）、電圧低下検出信号ＶｄがハイレベルでＰＭＯＳオフタイミング検出信号Ｐendがローレベルの場合には、ＰＭＯＳ制御信号Ｐｏｎはハイレベルに制御される。また、コンバータイネーブル信号ＥＮがハイレベルで、電圧低下検出信号ＶｄおよびＰＭＯＳオフタイミング検出信号Ｐendがローレベルの場合には、ＰＭＯＳ制御信号Ｐｏｎの値が保持される。そして、コンバータイネーブル信号ＥＮがハイレベル、電圧低下検出信号ＶｄがローレベルでＰＭＯＳオフタイミング検出信号Ｐendがハイレベルの場合には、ＰＭＯＳ制御信号Ｐｏｎはローレベルに制御される。
　図６は、第１の実施の形態におけるコンバータ制御部２２０のＮ型ＭＯＳトランジスタ２６２を制御する動作の一例を示す図である。コンバータイネーブル信号ＥＮがローレベル（ディセーブル）の場合には、ＮＭＯＳ制御信号Ｎｏｎはローレベルに制御される。また、コンバータイネーブル信号ＥＮがハイレベル（イネーブル）、ＰＭＯＳオフタイミング検出信号ＰendがハイレベルでＮＭＯＳオフタイミング検出信号Ｎendがローレベルの場合には、ＮＭＯＳ制御信号Ｎｏｎはハイレベルに制御される。また、コンバータイネーブル信号ＥＮがハイレベルで、ＰＭＯＳオフタイミング検出信号ＰendおよびＮＭＯＳオフタイミング検出信号Ｎendがローレベルの場合には、ＮＭＯＳ制御信号Ｎｏｎの値が保持される。そして、コンバータイネーブル信号ＥＮがハイレベル、ＰＭＯＳオフタイミング検出信号ＰendがローレベルでＮＭＯＳオフタイミング検出信号Ｎendがハイレベルの場合には、ＮＭＯＳ制御信号Ｎｏｎはローレベルに制御される。
　［ＰＭＯＳオフタイミング検出部の構成例］
　図７は、第１の実施の形態におけるＰＭＯＳオフタイミング検出部２３０の一構成例を示すブロック図である。このＰＭＯＳオフタイミング検出部２３０は、スイッチ２３１およびオン時間タイマ２３２を備える。
　スイッチ２３１は、ＰＭＯＳ制御信号Ｐｏｎに従って、オン時間タイマ２３２に電源電圧ＶＤＤを供給するものである。このスイッチ２３１は、例えば、ＰＭＯＳ制御信号Ｐｏｎがハイレベルの場合に電源電圧ＶＤＤを供給し、この電源電圧ＶＤＤの供給によりオン時間タイマ２３２が動作する。一方、ＰＭＯＳ制御信号Ｐｏｎがローレベルの場合にはスイッチ２３１は電源電圧ＶＤＤを供給せず、オン時間タイマ２３２は停止する。このように、ＰＭＯＳ制御信号Ｐｏｎは、Ｐ型ＭＯＳトランジスタ２６１のオンオフ制御の他、ＰＭＯＳオフタイミング検出部２３０を動作させるか否かを制御するイネーブル信号としても用いられる。
　なお、スイッチ２３１をオン時間タイマ２３２の外部に設けているが、このスイッチ２３１をオン時間タイマ２３２の内部に設けてもよい。また、ＰＭＯＳ制御信号ＰｏｎをＰＭＯＳオフタイミング検出部２３０のイネーブル信号として用いているが、ＰＭＯＳ制御信号Ｐｏｎとは別に、コンバータ制御部２２０がイネーブル信号を生成してもよい。
　オン時間タイマ２３２は、Ｐ型ＭＯＳトランジスタ２６１をオンにする時間を計時するものである。このオン時間タイマ２３２の回路として、例えば、非特許文献１のＦｉｇ．５に記載のアナログ回路が用いられる。オン時間タイマ２３２は、例えば、ＰＭＯＳ制御信号Ｐｏｎがハイレベルになると計時を開始し、次式に示す時間ｔｐＯＮが経過すると、一定のパルス期間に亘ってＰＭＯＳオフタイミング検出信号Ｐendを出力する。
　　ｔｐＯＮ＝（Ｌ×ＩＬｐｋ）／（ＶＤＤ－Ｖｏ）　　　　　　　　　　　　・・・式１
上式において、Ｌは、コイル２７０のインダクタンスであり、その単位は、例えば、ヘンリー（Ｈ）である。また、ＩＬｐｋは、コイル２７０に供給される電流のピーク値として予め設定された値であり、その単位は、例えば、ミリアンペア（ｍＡ）である。
　［ＮＭＯＳオフタイミング検出部の構成例］
　図８は、第１の実施の形態におけるＮＭＯＳオフタイミング検出部２４０の一構成例を示すブロック図である。このＮＭＯＳオフタイミング検出部２４０は、スイッチ２４１、コンパレータ２４２および検出信号マスク部２４３を備える。検出信号マスク部２４３は、スイッチ２４４およびオンディレータイマ２４５およびスイッチ２４６を備える。
　スイッチ２４１は、ＮＭＯＳ制御信号Ｎｏｎに従って、コンパレータ２４２に電源電圧ＶＤＤを供給するものである。このスイッチ２４１は、例えば、ＮＭＯＳ制御信号Ｎｏｎがハイレベルの場合に電源電圧ＶＤＤを供給し、この電源電圧ＶＤＤの供給によりコンパレータ２４２が動作する。一方、ＮＭＯＳ制御信号Ｎｏｎがローレベルの場合にはスイッチ２４１はＶＤＤを供給せず、コンパレータ２４２は停止する。
　スイッチ２４４は、ＮＭＯＳ制御信号Ｎｏｎに従って、オンディレータイマ２４５に電源電圧ＶＤＤを供給するものである。このスイッチ２４１は、例えば、ＮＭＯＳ制御信号Ｎｏｎがハイレベルの場合に電源電圧ＶＤＤを供給し、この電源電圧ＶＤＤの供給によりオンディレータイマ２４５が動作する。一方、ＮＭＯＳ制御信号Ｎｏｎがローレベルの場合にはスイッチ２４４はＶＤＤを供給せず、オンディレータイマ２４５は停止する。
　このように、ＮＭＯＳ制御信号Ｎｏｎは、Ｎ型ＭＯＳトランジスタ２６２のオンオフ制御の他、ＮＭＯＳオフタイミング検出部２４０を動作させるか否かを制御するイネーブル信号としても用いられる。
　なお、スイッチ２４１をコンパレータ２４２の外部に設けているが、このスイッチ２４１をコンパレータ２４２の内部に設けてもよい。スイッチ２４４についても同様に、オンディレータイマ２４５の内部に設けてもよい。また、ＮＭＯＳ制御信号ＮｏｎをＮＭＯＳオフタイミング検出部２４０のイネーブル信号として用いているが、ＮＭＯＳ制御信号Ｎｏｎとは別に、コンバータ制御部２２０がイネーブル信号を生成してもよい。
　コンパレータ２４２は、コイル２７０に流れる電流Ｉsenseと、所定値（例えば、「０」ミリアンペア）とを比較するものである。このコンパレータ２４２の反転入力端子（－）には電流Ｉsenseが入力され、非反転入力端子（＋）には「０」ミリアンペア（ｍＡ）が入力される。コンパレータ２４２は、それらを比較した結果を、ＮＭＯＳオフタイミング検出信号Ｎendとして、スイッチ２４６に供給する。なお、コンパレータ２４２は、特許請求の範囲に記載の電流比較器の一例である。
　ここで、コンパレータ２４２によりゼロ電流が検出されたときにＮ型ＭＯＳトランジスタ２６２がオフ状態に制御されることから、このトランジスタのオン時間ｔｎＯＮは、次式により求められる。
　　ｔｎＯＮ＝（Ｌ×ＩＬｐｋ）／Ｖｏ　　　　　　　　　　　　　　　　　　・・・式２
　式１および式２に基づいて、スイッチング周波数ｆＳＷが次式により求められる。
　　ｆＳＷ＝２Ｉｏ×Ｖｏ×（ＶＤＤ－Ｖｏ）／（Ｌ×ＩＬｐｋ 2×ＶＤＤ）＝１／Ｔｓｗ…式３
上式において、Ｉｏは、プロセッサ１２０などの負荷の負荷電流であり、その単位は、例えば、ミリアンペア（ｍＡ）である。Ｔｓｗは、スイッチング周期であり、その単位は、例えば、秒（ｓ）である。また、スイッチング周波数ｆＳＷの単位は、例えば、ヘルツ（Ｈ）である。
　式３より、スイッチング周波数ｆＳＷは、負荷電流Ｉｏに応じた値に制御される。すなわち、ＰＦＭ制御により電圧の変換が行われている。
　なお、コンパレータ２４２によりゼロ電流を検出しているが、コンパレータ２４２の代わりに、式２のオン時間ｔｎＯＮを計時するタイマを設けてもよい。この構成の場合、タイマは、ＮＭＯＳ制御信号Ｎｏｎがハイレベルになったときに計時を開始し、ｔｎＯＮが経過したときにＮＭＯＳオフタイミング検出信号Ｎendを出力すればよい。
　オンディレータイマ２４５は、ＮＭＯＳ制御信号Ｎｏｎの立上りを一定のマスク期間ｔｚに亘って遅延させた信号をマスク期間制御信号ＺＢＴとしてスイッチ２４６に供給するものである。ここで、マスク期間制御信号ＺＢＴは、ＮＭＯＳオフタイミング検出信号Ｎendをマスクするマスク期間ｔｚを制御する信号として用いられる。例えば、ＮＭＯＳオフタイミング検出信号Ｎendをマスクする場合には、マスク期間制御信号ＺＢＴにローレベルが設定され、マスクしない場合にはハイレベルが設定される。
　スイッチ２４６は、マスク期間制御信号ＺＢＴに従って、コンパレータ２４２とコンバータ制御部２２０との間の経路を開閉するものである。このスイッチ２４６は、マスク期間制御信号ＺＢＴがハイレベルの場合に閉状態に移行し、ローレベルの場合に開状態に移行する。スイッチ２４６が閉状態の期間において、コンパレータ２４２によりＮＭＯＳオフタイミング検出信号Ｎendが生成されると、その信号はコンバータ制御部２２０に出力される。一方、スイッチ２４６が開状態の期間においては、ＮＭＯＳオフタイミング検出信号Ｎendがマスクされ、コンバータ制御部２２０に出力されない。
　このように、検出信号マスク部２４３により、ＮＭＯＳ制御信号Ｎｏｎがハイレベルになってからマスク期間ｔｚに亘って、ＮＭＯＳオフタイミング検出信号Ｎendがマスクされる。このマスク制御により、ＮＭＯＳオフタイミング検出部２４０の間欠動作に起因する誤動作を抑制することができる。
　詳細には、コンパレータ２４２をイネーブルにした直後においては、コンパレータ２４２が誤動作するおそれがある。また、Ｎ型ＭＯＳトランジスタ２６２のスイッチング時において、コイル２７０およびドライバ２５０を接続するＬＸ端子に、寄生素子によるスパイク電圧やスパイク電流が生じ、それらによりＮＭＯＳオフタイミング検出信号Ｎendが誤検出されるおそれがある。しかし、検出信号マスク部２４３がＮＭＯＳオフタイミング検出信号Ｎendをマスクすることにより、これらの誤動作や誤検出時の検出信号がコンバータ制御部２２０に出力されることを抑制することができる。これにより、ＤＣ－ＤＣコンバータ２００の動作が安定する。なお、これらの誤動作や誤検出が生じるおそれがない場合には、検出信号マスク部２４３を設けない構成としてもよい。
　［ＤＣ－ＤＣコンバータの動作例］
　図９は、第１の実施の形態におけるＤＣ－ＤＣコンバータ２００の動作の一例を示すタイミングチャートである。タイミングＴ１において、出力電圧Ｖｏが基準電圧ＶＲＥＦより低くなると、電圧低下検出部２１０は、ハイレベルの電圧低下検出信号Ｖｄを出力する。電圧低下検出信号Ｖｄがハイレベルになると、コンバータ制御部２２０は、ＰＭＯＳ制御信号Ｐｏｎをハイレベルに制御する。ハイレベルのＰＭＯＳ制御信号Ｐｏｎにより、Ｐ型ＭＯＳトランジスタ２６１がオン状態に移行し、出力電圧Ｖｏが上昇する。これにより、出力電圧Ｖｏが基準電圧ＶＲＥＦ以上となり、電圧低下検出信号Ｖｄがローレベルになる。
　そして、タイミングＴ１から式１に例示したオン時間ｔｐＯＮが経過したタイミングＴ２において、ＰＭＯＳオフタイミング検出部２３０は、ＰＭＯＳオフタイミング検出信号Ｐendを出力する。ＰＭＯＳオフタイミング検出信号Ｐendが出力されると、コンバータ制御部２２０は、ＰＭＯＳ制御信号Ｐｏｎをローレベルに制御し、ＮＭＯＳ制御信号Ｎｏｎをハイレベルに制御する。ローレベルのＰＭＯＳ制御信号Ｐｏｎにより、Ｐ型ＭＯＳトランジスタ２６１がオフ状態に移行し、コイル２７０への電流供給が終了する。
　また、ＰＭＯＳ制御信号Ｐｏｎがハイレベル期間において、ＰＭＯＳオフタイミング検出部２３０はイネーブルに制御され、ＰＭＯＳ制御信号Ｐｏｎがローレベルの期間においてディセーブルに制御される。図９における斜線部分は、ＰＭＯＳオフタイミング検出部２３０をイネーブルにする期間を示す。
　そして、タイミングＴ２からマスク期間ｔｚが経過するまでの間、ＮＭＯＳオフタイミング検出信号Ｎendはマスクされる。マスク期間ｔｚが経過したタイミングＴ３において、検出信号マスク部２４３は、マスク期間制御信号ＺＢＴをハイレベルに制御する。
　続いて、電流ＩＬ２が「０」ミリアンペア（ｍＡ）以下に低下すると、ＮＭＯＳオフタイミング検出部２４０がＮＭＯＳオフタイミング検出信号Ｎendを出力する。ＮＭＯＳオフタイミング検出信号Ｎendが出力されると、コンバータ制御部２２０は、ＮＭＯＳ制御信号Ｎｏｎをローレベルに制御する。ローレベルのＮＭＯＳ制御信号Ｎｏｎにより、Ｎ型ＭＯＳトランジスタ２６２がオフ状態に移行し、電流の逆流が防止される。
　また、ＮＭＯＳ制御信号Ｎｏｎがハイレベルの期間において、ＮＭＯＳオフタイミング検出部２４０はイネーブルに制御され、ＮＭＯＳ制御信号Ｎｏｎがローレベルの期間においてディセーブルに制御される。図９における灰色の部分は、ＮＭＯＳオフタイミング検出部２４０をイネーブルにする期間を示す。なお、ＰＭＯＳオフタイミング検出部２３０およびＮＭＯＳオフタイミング検出部２４０以外の回路（コンバータ制御部２２０など）は、コンバータイネーブル信号ＥＮがイネーブルの期間において常に動作している。
　そして、出力電圧Ｖｏが再び基準電圧ＶＲＥＦより低くなるタイミングＴ５において、電圧低下検出部２１０は、ハイレベルの電圧低下検出信号Ｖｄを出力し、ＭＯＳトランジスタ（２６１および２６２）のスイッチング制御が行われる。
　このように、電流供給の開始タイミング（Ｔ１）から、終了タイミング（Ｔ２）までの期間に亘って、コンバータ制御部２２０はＰＭＯＳオフタイミング検出部２３０をイネーブルにし、それ以外の期間はディセーブルにしている。また、終了タイミング（Ｔ２）から、ゼロ電流が検出されるタイミング（Ｔ４）までの期間に亘って、コンバータ制御部２２０はＮＭＯＳオフタイミング検出部２４０をイネーブルにし、それ以外の期間はディセーブルにしている。このように、コンバータ制御部２２０は、ＰＭＯＳオフタイミング検出部２３０およびＮＭＯＳオフタイミング検出部２４０を間欠的に制御する。このため、それらの検出部（２３０および２４０）をスイッチング制御中において常にイネーブルにする非特許文献１などの回路と比較して、ＤＣ－ＤＣコンバータ２００の消費電力を低減することができる。
　次に、間欠制御を行う場合と間欠制御を行わない場合とのそれぞれにおける消費電流の算出を試みる。例えば、消費電流の算出を行うプログラムを用意し、次の諸条件を入力する。
　　電源電圧ＶＤＤ＝３．６（Ｖ）
　　出力電圧Ｖｏ＝１．８（Ｖ）
　　インダクタンスＬ＝２．２０Ｅ－０６（Ｈ）
　　ピーク電流ＩＬｐｋ＝３００（ｍＡ）
　さらに、負荷電流Ｉｏを入力すれば、プログラムは、各入力値から式１乃至式３を用いてオン時間ｔｐＯＮ、ｔｎＯＮ、スイッチング周波数ｆＳＷおよびスイッチング周期Ｔｓｗを算出することができる。また、これらのパラメータから、次式により、Ｐ型ＭＯＳトランジスタ２６１のデューティ比ＤｐＯＮ、Ｎ型ＭＯＳトランジスタ２６２のデューティ比ＤｎＯＮおよびアイドル期間Ｔidleが算出される。
　　ＤｐＯＮ＝ｔｐＯＮ／Ｔｓｗ
　　ＤｎＯＮ＝ｔｎＯＮ／Ｔｓｗ
　　Ｔidle＝Ｔｓｗ－（ＴｐＯＮ＋ＴｎＯＮ）
　また、上式のアイドル期間Ｔidleおよびスイッチング周期Ｔｓｗから、次式に示すデューティ比が算出される。
　　Ｄidle＝Ｔidle／Ｔｓｗ
　負荷電流Ｉｏを５パターン用意して、それらのＩｏごとに算出した上述の各パラメータを次の表１に例示する。
Figure JPOXMLDOC01-appb-T000001
　また、消費電流の具体的な値を求めるために、ＰＭＯＳオフタイミング検出部２３０およびＮＭＯＳオフタイミング検出部２４０を間欠的に制御しない場合の各部の消費電流として、例えば、次の値をプログラムに入力したものとする。
　　電圧低下検出部２１０の消費電流Ｉｑ＿ＶＯＤ：２．０（％）
　　ＰＭＯＳオフタイミング検出部２３０の消費電流Ｉｑ_ＡＯＴ：４８．０（％）
　　ＮＭＯＳオフタイミング検出部２４０の消費電流Ｉｑ_ＺＣＤ：４８．０（％）
　　その他の回路の消費電流Ｉｑ_Ｏｔｈｅｒｓ：２．０（％）
　ただし、上述の各部の消費電流は、制御回路の消費電流Ｉｃｃ＿ｃｏｎｔを１００とした場合の相対値により表されている。ここで、制御回路は、ＤＣ－ＤＣコンバータ２００内の回路のうち、コイル２７０とトランジスタ（２６１および２６２）とを除いた回路全体である。すなわち、電圧低下検出部２１０、コンバータ制御部２２０、ＰＭＯＳオフタイミング検出部２３０およびＮＭＯＳオフタイミング検出部２４０などの回路全体が制御回路に該当する。したがって、ＤＣ－ＤＣコンバータ２００内の制御回路の消費電流Ｉｃｃ＿ｃｏｎｔは、次式により表される。
　　Ｉｃｃ＿ｃｏｎｔ＝Ｉｑ＿ＶＯＤ＋Ｉｑ_ＡＯＴ＋Ｉｑ_ＺＣＤ＋Ｉｑ_Ｏｔｈｅｒｓ
　ＰＭＯＳオフタイミング検出部２３０を間欠制御する場合には、その消費電流Ｉｃｃ＿ＡＯＴは、次の式により求められる。
　　Ｉｃｃ＿ＡＯＴ＝Ｉｑ_ＡＯＴ×ＤｐＯＮ
　また、ＮＭＯＳオフタイミング検出部２４０を間欠制御する場合には、その消費電流Ｉｃｃ＿ＺＣＤは、次の式により求められる。
　　Ｉｃｃ＿ＺＣＤ＝Ｉｑ_ＺＣＤ×ＤｎＯＮ
　したがって、間欠制御する場合において、制御回路の消費電流Ｉｃｃ＿ｉｎｔは、次式により表される。
　　Ｉｃｃ＿ｉｎｔ＝Ｉｑ＿ＶＯＤ＋Ｉｃｃ_ＡＯＴ＋Ｉｃｃ_ＺＣＤ＋Ｉｑ_Ｏｔｈｅｒｓ
　これらの式を用いて、間欠制御を行わない場合と、間欠制御を行った場合とのそれぞれの消費電流を算出した結果を次の表２に例示する。
Figure JPOXMLDOC01-appb-T000002
　図１０は、表２に例示したＤＣ－ＤＣコンバータ２００の消費電流を示す図である。同図において、縦軸は消費電流を示し、横軸は算出条件を示す。同図に例示するように、各回路の消費電流は、その回路の動作期間の消費電流の積分値となるため、間欠制御により、負荷電流Ｉｏに応じて消費電流を大幅に削減することができる。例えば、負荷電流１ミリアンペア（ｍＡ）の条件下で間欠制御を行った際に、制御回路の消費電流は４．３２（％）となる。つまり、間欠制御により、間欠なしの場合と比較して、消費電流を９５．７％も削減することができる。また、軽負荷ほど、スイッチング周期Ｔｓｗに対する、間欠休止時間（Ｔｓｗ－ｔｐＯＮ－ｔｎＯＮ）の比率が高くなるため、制御回路の消費電流の削減効果を高くし、電力変換効率を高くすることができる。例えば、負荷電流Ｉｏが１００ミリアンペア（ｍＡ）の際の制御回路の消費電流が３６．０（％）であるのに対し、負荷電流Ｉｏが１ミリアンペア（ｍＡ）の際は、消費電流が４．３２（％）に低下している。
　［ＤＣ－ＤＣコンバータの動作例］
　図１１は、第１の実施の形態におけるＤＣ－ＤＣコンバータ２００の動作の一例を示すフローチャートである。この動作は、例えば、コンバータイネーブル信号ＥＮにイネーブルが設定されたときに開始する。ＤＣ－ＤＣコンバータ２００は、まず、出力電圧Ｖｏが基準電圧ＶＲＥＦより低いか否かを判断する（ステップＳ９０１）。出力電圧Ｖｏが基準電圧ＶＲＥＦより低い場合には（ステップＳ９０１：Ｙｅｓ）、ＤＣ－ＤＣコンバータ２００は、ＰＭＯＳ制御信号ＰｏｎをハイレベルにしてＰ型ＭＯＳトランジスタ２６１をオン状態にする（ステップＳ９０２）。また、ＤＣ－ＤＣコンバータ２００は、ＰＭＯＳオフタイミング検出部２３０をイネーブルに制御する（ステップＳ９０３）。
　そして、ＤＣ－ＤＣコンバータ２００は、ＰＭＯＳオフタイミングが検出されたか否かを判断する（ステップＳ９０４）。ＰＭＯＳオフタイミングが検出されていない場合に（ステップＳ９０４：Ｎｏ）、ＤＣ－ＤＣコンバータ２００は、ステップＳ９０４に戻る。
　ＰＭＯＳオフタイミングが検出された場合に（ステップＳ９０４：Ｙｅｓ）、ＤＣ－ＤＣコンバータ２００は、ＰＭＯＳ制御信号ＰｏｎをローレベルにしてＰ型ＭＯＳトランジスタ２６１をオフ状態にする（ステップＳ９０５）。また、ＤＣ－ＤＣコンバータ２００は、ＰＭＯＳオフタイミング検出部２３０をディセーブルに制御する（ステップＳ９０６）。そして、ＤＣ－ＤＣコンバータ２００は、ＮＭＯＳ制御信号ＮｏｎをハイレベルにしてＮ型ＭＯＳトランジスタ２６２をオン状態にする（ステップＳ９０７）。また、ＤＣ－ＤＣコンバータ２００は、ＮＭＯＳオフタイミング検出部２４０をイネーブルに制御する（ステップＳ９０８）。
　そして、ＤＣ－ＤＣコンバータ２００は、ＮＭＯＳオフタイミングが検出されたか否かを判断する（ステップＳ９０９）。ＮＭＯＳオフタイミングが検出されていない場合に（ステップＳ９０９：Ｎｏ）、ＤＣ－ＤＣコンバータ２００は、ステップＳ９０９に戻る。
　ＮＭＯＳオフタイミングが検出された場合に（ステップＳ９０９：Ｙｅｓ）、ＤＣ－ＤＣコンバータ２００は、ＮＭＯＳ制御信号ＮｏｎをローレベルにしてＮ型ＭＯＳトランジスタ２６２をオフ状態にする（ステップＳ９１０）。また、ＤＣ－ＤＣコンバータ２００は、ＮＭＯＳオフタイミング検出部２４０をディセーブルに制御する（ステップＳ９１１）。出力電圧Ｖｏが基準電圧ＶREF以上の場合（ステップＳ９０１：Ｎｏ）、または、ステップＳ９１１の後、ＤＣ－ＤＣコンバータ２００は、ステップＳ９０１に戻る。
　このように、本技術の第１の実施の形態では、開始タイミングが検出されるとＰＭＯＳオフタイミング制御部２３０が動作を開始し、終了タイミングが検出されるとコンバータ制御部２２０がＰＭＯＳオフタイミング検出部２３０を停止させる。すなわち、開始タイミングから終了タイミングまでの期間においてＰＭＯＳオフタイミング検出部２３０が動作し、それ以外の期間は停止するため、ＤＣ－ＤＣコンバータ２００全体の消費電力を抑制することができる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、ＤＣ－ＤＣコンバータ２００の起動直後からスイッチング制御を行っていたが、起動直後においては、間欠動作するアナログ回路（例えば、ＰＭＯオフタイミング検出部２３０）が誤動作するおそれがある。ＰＭＯオフタイミング検出部２３０等に誤動作が生じると、インダクタ電流の過電流や逆流、あるいは、出力電圧の異常などの問題が生じる可能性がある。このため、起動から一定の準備期間ｔＳＵ内においては、ＤＣ－ＤＣコンバータ２００内の全回路をイネーブルにして、バイアス電流を流すことが望ましい。この第２の実施の形態のＤＣ－ＤＣコンバータ２００は、起動から一定時間に亘ってＤＣ－ＤＣコンバータ２００内の全回路をイネーブルに制御する点において第１の実施の形態と異なる。
　図１２は、第２の実施の形態におけるＤＣ－ＤＣコンバータ２００の一構成例を示すブロック図である。第２の実施の形態のＤＣ－ＤＣコンバータ２００は、起動制御部２９０をさらに備える点において第１の実施の形態と異なる。
　起動制御部２９０は、起動から一定の準備期間ｔＳＵに亘って、ＤＣ－ＤＣコンバータ２００内の全回路をイネーブルに制御するものである。この起動制御部２９０は、コンバータイネーブル信号ＥＮのイネーブルから準備期間ｔＳＵが経過するまでの期間に亘ってドライバ２５０の出力をディセーブルにし、その期間経過後にイネーブルにする出力イネーブル信号ＯＥＮを生成する。この出力イネーブル信号ＯＥＮには、例えば、イネーブルに制御する際にハイレベルが設定され、ディセーブルに制御する際にローレベルが設定される。
　また、起動制御部２９０は、コンバータイネーブル信号ＥＮがイネーブルに設定されたときから準備期間ｔＳＵに亘って回路をイネーブルにし、その準備期間外はディセーブルにする起動イネーブル信号ＢＥＮを生成する。例えば、起動イネーブル信号ＢＥＮには、イネーブルに制御する際にハイレベルが設定され、ディセーブルに制御する際にローレベルが設定される。起動制御部２９０は、起動イネーブル信号ＢＥＮをコンバータ制御部２２０に供給し、出力イネーブル信号ＯＥＮをドライバ２５０に供給する。
　第２の実施の形態のコンバータ制御部２２０は、起動イネーブル信号ＢＥＮがハイレベルの期間（準備期間）に亘って、ＰＭＯＳ制御信号ＰｏｎおよびＮＭＯＳ制御信号Ｎｏｎをハイレベル（イネーブル）に設定する。準備期間の経過後においては、第１の実施の形態と同様のスイッチング制御が行われる。
　また、第２の実施の形態のドライバ２５０は、出力イネーブル信号ＯＥＮがローレベル（ディセーブル）の場合に、Ｐ型ＭＯＳトランジスタ２６１およびＮ型ＭＯＳトランジスタ２６２をオフ状態に制御する。一方、出力イネーブル信号ＯＥＮがハイレベル（イネーブル）の場合にドライバ２５０は、第１の実施の形態と同様に、ＰＭＯＳ制御信号ＰｏｎおよびＮＭＯＳ制御信号Ｎｏｎに従ってトランジスタをオンオフする。
　図１３は、第２の実施の形態における起動制御部２９０の一構成例を示すブロック図である。この起動制御部２９０は、出力イネーブル生成部２９１および起動イネーブル生成部２９３を備える。この出力イネーブル生成部２９１は、オンディレータイマ２９２を備える。
　オンディレータイマ２９２は、コンバータイネーブル信号ＥＮの立上りを準備期間ｔＳＵに亘って遅延させた信号を出力イネーブル信号ＯＥＮとして生成するものである。このオンディレータイマ２９２は、出力イネーブル信号ＯＥＮをドライバ２５０および起動イネーブル生成部２９３に供給する。
　起動イネーブル生成部２９３は、起動イネーブル信号ＢＥＮを生成するものである。この起動イネーブル生成部２９３は、例えば、コンバータイネーブル信号ＥＮがハイレベルであり、出力イネーブル信号ＯＥＮがローレベルであれば、起動イネーブルＢＥＮにハイレベルを設定し、そうでなければローレベルに設定する。
　図１４は、第２の実施の形態における起動イネーブル生成部２９３の動作の一例を示す図である。コンバータイネーブル信号ＥＮおよび出力イネーブル信号ＯＥＮがいずれもハイレベル、または、いずれもローレベルの場合に起動イネーブル生成部２９３は、起動イネーブル信号ＢＥＮをローレベルに設定する。また、コンバータイネーブル信号ＥＮがハイレベルで、出力イネーブル信号ＯＥＮがローレベルの場合に、起動イネーブル生成部２９３は、起動イネーブル信号ＢＥＮをハイレベルに設定する。
　図１５は、第２の実施の形態におけるコンバータ制御部２２０のＰ型ＭＯＳトランジスタ２６１を制御する動作の一例を示す図である。コンバータイネーブル信号ＥＮがローレベル（ディセーブル）の場合には、ＰＭＯＳ制御信号はローレベルに制御される。また、コンバータイネーブル信号ＥＮおよび起動イネーブル信号ＢＥＮがいずれもハイレベル（イネーブル）の場合には、ＰＭＯＳ制御信号Ｐｏｎはハイレベルに設定される。コンバータイネーブル信号ＥＮがハイレベルで、起動イネーブル信号ＢＥＮがローレベルの場合には、第１の実施の形態と同様のＰＭＯＳ制御信号Ｐｏｎが生成される。
　図１６は、第２の実施の形態におけるコンバータ制御部２２０のＮ型ＭＯＳトランジスタ２６２を制御する動作の一例を示す図である。コンバータイネーブル信号ＥＮがローレベル（ディセーブル）の場合には、ＮＭＯＳ制御信号Ｎｏｎはローレベルに制御される。また、コンバータイネーブル信号ＥＮおよび起動イネーブル信号ＢＥＮがいずれもハイレベル（イネーブル）の場合には、ＮＭＯＳ制御信号Ｎｏｎはハイレベルに設定される。コンバータイネーブル信号ＥＮがハイレベルで、起動イネーブル信号ＢＥＮがローレベルの場合には、第１の実施の形態と同様のＮＭＯＳ制御信号Ｎｏｎが生成される。
　図１７は、第２の実施の形態におけるＤＣ－ＤＣコンバータ２００の動作の一例を示すタイミングチャートである。タイミングＴ１１においてコンバータイネーブル信号ＥＮがハイレベルに設定されると、一定の準備期間ｔＳＵが経過するまでの間、起動イネーブル信号ＢＥＮがハイレベルに設定される。準備期間ｔＳＵが経過したタイミングＴ１２において、起動イネーブル信号ＢＥＮはローレベルに制御され、出力イネーブル信号ＯＥＮはハイレベルに制御される。
　タイミングＴ１１からタイミングＴ１２までの準備期間ｔＳＵに亘って、ＤＣ－ＤＣコンバータ２００は、その内部の各回路にバイアス電流を流して動作させる。一方、ドライバ２５０は、Ｐ型ＭＯＳトランジスタ２６１およびＮ型ＭＯＳトランジスタ２６２をオフ状態に制御する。そして、タイミングＴ１２以降は、第１の実施の形態と同様のスイッチング制御が行われる。
　この準備期間ｔＳＵには、アナログ回路（ＰＭＯＳオフタイミング検出部２３０など）を全て停止した状態から、間欠休止時（アイドル期間）の回路状態になるまで十分な時間が設定される。このような準備期間が必要なのは、一般的に、停止状態と間欠休止状態とでは、アナログ回路の状態が異なるためである。例えば、停止状態は、回路を確実に停止させ、消費電流をゼロに抑えることが求められ、間欠休止中には消費電流を抑えるが極めて短時間で正常動作に移行する待機状態が求められる。このように、停止状態と間欠休止状態とでは、回路動作を止める点では同じでも、その内部状態は異なるため、その状態の相違に基づいて必要な準備期間ｔＳＵが設けられる。
　このように、本技術の第２の実施の形態によれば、起動直後から一定の準備期間内にはＰＭＯＳオフタイミング検出部２３０などの各回路を停止させることなく動作させるため、ＤＣ－ＤＣコンバータ２００を安定して起動することができる。
　＜３．第３の実施の形態＞
　上述の第１の実施の形態では、コンパレータ２１２の比較結果をそのまま、電圧低下検出信号Ｖｄとして出力していた。しかし、コンパレータ２１２の消費電流を低減した回路では、出力電圧ＶｏがＶREF以上に上昇したときから、電圧低下検出信号Ｖｄが反転するまでの遅延時間が長くなることがある。この遅延時間が長いと、コンパレータ２１２以降の回路（コンバータ制御部２２０など）が誤動作して、電圧変換効率の低下、リプル電圧上昇や、出力過電圧異常などの問題が生じるおそれがある。Ｐ型ＭＯＳトランジスタ２６１をオンに制御してからは、電圧低下検出信号Ｖｄが不要となるため、ＰＭＯＳ制御信号がハイレベルの期間において、電圧低下検出信号Ｖｄをローレベルに固定することが望ましい。これにより、コンパレータ２１２の遅延による誤動作を防止することができる。この第３の実施の形態のＤＣ－ＤＣコンバータ２００は、ＰＭＯＳ制御信号Ｐｏｎがハイレベルの期間において、電圧低下検出信号Ｖｄをローレベルに固定する点において第１の実施の形態と異なる。
　図１８は、第３の実施の形態における電圧低下検出部２１０の一構成例を示すブロック図である。この電圧低下検出部２１０は、スイッチ２１３およびバッファ２１４をさらに備える点において第１の実施の形態と異なる。スイッチ２１３の一端は、コンパレータ２１２の出力端子とバッファ２１４の入力端子とに接続され、他端は接地される。このスイッチ２１３は、ＰＭＯＳ制御信号Ｐｏｎがハイレベルの場合に閉状態に移行し、ローレベルの場合に開状態に移行する。また、バッファ２１４の出力端子は、コンバータ制御部２２０に接続される。
　この構成により、ＰＭＯＳ制御信号Ｐｏｎがハイレベルの期間において、電圧低下検出信号Ｖｄがローレベルに固定される。ＰＭＯＳ制御信号Ｐｏｎがローレベルになると、その固定が解除される。
　なお、ＰＭＯＳ制御信号Ｐｏｎにより、スイッチ２１３を制御しているが、オン時間ｔｐＯＮに亘ってスイッチ２１３を閉状態に制御する信号をＰＭＯＳ制御信号Ｐｏｎとは別に、コンバータ制御部２２０が生成してもよい。
　図１９は、第３の実施の形態の比較例におけるＤＣ－ＤＣコンバータ２００の動作の一例を示すタイミングチャートである。タイミングＴ１において出力電圧Ｖｏが基準電圧ＶREF未満に低下すると、コンパレータ２１２によりハイレベルの電圧低下検出信号Ｖｄが生成される。そして、タイミングＴ１の後に出力電圧Ｖｏが基準電圧ＶREF以上に上昇しているが、出力電圧Ｖｏが基準電圧ＶREF以上になったタイミング（Ｔ１の直後）に対して、電圧低下検出信号Ｖｄがローレベルへ反転するタイミングＴ２１が大きく遅延したものとする。例えば、タイミングＴ２１が、Ｎ型ＭＯＳトランジスタ２６２がオフに制御されるタイミングＴ４以降に遅延したものとする。
　ここで、仮に、スイッチ２１３を設けない構成とすると、タイミングＴ４においてアイドル期間に移行せずに、再度ＰＭＯＳ制御信号Ｐｏｎがハイレベルに制御される。この結果、無駄なスイッチングが行われて、回路に誤動作が生じる。
　これに対して、ＰＭＯＳ制御信号Ｐｏｎがハイレベルの場合に電圧低下検出信号Ｖｄをローレベルに固定する構成では、第１の実施の形態の図９と同様のスイッチングを実現することができる。したがって、ＤＣ－ＤＣコンバータ２００の消費電力の低減と、高速応答とを両立することができる。
　このように、本技術の第３の実施の形態によれば、ＰＭＯＳ制御信号Ｐｏｎがハイレベルの期間において電圧低下検出信号Ｖｄをローレベルに固定するため、電圧低下検出信号Ｖｄの反転タイミングの遅延による誤動作を抑制することができる。
　＜４．第４の実施の形態＞
　上述の第１の実施の形態では、Ｎ型ＭＯＳトランジスタ２６２をオフ状態に制御して逆流を防止していたが、スイッチング素子の代わりにダイオードを設けて逆流を防止することもできる。ダイオードにより逆流を防止する場合には、ＮＭＯＳトランジスタ２６２を用いる場合と比較して消費電力が大きくなるものの、そのトランジスタのスイッチング制御が不要になる。この第４の実施の形態のＤＣ－ＤＣコンバータ２００は、Ｎ型ＭＯＳトランジスタ２６２の代わりに、逆流を防止するダイオードを設けた点において第１の実施の形態と異なる。
　図２０は、第４の実施の形態におけるＤＣ－ＤＣコンバータ２００の一構成例を示すブロック図である。第４の実施の形態のＤＣ－ＤＣコンバータ２００は、Ｎ型ＭＯＳトランジスタ２６２の代わりにダイオード２６３を備え、ＮＭＯＳオフタイミング検出部２４０を備えない点において第１の実施の形態と異なる。また、第４の実施の形態のコンバータ制御部２２０は、ＮＭＯＳ制御信号生成部２２２を備えない点において第１の実施の形態と異なる。
　ダイオード２６３のアノードは接地され、カソードは、Ｐ型ＭＯＳトランジスタ２６１およびコイル２７０に接続される。このダイオード２６３はアノードからカソードの方向にしか電流を流さないため、ダイオード２６３により、コイル２７０からの電流の逆流が防止される。
　このように、本技術の第４の実施の形態によれば、Ｎ型ＭＯＳトランジスタ２６２の代わりにダイオード２６３を設けたため、Ｎ型ＭＯＳトランジスタ２６２のスイッチング制御を行う必要がなくなる。これにより、簡易な構成によりコンバータ制御部２２０を実現することができる。
　＜５．第５の実施の形態＞
　上述の第１の実施の形態では、ＰＭＯＳオフタイミングの検出をオン時間タイマ２３２により検出していた。しかし、コンパレータによりコイル２７０に供給される電流ＩＬ１をピーク電流ＩＬｐｋと比較して電流ＩＬ１がＩＬｐｋに達したときをＰＭＯＳオフタイミングとして検出してもよい。この第５の実施の形態のＤＣ－ＤＣコンバータ２００は、電流ＩＬ１をピーク電流ＩＬｐｋと比較して電流ＩＬ１がＩＬｐｋに達したときをＰＭＯＳオフタイミングとして検出する点において第１の実施の形態と異なる。
　図２１は、第５の実施の形態におけるＰＭＯＳオフタイミング検出部２３０の一構成例を示すブロック図である。第５のＰＭＯＳオフタイミング検出部２３０は、スイッチ２３３、コンパレータ２３４および検出信号マスク部２３５を備える。この検出信号マスク部２３５は、スイッチ２３６、オンディレータイマ２３７およびスイッチ２３８を備える。
　スイッチ２３３は、ＰＭＯＳ制御信号Ｐｏｎに従って、コンパレータ２３４に電源電圧ＶＤＤを供給するものである。このスイッチ２３３は、例えば、ＰＭＯＳ制御信号Ｐｏｎがハイレベルの場合に電源電圧ＶＤＤを供給し、ローレベルの場合にＶＤＤを供給しない。
　コンパレータ２３４は、コイル２７０に供給される電流ＩＬ１と、ピーク電流ＩＬｐｋとを比較するものである。このコンパレータ２３４の非反転入力端子（＋）には電流ＩＬ１が入力され、反転入力端子（－）にはピーク電流ＩＬｐｋが入力される。コンパレータ２３４は、それらを比較した結果を、ＰＭＯＳオフタイミング検出信号Ｐendとしてスイッチ２３８に供給する。
　スイッチ２３６は、ＰＭＯＳ制御信号Ｐｏｎに従って、オンディレータイマ２３７に電源電圧ＶＤＤを供給するものである。このスイッチ２３６は、例えば、ＰＭＯＳ制御信号Ｐｏｎがハイレベルの場合に電源電圧ＶＤＤを供給し、ローレベルの場合にＶＤＤを供給しない。
　オンディレータイマ２３７は、ＰＭＯＳ制御信号Ｐｏｎの立上りを一定のマスク期間ｔｚに亘って遅延させた信号をマスク期間制御信号ＺＢＴとしてスイッチ２３８に供給するものである。
　スイッチ２３８は、マスク期間制御信号ＺＢＴに従って、コンパレータ２３４とコンバータ制御部２２０との間の経路を開閉するものである。このスイッチ２３８は、マスク期間制御信号ＺＢＴがハイレベルの場合に閉状態に移行し、ローレベルの場合に開状態に移行する。
　なお、スイッチ２３３をコンパレータ２３４の外部に設けているが、このスイッチ２３３をコンパレータ２３４の内部に設けてもよい。スイッチ２３６についても同様に、オンディレータイマ２３７の内部に設けてもよい。また、コンパレータ２３４をイネーブルにした直後に誤動作や誤検出が生じるおそれがない場合には、検出信号マスク部２３５を設けない構成としてもよい。
　このように、本技術の第５の実施の形態によれば、電流ＩＬ１がピーク電流ＩＬｐｋに達したときをＰＭＯＳオフタイミングとして検出するため、ＤＣ－ＤＣコンバータ２００はタイマの代わりにコンパレータを用いてＰＭＯＳオフタイミングを制御することができる。
　　＜６．第６の実施の形態＞
　上述の第１の実施の形態では、情報処理装置１００にＤＣ－ＤＣコンバータを１つ設けてプロセッサ１２０に電源を供給していた。このプロセッサ１２０は、求められる演算量や処理内容に応じて、その内部の回路のうち、必要のない回路への電源供給を停止させて消費電力を削減することができる。しかし、プロセッサ１２０の全ての回路への電源供給を停止させると、プロセッサ１２０自身が停止してしまうため、複数の電源系統（ＤＣ－ＤＣコンバータなど）を設けて、一部の系統からの電源供給のみを停止させることが望ましい。この第６の実施の形態の情報処理装置１００は、複数のＤＣ－ＤＣコンバータを備える点において第１の実施の形態と異なる。
　図２２は、第６の実施の形態における情報処理装置１００の一構成例を示すブロック図である。第６の実施の形態の情報処理装置１００は、ＤＣ－ＤＣコンバータ２０１および２０２をさらに備える点において第１の実施の形態と異なる。
　ＤＣ－ＤＣコンバータ２０１および２０２の構成は、ＤＣ－ＤＣコンバータ２００と同様である。ただし、ＤＣ－ＤＣコンバータ２００、２０１および２０２には、それぞれ異なるコンバータイネーブル信号および電圧制御信号が入力される。例えば、ＤＣ－ＤＣコンバータ２００にはコンバータイネーブル信号ＥＮ０および電圧制御信号ＶｏＣｔｒｌ０が入力され、ＤＣ－ＤＣコンバータ２０１にはコンバータイネーブル信号ＥＮ１および電圧制御信号ＶｏＣｔｒｌ１が入力される。また、ＤＣ－ＤＣコンバータ２０２にはコンバータイネーブル信号ＥＮ２および電圧制御信号ＶｏＣｔｒｌ２が入力される。
　これらのＤＣ－ＤＣコンバータ２００乃至２０２は、前述したように間欠制御により高い変換効率で電圧を変換することができる。このため、これらのコンバータをプロセッサ１２０の電源として用いることにより、情報処理装置１００全体の消費電力を低減することができる。ＤＣ－ＤＣコンバータ２００乃至２０２がＰＦＭ制御を行う場合には、特に軽負荷において変換効率が高くなるため、消費電力の削減効果が大きくなる。
　第６の実施の形態のプロセッサ１２０は、求められる演算量や処理内容に応じて、その内部の回路のうち、必要のない回路へ電源供給するＤＣ－ＤＣコンバータ（２００、２０１または２０２）を停止させる。
　このように、本技術の第６の実施の形態によれば、複数のＤＣ－ＤＣコンバータを設けたため、プロセッサ１２０は、それらのうち一部のＤＣ－ＤＣコンバータを停止させて消費電力を低減することができる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　また、上述の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、ＣＤ（Compact Disc）、ＭＤ（MiniDisc）、ＤＶＤ（Digital Versatile Disc）、メモリカード、ブルーレイディスク（Blu-ray（登録商標）Disc）等を用いることができる。
　なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）電流が供給されると前記電流に基づいて出力電圧を生成する電圧生成部と、
　前記電流の供給を停止させるための信号を出力する停止制御部と、
　前記信号が出力されるまで前記電流を前記電圧生成部に供給する電流供給部と、
　前記電流の供給期間において前記停止制御部を動作させ、前記信号が出力されると前記停止制御部を停止させる間欠制御部と
を具備する電圧変換回路。
（２）前記供給期間の開始タイミングを検出する開始タイミング検出部をさらに具備し、
　前記停止制御部は、前記供給期間の終了タイミングを検出して前記信号を出力する
前記（１）記載の電圧変換回路。
（３）前記開始タイミング検出部は、
　前記出力電圧と所定の基準電圧とを比較して当該比較結果を開始タイミング検出信号として出力する電圧比較器と、
　前記開始タイミングが検出されてから終了タイミングが検出されるまでの間において前記比較結果を所定の固定値に固定する検出信号制御部と
を備える前記（２）記載の電圧変換回路。
（４）前記停止制御部は、前記開始タイミングから所定期間が経過したときを前記終了タイミングとして検出する
前記（２）または（３）に記載の電圧変換回路。
（５）前記停止制御部は、前記電流が所定のピーク値に達したときを前記終了タイミングとして検出する
前記（２）または（３）に記載の電圧変換回路。
（６）前記停止制御部は、
　前記電流と前記所定のピーク値とを比較して当該比較結果を前記信号として出力する電流比較器と、
　前記開始タイミングから一定のマスク期間が経過するまでの間において前記信号をマスクする信号マスク部と
を備える前記（５）記載の電圧変換回路。
（７）前記電流の逆流を防止する逆流防止部をさらに具備する
前記（１）から（６）のいずれかに記載の電圧変換回路。
（８）前記信号が出力された場合には前記電流が所定の設定値より低くなる電流低下タイミングの検出を開始する電流低下タイミング検出部と
　前記逆流防止部は、前記信号が出力された場合には前記電圧生成部と接地端子との間の経路を閉状態に制御し、前記電流低下タイミングが検出された場合には前記経路を開状態に制御し、
　前記間欠制御部は、前記電流低下タイミングが検出された場合には前記電流低下タイミング検出部を制御して前記電流低下タイミングの検出を停止させる
前記（７）記載の電圧変換回路。
（９）前記出力電圧の生成開始が指示されたときから所定の準備期間に亘って前記停止制御部を制御して動作させる起動制御部をさらに具備する
前記（１）から（８）のいずれかに記載の電圧変換回路。
（１０）電流が供給されると前記電流に基づいて出力電圧を生成する電圧生成部と、前記電流の供給を停止させるための信号を出力する停止制御部と、前記信号が出力されるまで前記電流を前記電圧生成部に供給する電流供給部と、前記電流の供給期間において前記停止制御部を動作させ、前記信号が出力されると前記停止制御部を停止させる間欠制御部とを備える電圧変換回路と、
　前記出力電圧を制御する処理を行う処理回路と
を具備する電子装置。
（１１）電流が供給されると前記電流に基づいて出力電圧を生成する電圧生成部と、前記電流の供給を停止させるための信号を出力する停止制御部と、前記信号が出力されるまで前記電流を前記電圧生成部に供給する電流供給部と、前記電流の供給期間において前記停止制御部を動作させ、前記信号が出力されると前記停止制御部を停止させる間欠制御部と間欠制御部とをそれぞれが備える複数の電圧変換回路と、
　前記複数の電圧変換回路のそれぞれの前記出力電圧を制御する処理を行う処理回路と
を具備する電子装置。
（１２）停止制御部が、電流が供給されると前記電流に基づいて出力電圧を生成する電圧生成部への前記電流の供給を停止させるための信号を出力する停止制御手順と、
　電流供給部が、前記信号が出力されるまで前記電流を前記電圧生成部に供給する電流供給手順と、
　間欠制御部が、前記電流の供給期間において前記停止制御部を動作させ、前記信号が出力されると前記停止制御部を停止させる間欠制御手順と
を具備する電圧変換回路の制御方法。
　１００　情報処理装置
　１１０　バス
　１２０　プロセッサ
　１３０　インターフェース
　２００、２０１、２０２　ＤＣ－ＤＣコンバータ
　２１０　電圧低下検出部
　２１１　基準電圧生成部
　２１２、２３４、２４２　コンパレータ
　２１３、２３１、２３３、２３６、２３８、２４１、２４４、２４６　スイッチ
　２１４　バッファ
　２２０　コンバータ制御部
　２２１　ＰＭＯＳ制御信号生成部
　２２２　ＮＭＯＳ制御信号生成部
　２３０　ＰＭＯＳオフタイミング検出部
　２３２　オン時間タイマ
　２３５、２４３　検出信号マスク部
　２３７、２４５、２９２　オンディレータイマ
　２４０　ＮＭＯＳオフタイミング検出部
　２５０　ドライバ
　２６１　Ｐ型ＭＯＳトランジスタ
　２６２　Ｎ型ＭＯＳトランジスタ
　２６３　ダイオード
　２７０　コイル
　２８０　コンデンサ
　２９０　起動制御部
　２９１　出力イネーブル生成部
　２９３　起動イネーブル生成部
 

Claims (12)

  1. 　電流が供給されると前記電流に基づいて出力電圧を生成する電圧生成部と、
    　前記電流の供給を停止させるための信号を出力する停止制御部と、
    　前記信号が出力されるまで前記電流を前記電圧生成部に供給する電流供給部と、
    　前記電流の供給期間において前記停止制御部を動作させ、前記信号が出力されると前記停止制御部を停止させる間欠制御部と
    を具備する電圧変換回路。
  2. 　前記供給期間の開始タイミングを検出する開始タイミング検出部をさらに具備し、
    　前記停止制御部は、前記供給期間の終了タイミングを検出して前記信号を出力する
    請求項１記載の電圧変換回路。
  3. 　前記開始タイミング検出部は、
    　前記出力電圧と所定の基準電圧とを比較して当該比較結果を開始タイミング検出信号として出力する電圧比較器と、
    　前記開始タイミングが検出されてから終了タイミングが検出されるまでの間において前記比較結果を所定の固定値に固定する検出信号制御部と
    を備える請求項２記載の電圧変換回路。
  4. 　前記停止制御部は、前記開始タイミングから所定期間が経過したときを前記終了タイミングとして検出する
    請求項２記載の電圧変換回路。
  5. 　前記停止制御部は、前記電流が所定のピーク値に達したときを前記終了タイミングとして検出する
    請求項２記載の電圧変換回路。
  6. 　前記停止制御部は、
    　前記電流と前記所定のピーク値とを比較して当該比較結果を前記信号として出力する電流比較器と、
    　前記開始タイミングから一定のマスク期間が経過するまでの間において前記信号をマスクする信号マスク部と
    を備える請求項５記載の電圧変換回路。
  7. 　前記電流の逆流を防止する逆流防止部をさらに具備する
    請求項１記載の電圧変換回路。
  8. 　前記信号が出力された場合には前記電流が所定の設定値より低くなる電流低下タイミングの検出を開始する電流低下タイミング検出部と
    　前記逆流防止部は、前記信号が出力された場合には前記電圧生成部と接地端子との間の経路を閉状態に制御し、前記電流低下タイミングが検出された場合には前記経路を開状態に制御し、
    　前記間欠制御部は、前記電流低下タイミングが検出された場合には前記電流低下タイミング検出部を制御して前記電流低下タイミングの検出を停止させる
    請求項７記載の電圧変換回路。
  9. 　前記出力電圧の生成開始が指示されたときから所定の準備期間に亘って前記停止制御部を制御して動作させる起動制御部をさらに具備する
    請求項１記載の電圧変換回路。
  10. 　電流が供給されると前記電流に基づいて出力電圧を生成する電圧生成部と、前記電流の供給を停止させるための信号を出力する停止制御部と、前記信号が出力されるまで前記電流を前記電圧生成部に供給する電流供給部と、前記電流の供給期間において前記停止制御部を動作させ、前記信号が出力されると前記停止制御部を停止させる間欠制御部とを備える電圧変換回路と、
    　前記出力電圧を制御する処理を行う処理回路と
    を具備する電子装置。
  11. 　電流が供給されると前記電流に基づいて出力電圧を生成する電圧生成部と、前記電流の供給を停止させるための信号を出力する停止制御部と、前記信号が出力されるまで前記電流を前記電圧生成部に供給する電流供給部と、前記電流の供給期間において前記停止制御部を動作させ、前記信号が出力されると前記停止制御部を停止させる間欠制御部と間欠制御部とをそれぞれが備える複数の電圧変換回路と、
    　前記複数の電圧変換回路のそれぞれの前記出力電圧を制御する処理を行う処理回路と
    を具備する電子装置。
  12. 　停止制御部が、電流が供給されると前記電流に基づいて出力電圧を生成する電圧生成部への前記電流の供給を停止させるための信号を出力する停止制御手順と、
    　電流供給部が、前記信号が出力されるまで前記電流を前記電圧生成部に供給する電流供給手順と、
    　間欠制御部が、前記電流の供給期間において前記停止制御部を動作させ、前記信号が出力されると前記停止制御部を停止させる間欠制御手順と
    を具備する電圧変換回路の制御方法。
     
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105553261B (zh) * 2016-02-19 2018-09-25 京东方科技集团股份有限公司 Dc-dc转换控制模块、dc-dc转换器及显示装置
CN110544452B (zh) * 2018-05-28 2021-08-17 京东方科技集团股份有限公司 供电时序控制电路及控制方法、显示驱动电路、显示装置
CN113890393B (zh) * 2021-09-27 2024-06-14 成都芯源系统有限公司 开关电源电路及其控制电路和方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09294368A (ja) * 1996-04-25 1997-11-11 Canon Inc 電源回路
JP2004173421A (ja) * 2002-11-20 2004-06-17 Matsushita Electric Ind Co Ltd Ｄｃ／ｄｃコンバータ
JP2012090384A (ja) * 2010-10-18 2012-05-10 Fujitsu Semiconductor Ltd スイッチングレギュレータ
JP2014108013A (ja) * 2012-11-29 2014-06-09 Shindengen Electric Mfg Co Ltd スイッチング電源およびその制御回路

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4850540B2 (ja) * 2005-12-26 2012-01-11 富士通セミコンダクター株式会社 Ｄｃ−ｄｃコンバータ及びｄｃ−ｄｃコンバータの制御回路
JP5485390B2 (ja) * 2010-06-15 2014-05-07 パナソニック株式会社 スイッチング電源装置および半導体装置
JP2012039761A (ja) * 2010-08-06 2012-02-23 Sanken Electric Co Ltd スイッチング電源装置
JP5480919B2 (ja) * 2012-01-17 2014-04-23 株式会社日本自動車部品総合研究所 電力変換装置
JP2014003812A (ja) * 2012-06-19 2014-01-09 Rohm Co Ltd 電源装置、並びに、これを用いた車載機器及び車両
JP6043132B2 (ja) * 2012-09-11 2016-12-14 ローム株式会社 Ｄｃ／ｄｃコンバータおよびその制御回路、制御方法、それを用いた電源装置、電源アダプタおよび電子機器
DE102014221489B4 (de) * 2014-10-22 2021-12-02 Dialog Semiconductor (UK) Ltd Genaue Stromversorgungszeitbasis für LED-Beleuchtung-Treiber
US9401642B2 (en) * 2014-11-20 2016-07-26 Sanken Electric Co., Ltd. Switching power-supply device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09294368A (ja) * 1996-04-25 1997-11-11 Canon Inc 電源回路
JP2004173421A (ja) * 2002-11-20 2004-06-17 Matsushita Electric Ind Co Ltd Ｄｃ／ｄｃコンバータ
JP2012090384A (ja) * 2010-10-18 2012-05-10 Fujitsu Semiconductor Ltd スイッチングレギュレータ
JP2014108013A (ja) * 2012-11-29 2014-06-09 Shindengen Electric Mfg Co Ltd スイッチング電源およびその制御回路

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