JP2000152607A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2000152607A JP2000152607A JP10316041A JP31604198A JP2000152607A JP 2000152607 A JP2000152607 A JP 2000152607A JP 10316041 A JP10316041 A JP 10316041A JP 31604198 A JP31604198 A JP 31604198A JP 2000152607 A JP2000152607 A JP 2000152607A
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Abstract
(57)【要約】
【課題】 電源電圧値を必要最低限の電圧値に自動設定
することを可能にする。 【解決手段】 半導体集積回路１０は、信号処理ブロッ
ク１２の他に、基本クロックを発生するインバータ１
４、ｍ段のゲートを直列接続した遅延回路１６、遅延回
路１６の出力を基本クロックでラッチするラッチ回路１
８、ラッチ回路１８の出力を積分する積分回路２０を具
備する。ｍは、信号処理ブロック１２の最大ゲート数よ
りも少し大きめになっている。ＤＣ−ＤＣコンバータ３
２の出力電圧を徐々に下げ、積分回路２０の出力が’
０’から’１’に変化する点を見つけ、その点でのＤ／
Ａ変換器４４への制御電圧をＥＥＰＲＯＭ４２に書き込
む。次回以降では、ＥＥＰＲＯＭ４２に記憶される制御
電圧値をＤ／Ａ変換器４４に印加する。
することを可能にする。 【解決手段】 半導体集積回路１０は、信号処理ブロッ
ク１２の他に、基本クロックを発生するインバータ１
４、ｍ段のゲートを直列接続した遅延回路１６、遅延回
路１６の出力を基本クロックでラッチするラッチ回路１
８、ラッチ回路１８の出力を積分する積分回路２０を具
備する。ｍは、信号処理ブロック１２の最大ゲート数よ
りも少し大きめになっている。ＤＣ−ＤＣコンバータ３
２の出力電圧を徐々に下げ、積分回路２０の出力が’
０’から’１’に変化する点を見つけ、その点でのＤ／
Ａ変換器４４への制御電圧をＥＥＰＲＯＭ４２に書き込
む。次回以降では、ＥＥＰＲＯＭ４２に記憶される制御
電圧値をＤ／Ａ変換器４４に印加する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、より具体的には、省電力に対応する半導体集積回
路に関する。
関し、より具体的には、省電力に対応する半導体集積回
路に関する。
【０００２】
【従来の技術】従来、半導体集積回路の電源電圧は、素
子のばらつきとＤＣ−ＤＣコンバータの出力電圧のばら
つきを考慮して高めに設定されている。
子のばらつきとＤＣ−ＤＣコンバータの出力電圧のばら
つきを考慮して高めに設定されている。
【０００３】
【発明が解決しようとする課題】従来例では、以下のよ
うな問題点がある。即ち、集積化される半導体素子のば
らつきとＤＣ−ＤＣコンバータの出力電圧のばらつきを
考慮して電源電圧を設定しているので、実際に供給され
る電圧値は、その半導体集積回路にとって最低限必要な
電圧値よりも高めに設定され、その結果、余分な電力が
消費される。
うな問題点がある。即ち、集積化される半導体素子のば
らつきとＤＣ−ＤＣコンバータの出力電圧のばらつきを
考慮して電源電圧を設定しているので、実際に供給され
る電圧値は、その半導体集積回路にとって最低限必要な
電圧値よりも高めに設定され、その結果、余分な電力が
消費される。
【０００４】本発明は、余分な電力を消費しない半導体
集積回路を提示することを目的とする。
集積回路を提示することを目的とする。
【０００５】本発明はまた、必要最低限の電圧を供給す
ればよい半導体集積回路を提示することを目的とする。
ればよい半導体集積回路を提示することを目的とする。
【０００６】本発明は更に、従来よりも省電力の半導体
集積回路を提示することを目的とする。
集積回路を提示することを目的とする。
【０００７】
【課題を解決するための手段】本発明に係る半導体集積
回路は、信号処理ブロックと、基本クロックを発生する
基本クロック発生手段と、ｍ段のゲート素子からなり、
入力電源電圧によって動作して、当該基本クロックを遅
延する遅延回路と、当該遅延回路の出力を、当該基本ク
ロックによりラッチするラッチ回路とを具備することを
特徴とする。
回路は、信号処理ブロックと、基本クロックを発生する
基本クロック発生手段と、ｍ段のゲート素子からなり、
入力電源電圧によって動作して、当該基本クロックを遅
延する遅延回路と、当該遅延回路の出力を、当該基本ク
ロックによりラッチするラッチ回路とを具備することを
特徴とする。
【０００８】
【実施例】以下、図面を参照して、本発明の実施例を詳
細に説明する。
細に説明する。
【０００９】図１は、本発明の一実施例の概略構成ブロ
ック図を示す。１０は、本発明の一実施例である半導体
集積回路であり、内部に、この半導体集積回路の目的と
する処理を実行する信号処理ブロック１２を具備する。
半導体集積回路１０は、信号処理ブロック１２が必要と
する最低限の電源電圧値を知るために、基本クロックを
発生するインバータ又は基本クロック発振回路１４、ｍ
段のゲートを直列接続した遅延回路１６、遅延回路１６
の出力を基本クロックでラッチするラッチ回路１８、ラ
ッチ回路１８の出力を積分する積分回路２０を具備す
る。半導体集積回路１０は更に、外部の水晶発振器２２
の出力をインバータ１４に供給するクロック入力端子２
４，２６、及び、積分回路２０の出力を外部に出力する
出力端子２７を具備する。遅延回路１６を構成するゲー
トの数ｍは、信号処理ブロック１２の最大ゲート数より
も少し大きめの設定になっている。２８は、半導体集積
回路１０の電源入力端子である。
ック図を示す。１０は、本発明の一実施例である半導体
集積回路であり、内部に、この半導体集積回路の目的と
する処理を実行する信号処理ブロック１２を具備する。
半導体集積回路１０は、信号処理ブロック１２が必要と
する最低限の電源電圧値を知るために、基本クロックを
発生するインバータ又は基本クロック発振回路１４、ｍ
段のゲートを直列接続した遅延回路１６、遅延回路１６
の出力を基本クロックでラッチするラッチ回路１８、ラ
ッチ回路１８の出力を積分する積分回路２０を具備す
る。半導体集積回路１０は更に、外部の水晶発振器２２
の出力をインバータ１４に供給するクロック入力端子２
４，２６、及び、積分回路２０の出力を外部に出力する
出力端子２７を具備する。遅延回路１６を構成するゲー
トの数ｍは、信号処理ブロック１２の最大ゲート数より
も少し大きめの設定になっている。２８は、半導体集積
回路１０の電源入力端子である。
【００１０】３０は、半導体集積回路１０で一般的に必
要とされる電源電圧より高いＵＮＲＥＧ電圧が供給され
る電源端子、３２は電源端子３０からのＵＮＲＥＧ電圧
をＤＣ−ＤＣ変換するＤＣ−ＤＣコンバータ、３４はＤ
Ｃ−ＤＣコンバータ３２のＰＷＭ出力を整流する整流回
路である。整流回路３４の出力は、半導体集積回路１０
の電源端子２８に印加されると共に、直列接続の抵抗３
６，３８にも印加される。抵抗３６，３８により分圧さ
れた整流回路３４の出力電圧値は、抵抗３６，３８によ
り分圧されて、ＤＣ−ＤＣコンバータ３２の誤差アンプ
に入力される。
要とされる電源電圧より高いＵＮＲＥＧ電圧が供給され
る電源端子、３２は電源端子３０からのＵＮＲＥＧ電圧
をＤＣ−ＤＣ変換するＤＣ−ＤＣコンバータ、３４はＤ
Ｃ−ＤＣコンバータ３２のＰＷＭ出力を整流する整流回
路である。整流回路３４の出力は、半導体集積回路１０
の電源端子２８に印加されると共に、直列接続の抵抗３
６，３８にも印加される。抵抗３６，３８により分圧さ
れた整流回路３４の出力電圧値は、抵抗３６，３８によ
り分圧されて、ＤＣ−ＤＣコンバータ３２の誤差アンプ
に入力される。
【００１１】他方、出力端子２８から出力される積分回
路２０の出力は、マイクロコンピュータ４０に印加され
る。マイクロコンピュータ４０には、ＥＥＰＲＯＭ４２
が接続する。マイクロコンピュータ４０の制御出力がＤ
／Ａ変換器４４に印加され、Ｄ／Ａ変換器４４の出力
は、抵抗４６を介して抵抗３６，３８の接続点に印加さ
れる。詳細は後述するが、マイクロコンピュータ４０
は、半導体集積回路１０の最適電圧値をＥＥＰＲＯＭ４
２に格納する。
路２０の出力は、マイクロコンピュータ４０に印加され
る。マイクロコンピュータ４０には、ＥＥＰＲＯＭ４２
が接続する。マイクロコンピュータ４０の制御出力がＤ
／Ａ変換器４４に印加され、Ｄ／Ａ変換器４４の出力
は、抵抗４６を介して抵抗３６，３８の接続点に印加さ
れる。詳細は後述するが、マイクロコンピュータ４０
は、半導体集積回路１０の最適電圧値をＥＥＰＲＯＭ４
２に格納する。
【００１２】本実施例の基本的動作を説明する。電源端
子３０には、半導体集積回路１０の電源として充分に高
い電圧値のＵＮＲＥＧ電圧が供給されている。ＤＣ／Ｄ
Ｃコンバータ３２は、電源端子３０からのＵＮＲＥＧ電
圧をＤＣ−ＤＣ変換して、整流回路３４に印加する。整
流回路３４の出力電圧は、抵抗３６，３８により分圧さ
れ、その分圧値がＤＣ−ＤＣコンバータ３２の誤差アン
プに供給される。ＤＣ−ＤＣコンバータの出力電圧は、
抵抗３６，３８の分圧値が内部の基準電圧に等しくなる
ように制御される。これは、ＤＣ−ＤＣコンバータの一
般的な動作である。
子３０には、半導体集積回路１０の電源として充分に高
い電圧値のＵＮＲＥＧ電圧が供給されている。ＤＣ／Ｄ
Ｃコンバータ３２は、電源端子３０からのＵＮＲＥＧ電
圧をＤＣ−ＤＣ変換して、整流回路３４に印加する。整
流回路３４の出力電圧は、抵抗３６，３８により分圧さ
れ、その分圧値がＤＣ−ＤＣコンバータ３２の誤差アン
プに供給される。ＤＣ−ＤＣコンバータの出力電圧は、
抵抗３６，３８の分圧値が内部の基準電圧に等しくなる
ように制御される。これは、ＤＣ−ＤＣコンバータの一
般的な動作である。
【００１３】マイクロコンピュータ４０は、Ｄ／Ａ変換
器４４に制御電圧を印加する。Ｄ／Ａ変換器４４はマイ
クロコンピュータ４０からの制御電圧をアナログ信号に
変換して、抵抗４６に印加する。これによりＤＣ−ＤＣ
コンバータ３２の出力電圧値を外部から制御できる。
器４４に制御電圧を印加する。Ｄ／Ａ変換器４４はマイ
クロコンピュータ４０からの制御電圧をアナログ信号に
変換して、抵抗４６に印加する。これによりＤＣ−ＤＣ
コンバータ３２の出力電圧値を外部から制御できる。
【００１４】整流回路３４の出力は、半導体集積回路の
電源入力端子２８に入力する。電源入力端子１０から入
力した電圧は、半導体集積回路１０の信号処理ブロック
１２、インバータ１４、及び遅延回路１６に印加され、
これにより、これら動作状態になる。ラッチ回路１８
は、遅延回路１６の出力を基本クロックに従ってラッチ
する。遅延回路１６の遅延量は、遅延回路１６に印加さ
れる電源電圧、即ち、電源入力端子２８の電圧に応じて
変化する。遅延回路１６の遅延量が基本クロックの半周
期を越えると、ラッチ回路１８の出力は、’０’から’
１’に変化する。即ち、ラッチ回路１８の出力は、遅延
回路１６の遅延量が半周期になった近傍で変化し、その
変化が積分回路２０及び出力端子２７を介してマイクロ
コンピュータ４０に伝達される。
電源入力端子２８に入力する。電源入力端子１０から入
力した電圧は、半導体集積回路１０の信号処理ブロック
１２、インバータ１４、及び遅延回路１６に印加され、
これにより、これら動作状態になる。ラッチ回路１８
は、遅延回路１６の出力を基本クロックに従ってラッチ
する。遅延回路１６の遅延量は、遅延回路１６に印加さ
れる電源電圧、即ち、電源入力端子２８の電圧に応じて
変化する。遅延回路１６の遅延量が基本クロックの半周
期を越えると、ラッチ回路１８の出力は、’０’から’
１’に変化する。即ち、ラッチ回路１８の出力は、遅延
回路１６の遅延量が半周期になった近傍で変化し、その
変化が積分回路２０及び出力端子２７を介してマイクロ
コンピュータ４０に伝達される。
【００１５】遅延回路１６を構成するゲートの数ｍが、
信号処理ブロック１２の最大ゲート数よりも少し大きめ
に設定されているので、積分回路２０の出力が’０’か
ら’１’に変化してときの、電源入力端子２８の電源電
圧、即ち、積分回路３４の出力が、半導体集積回路１０
の信号処理ブロック１２にとって最小限必要な電源電圧
値であることになる。
信号処理ブロック１２の最大ゲート数よりも少し大きめ
に設定されているので、積分回路２０の出力が’０’か
ら’１’に変化してときの、電源入力端子２８の電源電
圧、即ち、積分回路３４の出力が、半導体集積回路１０
の信号処理ブロック１２にとって最小限必要な電源電圧
値であることになる。
【００１６】マイクロコンピュータ４０は、積分回路３
４の出力の’０’から’１’への変化に応じて、Ｄ／Ａ
変換器４４への制御電圧値をＥＥＰＲＯＭ４２に書き込
む。これで、半導体集積回路１０の信号処理ブロック１
２が必要とする最低電源電圧値が決定されたことにな
る。
４の出力の’０’から’１’への変化に応じて、Ｄ／Ａ
変換器４４への制御電圧値をＥＥＰＲＯＭ４２に書き込
む。これで、半導体集積回路１０の信号処理ブロック１
２が必要とする最低電源電圧値が決定されたことにな
る。
【００１７】図２は、半導体集積回路１０の電源電圧を
必要最低限の電圧値に調整するフローチャートを示す。
必要最低限の電圧値に調整するフローチャートを示す。
【００１８】マイクロコンピュータ４０は、Ｄ／Ａ変換
器４４に印加する制御電圧をゼロから徐々に増加させ
て、整流回路３４の出力電圧値が徐々に低下するように
する（Ｓ１）。その間に、マイクロコンピュータ４０
は、積分回路２０の出力を検査し、半導体集積回路１０
の信号処理ブロック１２が動作不良になる点を探索する
（Ｓ２）。積分回路２０の出力が’０’であれば（Ｓ
２）、更に電圧を下げる（Ｓ１）。積分回路２０の出力
が’１’に変化したら、その時点の制御電圧値をＥＥＰ
ＲＯＭ４２に格納する（Ｓ３）。これで、半導体集積回
路１０に対する電源電圧の調整動作が終了する。
器４４に印加する制御電圧をゼロから徐々に増加させ
て、整流回路３４の出力電圧値が徐々に低下するように
する（Ｓ１）。その間に、マイクロコンピュータ４０
は、積分回路２０の出力を検査し、半導体集積回路１０
の信号処理ブロック１２が動作不良になる点を探索する
（Ｓ２）。積分回路２０の出力が’０’であれば（Ｓ
２）、更に電圧を下げる（Ｓ１）。積分回路２０の出力
が’１’に変化したら、その時点の制御電圧値をＥＥＰ
ＲＯＭ４２に格納する（Ｓ３）。これで、半導体集積回
路１０に対する電源電圧の調整動作が終了する。
【００１９】次回以降は、マイクロコンピュータ４０
は、ＥＥＰＲＯＭ４２に記憶される制御電圧地をＤ／Ａ
変換器４４に常時、印加する。
は、ＥＥＰＲＯＭ４２に記憶される制御電圧地をＤ／Ａ
変換器４４に常時、印加する。
【００２０】
【発明の効果】以上の説明から容易に理解できるよう
に、本発明によれば、半導体集積回路の内部素子のばら
つきやＤＣ−ＤＣコンバータの出力電圧のばらつきに関
わらず、半導体集積回路の電源電圧値を必要最低限の電
圧値に自動設定できる。この結果、半導体集積回路の低
電圧化と省電力化を実現できる。
に、本発明によれば、半導体集積回路の内部素子のばら
つきやＤＣ−ＤＣコンバータの出力電圧のばらつきに関
わらず、半導体集積回路の電源電圧値を必要最低限の電
圧値に自動設定できる。この結果、半導体集積回路の低
電圧化と省電力化を実現できる。
【図１】 本発明の一実施例の概略構成ブロック図であ
る。
る。
【図２】 本実施例の動作フローチャートである。
１０：半導体集積回路 １２：信号処理ブロック １４：インバータ又は基本クロック発振回路 １６：遅延回路 １８：ラッチ回路 ２０：積分回路 ２２：水晶発振器 ２４，２６：クロック入力端子 ２７：出力端子 ２８：電源入力端子 ３０：電源端子 ３２：ＤＣ−ＤＣコンバータ ３４：整流回路 ３６，３８：抵抗 ４０：マイクロコンピュータ ４２：ＥＥＰＲＯＭ ４４：Ｄ／Ａ変換器
Claims (4)
- 【請求項１】 信号処理ブロックと、 基本クロックを発生する基本クロック発生手段と、 ｍ段のゲート素子からなり、入力電源電圧によって動作
して、当該基本クロックを遅延する遅延回路と、 当該遅延回路の出力を当該基本クロックによりラッチす
るラッチ回路とを具備することを特徴とする半導体集積
回路。 - 【請求項２】 更に、当該ラッチ回路の出力を積分する
積分回路を具備する請求項１に記載の半導体集積回路。 - 【請求項３】 ｍは、当該信号処理ブロックの最大ゲー
ト数よりも大きく設定されている請求項１に記載の半導
体集積回路。 - 【請求項４】 当該基本クロック発生手段が、外部クロ
ックに応じて当該基本クロックを発生する手段である請
求項１に記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10316041A JP2000152607A (ja) | 1998-11-06 | 1998-11-06 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10316041A JP2000152607A (ja) | 1998-11-06 | 1998-11-06 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000152607A true JP2000152607A (ja) | 2000-05-30 |
Family
ID=18072613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10316041A Withdrawn JP2000152607A (ja) | 1998-11-06 | 1998-11-06 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000152607A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005512493A (ja) * | 2001-12-07 | 2005-04-28 | ザ・リージェンツ・オブ・ザ・ユニバーシティ・オブ・コロラド，ア・ボディー・コーポレイト | 高周波数電源用デジタル制御器 |
| CN103078498A (zh) * | 2012-12-27 | 2013-05-01 | 华为技术有限公司 | 一种电压转换电路及其使用方法 |
-
1998
- 1998-11-06 JP JP10316041A patent/JP2000152607A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005512493A (ja) * | 2001-12-07 | 2005-04-28 | ザ・リージェンツ・オブ・ザ・ユニバーシティ・オブ・コロラド，ア・ボディー・コーポレイト | 高周波数電源用デジタル制御器 |
| CN103078498A (zh) * | 2012-12-27 | 2013-05-01 | 华为技术有限公司 | 一种电压转换电路及其使用方法 |
| CN103078498B (zh) * | 2012-12-27 | 2015-07-29 | 华为技术有限公司 | 一种电压转换电路及其使用方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060110 |