KR100273279B1 - 동기식메모리의클럭신호발생회로 - Google Patents

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Abstract

본 발명은 클럭신호의 듀티 사이클을 정정하고 체배하는 회로의 설계기술에 관한 것으로, 목표로 하는 듀티비로 정정(correction)하기 위한 지연 셀의 지연폭을 일정하게 하고, 정적 전류의 소모량을 저감할 수 있도록 하기 위하여, 외부 클럭신호를 기준신호와 비교하여 그 비교결과에 상응되는 형태의 클럭신호를 구동하는 외부 클럭신호 구동부(31)와; 상기 외부 클럭신호 구동부(31)에서 출력되는 클럭신호를 동일 시간간격으로 지연출력함에 있어서, 지연 인에이블신호에 의해 인에이블되고, 전압 제어신호에 의해 지연시간이 조정되는 단위 지연셀(32A-32D)과; 상기 지연처리된 클럭신호와 상기 외부 클럭신호 구동부(31)에서 출력되는 클럭신호의 위상차를 비교하여 그에 따른 업/다운신호를 발생하는 위상 비교기(33)와; 상기 업/다운신호에 따라 전하 펌핑량을 증가시키거나 감소시켜 상기 전압 제어신호를 생성하는 전하 펌프(34)와; 입력 인에이블신호, 파워 오케이신호, 액티브신호를 논리조합하여 상기 지연 인에이블신호를 생성하는 지연 제어부(35)와; 상기 각 단위 지연셀(32A-32D)에서 출력되는 클럭신호를 공급받아 두배의 주파수를 갖는 클럭신호를 발생하는 주파수 체배기(36)로 구성한 것이다.

Description

동기식 메모리의 클럭신호 발생회로{CLOCK SIGNAL GENERATION CIRCUIT FOR SYNCHRONOUS MEMORY}
본 발명은 동기식 메모리에 적용되는 클럭신호의 듀티 사이클을 정정하고 체배하는 회로의 설계기술에 관한 것으로, 특히 동기식 메모리에 적용되는 클럭신호를 발생할 때, 소정의 듀티비로 정정하기 위한 지연 셀의 지연폭을 일정하게 하고, 정적 전류 소모량을 저감할 수 있도록한 동기식 메모리의 클럭신호 발생회로에 관한 것이다.
도 1은 종래기술에 의한 듀티 사이클(50%) 정정 및 주파수 체배 기능을 갖는 동기식 메모리의 클럭신호 발생회로의 블록도로서 이에 도시한 바와 같이, 외부 클럭신호(Ext_CLK)를 기준신호(Vref)와 비교하여 그 비교결과에 상응되는 형태의 클럭신호를 구동하는 외부 클럭신호 구동부(11)와; 상기 외부 클럭신호 구동부(11)에서 출력되는 클럭신호를 지연 루프를 통과한 클럭신호와 비교하여 그에 따른 업/다운신호(UP/DOWN)를 발생하는 위상 비교기(12)와; 상기 업/다운신호(UP/DOWN)에 따라 전하 펌핑량을 증감시키는 전하 펌프(13)와; 상기 전하 펌프(13)에서 출력되는 전하를 필터링하여 전압 제어신호(Vcntl)로 출력하는 루프필터(14)와; 상기 전압 제어신호(Vcntl)를 근거로 상기 클럭신호 구동부(16)에서 출력되는 클럭신호의 지연시간을 조정하는 전압제어형 지연셀(15)과; 전압제어형 지연셀(15)에서 출력되는 클럭신호를 구동하는 클럭신호 구동부(16)와; 상기 클럭신호 구동부(16)에서 출력되는 클럭신호의 주파수를 체배하는 주파수 체배기(17)로 구성된 것으로, 이의 작용을 첨부된 도 2를 참조하여 설명하면 다음과 같다.
외부 클럭신호 구동부(11)는 외부로 부터 공급되는 클럭신호(Ext_CLK)를 기준신호(Vref)와 비교하여 그 비교결과에 상응되는 형태의 클럭신호를 발생하고, 위상비교기(12)는 이 클럭신호를 지연 루프를 통과한 클럭신호 즉, 클럭신호 구동부(16)에서 출력되는 클럭신호와 비교하여 그 비교결과에 상응되는 업/다운신호(UP/DOWN)를 발생한다.
전하 펌프(13)는 상기 업/다운신호(UP/DOWN)에 따라 전하 펌핑량을 증가시키거나 감소시켜 출력하게 되고, 이렇게 발생되는 전하가 루프 필터(14)를 통해 필터링되어 전압 제어신호(Vcntl)로 출력된다.
이때, 전압제어형 지연셀(15)은 상기 전압 제어신호(Vcntl)를 이용하여, 상기 클럭신호 구동부(16)에서 출력되는 클럭신호의 지연시간을 조정하여 50%의 듀티비가 되도록 한다.
이렇게 듀티비가 조정된 클럭신호는 클럭신호 구동부(16)에 의해 구동되어 한편으로는 상기 위상 비교기(12)의 타측 입력으로 공급되고, 다른 한편으로는 주파수 체배기(17)에 공급되어 두배의 주파수를 갖는 클럭신호(DBL_CLK)로 체배된다.
도 2는 상기 전압제어형 지연셀(15)의 일실시 구현예를 보인 회로도로서 이에 도시한 바와 같이, 상기 외부 클럭신호 구동부(11)에서 출력되는 클럭신호가 인버터(I11)를 통해 단위 시간만큼 지연되어 출력단자(OUT) 및 접지형 엔모스 트랜지스터(NM11)의 드레인에 공급되는데, 상기 루프 필터(14)에서 출력되는 전압 제어신호(Vcntl)가 그 엔모스 트랜지스터(NM11)의 게이트에 공급되므로 결국, 그 전압 제어신호(Vcntl)에 의해 클럭신호의 지연시간이 조정되어 50%의 듀티비를 유지할 수 있게 된다.
그러나, 이와 같은 종래의 클럭신호 발생기술에 있어서는 클럭신호의 듀티비가 목표치(예:50%)로 정정된 이후에도 회로를 계속해서 동작시켜야 하고, 아날로그의 전압 제어신호에 의해 지연 셀이 어느 정도 턴온 상태로 되어 정적 전류(static current)가 흐르게 되므로 스탠바이 상태 또는 파워 다운시 저전력 동기식 메모리 칩에서 요구하는 표준 스펙을 만족시키지 못하는 결함으로 대두되었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 저전력 동기식 메모리(Low Power Synchronous Memory)에 적용되는 클럭신호를 발생할 때, 목표로 하는 듀티비로 정정(correction)하기 위한 지연 셀의 지연폭을 일정하게 하고, 정적 전류의 소모량을 저감하는 동기식 메모리의 클럭신호 발생회로를 제공함에 있다.
도 1은 종래기술에 의한 동기식 메모리의 클럭신호 발생회로의 블록도.
도 2는 도 1에서 전압제어형 지연셀의 상세 회로도.
도 3은 본 발명에 의한 동기식 메모리의 클럭신호 발생회로의 예시 블록도.
도 4는 도 3에서 단위 지연셀의 구현예를 보인 상세 회로도.
도 5는 도 3에서 지연 제어부의 구현예를 보인 상세 회로도.
도 6의 (a)-(d)는 도 5 각부의 파형도.
***도면의 주요 부분에 대한 부호의 설명***
31: 외부 클럭신호 구동부 32A-32D: 단위 지연셀
33: 위상 비교기 34: 전하 펌프
35: 지연 제어부 36: 주파수 체배기
NM41-NM45: 엔모스 트랜지스터 PM41-PM43: 피모스 트랜지스터
I51-I53: 인버터 NOR51: 노아게이트
ND51: 낸드게이트
도 3은 본 발명의 목적을 달성하기 위한 동기식 메모리의 클럭신호 발생회로의 일실시 예시 블록도로서 이에 도시한 바와 같이, 외부 클럭신호(Ext_CLK)를 기준신호(Vref)와 비교하여 그 비교결과에 상응되는 형태의 클럭신호를 구동하는 외부 클럭신호 구동부(31)와; 상기 외부 클럭신호 구동부(31)에서 출력되는 클럭신호를 동일 시간 간격으로 지연 출력함에 있어서, 지연 인에이블신호(delay_en)에 의해 인에이블되고, 전압 제어신호(Vcntl)에 의해 지연시간이 조정되는 단위 지연셀(32A-32D)과; 상기 단위 지연셀(32A-32D)을 통해 지연된 클럭신호와 상기 외부 클럭신호 구동부(31)에서 출력되는 클럭신호의 위상차를 비교하여 그에 따른 업/다운신호(UP/DOWN)를 발생하는 위상 비교기(33)와; 상기 업/다운신호(UP/DOWN)에 따라 전하 펌핑량을 증가시키거나 감소시켜 전압 제어신호(Vcntl)를 생성하는 전하 펌프(34)와; 입력 인에이블신호(IN_EN), 파워 오케이신호(PWROK), 액티브신호(ACTIVE)를 논리조합하여 상기 지연 인에이블신호(delay_en)를 생성하는 지연 제어부(35)와; 상기 단위 지연셀(32A-32D)에서 각각 출력되는 클럭신호를 공급받아 두배의 주파수를 갖는 클럭신호(DBL_CLK)를 발생하는 주파수 체배기(36)로 구성한 것으로, 이와 같이 구성한 본 발명의 작용을 첨부한 도 4 내지 도 6을 참조하여 상세히 설명하면 다음과 같다.
외부 클럭신호 구동부(31)는 외부로 부터 공급되는 클럭신호(Ext_CLK)를 기준신호(Vref)와 비교하여 그 비교결과에 상응되는 형태의 클럭신호를 발생하고, 이 클럭신호는 서로 동일한 지연시간을 갖는 4개의 단위 지연셀(32A-32D)을 통해 원하는 시간만큼 지연처리된 후 위상비교기(33)에 공급되는데, 도 4는 하나의 단위 지연셀(32A)의 구현예를 보인 것이며, 나머지 단위 지연셀(32B-32D)도 이와 동일한 구성을 갖는다.
즉, 전류 미러로 동작하는 피모스 트랜지스터(PM41),(PM42)의 드레인에 엔모스 트랜지스터(NM41,NM42), 피모스 트랜지스터(PM43) 및 엔모스 트랜지스터(NM43- NM45)가 각기 직렬접속되고, 상기 외부 클럭신호 구동부(31)에서 출력되는 클럭신호가 상기 피모스 트랜지스터(PM43) 및 엔모스 트랜지스터(NM43)의 게이트에 공급되고, 전하펌프(34)에서 출력되는 전압 제어신호(Vcntl)가 상기 엔모스 트랜지스터(NM41),(NM44)의 게이트에 공급되며, 지연 제어부(35)에서 출력되는 지연 인에이블신호(delay_en)가 엔모스 트랜지스터(NM42),(NM45)의 게이트에 공급된다.
따라서, 상기 지연 제어부(35)에서 출력되는 지연 인에이블신호(delay_en)에 의해 제1지연단(41A)이 인에이블되고, 이와 같은 상태에서 전하펌프(34)에서 출력되는 전압 제어신호(Vcntl)에 의해 입력 클럭신호가 소정 시간만큼 지연된다. 이렇게 지연된 클럭신호는 제2지연단(41B)에서 제1지연단(41A)과 동일한 과정을 통해 다시 소정 시간만큼 지연처리된다.
상기의 설명에서와 같이 각 단위 지연셀(32A-32D)을 2단(41A,41B)으로 구성한 이유는 엔모스 트랜지스터와 피모스 트랜지스터의 디바이스 특성에 따라 지연폭이 달라지는 것을 보상하기 위함이다.
위상비교기(33)는 상기 단위 지연셀(32A-32D)을 통해 원하는 시간만큼 지연 처리된 클럭신호와 상기 외부 클럭신호 구동부(31)에서 출력되는 클럭신호의 위상차를 비교하여 그 비교결과에 상응되는 업/다운신호(UP/DOWN)를 발생하고, 전하 펌프(34)는 그 업/다운신호(UP/DOWN)에 따라 전하 펌핑량을 증가시키거나 감소시켜 전압 제어신호(Vcntl)를 생성하게 된다.
한편, 상기 지연 제어부(35)는 입력 인에이블신호(IN_EN), 파워 오케이신호(PWROK), 액티브신호(ACTIVE)를 논리조합하여 상기 지연 인에이블신호(delay_en)를 생성하게 되는데, 이의 일실시 구현예를 도 5에 나타내었다.
즉, 파워 오케이신호(PWROK)가 인버터(I51)를 통해 반전증폭된 후 노아게이트(NOR51)에서 액티브신호(ACTIVE)와 노아연산 되고, 이의 출력신호가 인버터(I52)를 통해 반전증폭된 후 낸드게이트(ND51)에서 입력 인에이블신호(IN_EN)와 낸드연산되고, 이의 출력신호가 인버터(I53)를 통해 반전증폭되어 상기 지연 인에이블신호(delay_en)로 출력된다.
도 6은 상기 도 6에서 각 신호(IN_EN),(PWROK),(ACTIVE),(delay_en)의 타이밍을 보인 것이다.
한편, 주파수 체배기(36)는 상기 각 단위 지연셀(32A-32D)에서 출력되는 클럭신호를 공급받아 두배의 주파수를 갖는 클럭신호(DBL_CLK)를 발생한다.
결국, 초기 파워가 상승되는 동안 상기 파워 오케이신호(PWROK)에 의해 단위 지연셀(32A-32D)이 계속 동작하여 원하는 지연값으로 포화(saturation)되면, 더 이상의 지연변동 없이 50%의 듀티(duty)비 정정이 이루어지고, 이때, 상기 단위 지연셀(32A-32D)은 동일한 지연시간을 가지므로 각각의 지연 스테이지(stage)에서 갖는 지연폭은 일정하게 된다.
이후에는 상기 액티브신호(ACTIVE)에 의해서만 단위 지연셀(32A-32D)이 동작하므로 비동작시(non-active) 지연 셀의 정적 전류경로가 제거되어 불필요하게 전류가 소모되는 것을 방지할 수 있게 된다.
이상에서 상세히 설명한 바와 같이, 본 발명은 전압 제어신호에 의해 제어되는 다수개의 단위 지연셀을 구비하고, 초기 파워가 상승되는 동안 상기 파워 오케이신호에 의해 그 단위 지연셀이 계속 동작되어 원하는 지연값으로 포화되면, 더 이상의 지연변동 없이 소정의 듀티비(예:50%) 정정이 이루어지고, 이후에는 지연 제어부에서 출력되는 액티브신호에 의해서만 그 단위 지연셀이 동작되게 함으로써 비동작시 지연 셀의 정적 전류경로가 제거되어 불필요하게 전류가 소모되는 것을 방지할 수 있게 되고, 이에 의해 저전력 소모형의 클럭신호 발생기를 구현할 수 있는 효과가 있다. 또한, 동일한 지연시간을 갖는 다수개의 지연 셀을 이용하므로 보다 효과적으로 듀티 사이클을 정정하고 주파수 체배기능을 수행할 수 있는 효과가 있다.

Claims (3)

  1. 외부 클럭신호를 기준신호와 비교하여 그 비교결과에 상응되는 형태의 클럭신호를 구동하는 외부 클럭신호 구동부(31)와; 상기 외부 클럭신호 구동부(31)에서 출력되는 클럭신호를 전압 제어신호의 제어에 의해 순차적으로 지연시켜 출력하되, 지연 인에이블신호에 의해 인에이블되어 초기 파워가 상승되는 동안 원하는 지연값으로 포화된 이후에는 듀티비가 고정되고, 액티브신호에 의해서만 동작되는 다수의 단위 지연셀(32A-32D)과; 상기 지연처리된 클럭신호와 상기 외부 클럭신호 구동부(31)에서 출력되는 클럭신호의 위상차를 비교하여 그에 따른 업/다운신호를 발생하는 위상 비교기(33)와; 상기 업/다운신호에 따라 전하 펌핑량을 증가시키거나 감소시켜 상기 전압 제어신호를 생성하는 전하 펌프(34)와; 입력 인에이블신호, 파워 오케이신호, 액티브신호를 논리조합하여 상기 지연 인에이블신호를 생성하는 지연 제어부(35)와; 상기 각 단위 지연셀(32A-32D)에서 출력되는 클럭신호를 공급받아 두배의 주파수를 갖는 클럭신호를 발생하는 주파수 체배기(36)로 구성한 것을 특징으로 하는 동기식 메모리의 클럭신호 발생회로.
  2. 제1항에 있어서, 단위 지연셀(32A-32D)은 소오스가 전원단자(VDD)에 공통 접속되어 전류 미러로 동작하는 피모스 트랜지스터(PM41),(PM42)의 드레인에 엔모스 트랜지스터(NM41,NM42), 피모스 트랜지스터(PM43) 및 엔모스 트랜지스터(NM43- NM45)를 각각 직렬접속한 후, 상기 외부 클럭신호 구동부(31)에서 출력되는 클럭신호 단자를 상기 피모스 트랜지스터(PM43) 및 엔모스 트랜지스터(NM43)의 게이트에, 전하펌프(34)에서 출력되는 전압 제어신호(Vcntl) 단자를 상기 엔모스 트랜지스터(NM41),(NM44)의 게이트에, 지연 제어부(35)에서 출력되는 지연 인에이블신호(delay_en) 단자를 엔모스 트랜지스터(NM42),(NM45)의 게이트에 각각 접속하여 구성한 제1지연단(41A)과; 상기 제1지연단(41A)과 동일한 구성으로 되어 그 제1지연단(41A)과 직렬접속되는 제2지연단(41B)을 각기 구비하여 구성된 것을 특징으로 하는 동기식 메모리의 클럭신호 발생회로.
  3. 제1항에 있어서, 지연 제어부(35)는 파워 오케이신호(PWROK) 단자를 인버터(I51)를 통해 타측 입력단자가 액티브신호(ACTIVE) 단자에 접속된 노아게이트(NOR51)의 일측 입력단자에 접속하고, 그 노아게이트(NOR51)의 출력단자를 인버터(I52)를 통해 일측 입력단자가 입력 인에이블신호(IN_EN) 단자에 접속된 낸드게이트(ND51)의 타측 입력단자에 접속하며, 낸드게이트(ND51)의 출력단자를 인버터(I53)를 통해 지연 인에이블신호(delay_en) 단자에 접속하여 구성한 것을 특징으로 하는 동기식 메모리의 클럭신호 발생회로.
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