KR20010076713A - 클럭 생성기 - Google Patents
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Abstract
본 발명에 따른 클럭 생성기는, 기준 클럭 신호를 제공하는 기준 클럭 입력부와, 기준 클럭 입력부로부터 입력되는 클럭 신호를 지연시키는 복수의 딜레이 소자와, 딜레이 소자에 입력되는 클럭 신호의 듀티 비를 조절하기 위한 듀티 비 조절 신호를 제공하는 복수의 레지스터와, 기준 클럭 입력부 및 딜레이 소자로부터의 클럭 신호와, 레지스터로부터의 출력 신호를 입력받아 논리합을 행하는 복수의 오아 (OR) 게이트 및 딜레이 소자로부터의 클럭 신호와, 복수의 오아(OR) 게이트로부터의 출력신호를 입력받아 논리곱을 행하는 앤드(AND) 게이트를 포함한다.
여기서, 레지스터와, 딜레이 소자 및 오아(OR) 게이트의 개수 조절을 통하여, 생성되는 클럭 신호의 듀티 비 조정 단계의 수를 조절한다.
이와 같은 본 발명에 의하면, 복수의 딜레이 소자와, 복수의 레지스터와, 복수의 오아(OR) 게이트 및 앤드(AND) 게이트를 이용하여, 레지스터에 입력되는 신호의 값을 변화시킴으로써, 생성되는 클럭 신호의 듀티 비를 실시간으로 안정되게 조절할 수 있는 장점이 있다.
Description
본 발명은 클럭(clock) 생성기에 관한 것으로서, 특히 생성되는 클럭 신호의 듀티 비(duty ratio)를 실시간으로 안정되게 조절할 수 있는 클럭 생성기에 관한 것이다.
집적 회로(Integrated Circuit:IC) 설계에 있어서, 클럭 신호의 듀티 비가정확하게 조정된 클럭 신호를 생성한다는 것은 회로 설계에 있어 가장 중요한 부분의 하나이다. 여기서, 클럭 신호의 듀티 비는 전체 클럭 주기(펄스 주기:T)에 대하여 클럭 신호가 1(high)인 부분(펄스 폭:PW)을 백분율로 나타낸 것이다(듀티 비(%) = (PW/T) ×100).
일반적으로, 집적 회로 설계에 있어서 클럭 신호의 듀티 비를 조정하는 방법으로는, 분주기(Frequency divider)를 사용하거나, 적절한 딜레이(delay)를 갖는 버퍼(buffer)를 이용하여 클럭 신호의 듀티 비를 조정한다.
그런데, 분주기를 이용하여 클럭 신호의 듀티 비를 조정하는 경우에는 주파수가 매우 높은 클럭 신호를 사용해야만 되는 경우가 있다. 예컨대, 듀티 비 25%인 100MHz의 클럭 신호를 만들기 위해서는 400MHz의 클럭 신호를 사용하여 이를 1:3으로 분주하여 클럭 신호를 생성시켜야 한다.
이에 따라, 분주기를 사용하는 경우에는 높은 주파수의 클럭 신호를 사용하여야 하는데, 높은 주파수의 클럭 신호는 만들기도 쉽지 않을 뿐만 아니라, 집적 회로 내에도 노이즈(noise) 발생과 같은 영향을 주게되는 부작용이 있다.
한편, 딜레이를 갖는 버퍼를 사용하여 클럭 신호의 듀티 비를 조정하는 경우에는, 그 딜레이를 갖는 버퍼의 제조 시에, 상기 버퍼의 딜레이가 상당한 범위 내에서 편차를 보이는 문제점이 있다.
즉, 동일한 제조업체에서 동일한 공정에 따라 제조된 버퍼의 경우에도, 통상 그 버퍼 간의 속도(speed)가 2~3 배 정도의 차이가 발생된다. 따라서, 이러한 편차를 갖는 소자를 이용하여 클럭 신호의 듀티 비를 정확하게 조절하는 데에는 한계가있다.
본 발명은 상기와 같은 문제점을 감안하여 창출된 것으로서, 생성되는 클럭신호의 듀티 비를 실시간으로 안정되게 조절할 수 있는 클럭 생성기를 제공함에 그 목적이 있다.
도 1은 본 발명에 따른 클럭 생성기를 개략적으로 나타낸 구성도.
도 2는 도 1에 나타낸 클럭 생성기로부터 생성되는 클럭 신호의 예를 나타낸 도면.
<도면의 주요 부분에 대한 부호의 설명>
10... 기준 클럭 입력부
11_1, 11_2, 11_3, 11_4... 딜레이 소자
12_1, 12_2, 12_3, 12_4... 레지스터
13_1, 13_2, 13_3, 13_4... 오아(OR) 게이트
14... 앤드(AND) 게이트
상기의 목적을 달성하기 위하여 본 발명에 따른 클럭 생성기는,
기준 클럭 신호를 제공하는 기준 클럭 입력부와;
상기 기준 클럭 입력부로부터 입력되는 클럭 신호를 지연시키는 복수의 딜레이 소자와;
상기 딜레이 소자에 입력되는 클럭 신호의 듀티 비를 조절하기 위한 듀티 비 조절 신호를 제공하는 복수의 레지스터(register)와;
상기 기준 클럭 입력부 및 복수의 딜레이 소자로부터의 클럭 신호와, 상기 레지스터로부터의 출력 신호를 입력받아 논리합을 행하는 복수의 오아(OR) 게이트; 및
상기 딜레이 소자로부터의 클럭 신호와, 상기 복수의 오아(OR) 게이트로부터의 출력신호를 입력받아 논리곱을 행하는 앤드(AND) 게이트를 포함하는 점에 그 특징이 있다.
여기서, 상기 레지스터와, 상기 딜레이 소자 및 상기 오아(OR) 게이트의 개수 조절을 통하여, 생성되는 클럭 신호의 듀티 비 조정 단계의 수를 조절하는 점에그 특징이 있다.
이와 같은 본 발명에 의하면, 복수의 딜레이 소자와, 복수의 레지스터와, 복수의 오아(OR) 게이트 및 앤드(AND) 게이트를 이용하여, 레지스터에 입력되는 신호의 값을 변화시킴으로써, 생성되는 클럭 신호의 듀티 비를 실시간으로 안정되게 조절할 수 있는 장점이 있다.
이하 첨부된 도면을 참조하면서 본 발명의 실시 예를 상세히 설명한다.
도 1은 본 발명에 따른 클럭 생성기를 개략적으로 나타낸 구성도이다.
도 1을 참조하면, 본 발명에 따른 클럭 생성기는, 기준 클럭 신호를 제공하는 기준 클럭 입력부(10)와, 그 기준 클럭 입력부(10)로부터 입력되는 클럭 신호를 지연시키는 복수의 딜레이 소자(11_1, 11_2, 11_3, 11_4)와, 상기 딜레이 소자 (11_1, 11_2, 11_3, 11_4)에 입력되는 클럭 신호의 듀티 비를 조절하기 위한 듀티 비 조절 신호를 제공하는 복수의 레지스터(12_1, 12_2, 12_3, 12_4)와, 상기 기준 클럭 입력부(10) 및 상기 복수의 딜레이 소자(11_1, 11_2, 11_3, 11_4)로부터 입력되는 클럭 신호와 상기 레지스터(12_1, 12_2, 12_3, 12_4)로부터 입력되는 신호의 논리합을 행하는 오아(OR) 게이트(13_1, 13_2, 13_3, 13_4) 및 상기 딜레이 소자 (11_1, 11_2, 11_3, 11_4)로부터 입력되는 클럭 신호와 상기 오아(OR) 게이트 (13_1, 13_2, 13_3, 13_4)로부터 입력되는 신호의 논리곱을 행하는 앤드(AND) 게이트(14)를 포함한다.
그러면, 이상과 같은 구성을 갖는, 본 발명에 따른 클럭 생성기를 이용하여 듀티 비를 조절하는 과정에 대해 설명해 보기로 한다.
도 2는 상기 도 1의 클럭 생성기로부터 생성되는 클럭 신호의 예를 나타낸 도면이다. 먼저, 도 2에 표시된 (a), (b), (c), (d) 및 (e)의 클럭 신호는 기준 클럭 입력부(10)로부터 출력되는 클럭 신호(도 1의 A), 제 1 딜레이 소자(D1)(11_1)로부터 출력되는 클럭 신호(도 1의 B), 제 2 딜레이 소자(D2)(11_2)로부터 출력되는 클럭 신호(도 1의 C), 제 3 딜레이 소자(D3)(11_3)로부터 출력되는 클럭 신호(도 1의 D) 및 제 4 딜레이 소자(D4)(11_4)로부터 출력되는 클럭 신호(도 1의 E)를 각각 나타낸다.
또한, 도 1의 레지스터(12_1, 12_2, 12_3, 12_4)는 1과 0의 신호 값을 가질 수 있으며, 상기 레지스터(12_1, 12_2, 12_3, 12_4)로부터 입력되는 신호와, 상기 A, B, C, D의 클럭 신호가 각각 조합되어 오아(OR) 게이트(13_1, 13_2, 13_3, 13_4)로 입력된다.
그리고, 각각의 오아(OR) 게이트(13_1, 13_2, 13_3, 13_4)에서 출력되는 신호와 상기 제 4 딜레이 소자(D4)(11_4)로부터 출력되는 클럭 신호(도 1의 E)가 조합되어 앤드(AND) 게이트(14)로 입력된다. 이에 따라, 상기 레지스터(12_1, 12_2, 12_3, 12_4)에 입력되는 신호 값에 따라서, 상기 앤드(AND) 게이트(14)에서 출력되는 클럭 신호의 파형이 변화된다.
그러면, 상기 레지스터(12_1, 12_2, 12_3, 12_4)에 입력되는 신호 값의 변화에 따른 상기 앤드(AND) 게이트(14)에서 생성되는 클럭 신호의 파형을 살펴보기로 한다.
먼저, 상기 레지스터(12_1, 12_2, 12_3, 12_4)의 모든 신호 값이 1(high)인경우에는, 각각의 레지스터(12_1, 12_2, 12_3, 12_4)로부터 입력되는 신호 값이 1 (high)이므로 상기 오아(OR) 게이트(13_1, 13_2, 13_3, 13_4)로부터 출력되는 신호의 파형은, 상기 딜레이 소자(11_1, 11_2, 11_3, 11_4)로부터 입력되는 클럭 신호의 파형에 관계없이 모두 1(high)이 된다.
이에 따라, 상기 앤드(AND) 게이트(14)에서 생성되는 클럭 신호의 파형(도 2의 (g))은 제 4 딜레이 소자(D4)(11_4)로부터 출력되는 클럭의 파형(도 2의 (e))과 동일하다. 이와 같이, 상기 레지스터(12_1, 12_2, 12_3, 12_4)의 모든 신호 값이 1(high)인 경우에는, 생성되는 클럭 신호의 듀티 비의 변화는 발생되지 않는다.
한편, 상기 레지스터(12_1, 12_2, 12_3, 12_4)로부터 입력되는 신호 값이 제 1 레지스터(R1)(12_1)=1(high), 제 2 레지스터(R2)(12_2)=1(high), 제 3 레지스터 (R3)(12_3)=1(high), 제 4 레지스터(R4)(12_4)=0(low)인 경우에는, 상기 제 1 오아 (OR) 게이트(13_1), 제 2 오아(OR) 게이트(13_2) 및 제 3 오아(OR) 게이트(13_3)에서 출력되는 신호는 모두 1(high)이며, 제 4 오아(OR) 게이트(13_4)에서 출력되는 신호는 제 3 딜레이 소자(D3)(11_3)에서 출력되는 클럭 신호(도 2의 (d))와 같다.
이에 따라, 상기 앤드(AND) 게이트(14)에서 생성되는 클럭 신호의 파형은 도 2의 (h)와 같이 상기 (g)의 클럭 신호보다 듀티 비가 작아지게 된다.
또한, 상기 레지스터(12_1, 12_2, 12_3, 12_4)로부터 입력되는 신호 값이 R1(12_1)=1(high), R2(12_2)=1(high), R3(12_3)=0(low), R4(12_4)=0(low)인 경우에는, 상기 제 1 오아(OR) 게이트(13_1)와 제 2 오아(OR) 게이트(13_2)에서 출력되는 신호는 모두 1(high)이며, 제 3 오아(OR) 게이트(13_3)에서 출력되는 신호는 제 2딜레이 소자(D2)(11_2)에서 출력되는 클럭 신호(도 2의 (c))와 같으며, 제 4 오아 (OR) 게이트(13_4)에서 출력되는 신호는 제 3 딜레이 소자(D3)(11_3)에서 출력되는 클럭 신호(도 2의 (d))와 같다.
이에 따라, 상기 앤드(AND) 게이트(14)에서 생성되는 클럭 신호의 파형은 도 2의 (i)와 같으며, 상기 (h)의 클럭 신호보다 듀티 비가 더 작아지게 된다.
여기서, 상기 제 3 레지스터(12_3)의 신호 값이 0(low)인 경우에는, 상기 제 4 레지스터(12_4)의 신호 값이 0(low)인 경우와 1(high)인 경우 모두 상기 (i)와 같은 클럭 신호가 생성된다.
또한, 상기 레지스터(12_1, 12_2, 12_3, 12_4)로부터 입력되는 신호 값이 R1(12_1)=1(high), R2(12_2)=0(low), R3(12_3)=0(low), R4(12_4)=0(low)인 경우에는, 상기 제 1 오아(OR) 게이트(13_1)에서 출력되는 신호는 모두 1(high)이며, 제 2 오아(OR) 게이트(13_2)에서 출력되는 신호는 제 1 딜레이 소자(D1)(11_1)에서 출력되는 클럭 신호(도 2의 (b))와 같으며, 제 3 오아(OR) 게이트(13_3)에서 출력되는 신호는 제 2 딜레이 소자(D2)(11_2)에서 출력되는 클럭 신호(도 2의 (c))와 같으며, 제 4 오아(OR) 게이트(13_4)에서 출력되는 신호는 제 3 딜레이 소자(D3) (11_3)에서 출력되는 클럭 신호(도 2의 (d))와 같다.
이에 따라, 상기 앤드(AND) 게이트(14)에서 생성되는 클럭 신호의 파형은 도 2의 (j)와 같으며, 상기 (i)의 클럭 신호보다 듀티 비가 더 작아지게 된다.
또한, 상기 레지스터(12_1, 12_2, 12_3, 12_4)로부터 입력되는 신호 값이 R1(12_1)=1(high), R2(12_2)=0(low), R3(12_3)=0(low), R4(12_4)=0(low)인 경우에는, 상기 앤드(AND) 게이트(14)에서 생성되는 클럭 신호의 파형은 도 2의 (k)와 같으며, 상기 (j)의 클럭 신호보다 듀티 비가 더 작아지게 된다.
이와 같이, 상기 클럭 생성기에서 사용되는 레지스터의 수가 4 개인 경우에는 도 2의 (g)에서 (k)까지 도시된 클럭 신호와 같이 5 단계의 듀티 비를 조절할 수 있다.
따라서, 이와 같은 방법을 이용하면, 레지스터의 수와, 딜레이 소자 및 오아 (OR) 게이트의 수를 조절하여 생성되는 클럭 신호의 듀티 비 변화 단계를 조절할 수 있다.
이상의 설명에서와 같이 본 발명에 따른 클럭 생성기는, 복수의 딜레이 소자와, 복수의 레지스터와, 복수의 오아(OR) 게이트 및 앤드(AND) 게이트를 이용하여, 레지스터에 입력되는 신호의 값을 변화시킴으로써, 생성되는 클럭 신호의 듀티 비를 실시간으로 안정되게 조절할 수 있는 장점이 있다.
Claims (2)
- 기준 클럭 신호를 제공하는 기준 클럭 입력부와;상기 기준 클럭 입력부로부터 입력되는 클럭 신호를 지연시키는 복수의 딜레이 소자와;상기 딜레이 소자에 입력되는 클럭 신호의 듀티 비를 조절하기 위한 듀티 비 조절 신호를 제공하는 복수의 레지스터와;상기 기준 클럭 입력부 및 상기 딜레이 소자로부터의 클럭 신호와, 상기 레지스터로부터의 출력 신호를 입력받아 논리합을 행하는 복수의 오아(OR) 게이트; 및상기 딜레이 소자로부터의 클럭 신호와, 상기 복수의 오아(OR) 게이트로부터의 출력신호를 입력받아 논리곱을 행하는 앤드(AND) 게이트를 포함하는 것을 특징으로 하는 클럭 생성기.
- 제 1항에 있어서,상기 레지스터와, 상기 딜레이 소자 및 상기 오아(OR) 게이트의 개수 조절을 통하여, 생성되는 클럭 신호의 듀티 비 조정 단계의 수를 조절하는 것을 특징으로 하는 클럭 생성기.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000004056A KR20010076713A (ko) | 2000-01-27 | 2000-01-27 | 클럭 생성기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000004056A KR20010076713A (ko) | 2000-01-27 | 2000-01-27 | 클럭 생성기 |
Publications (1)
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|---|---|
| KR20010076713A true KR20010076713A (ko) | 2001-08-16 |
Family
ID=19642142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000004056A KR20010076713A (ko) | 2000-01-27 | 2000-01-27 | 클럭 생성기 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20010076713A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100874644B1 (ko) * | 2001-10-08 | 2008-12-17 | 엘지디스플레이 주식회사 | 데이터 전송장치 및 방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03143114A (ja) * | 1989-10-30 | 1991-06-18 | Fujitsu Ltd | デューテイフアクタ補正回路 |
| KR19980023944A (ko) * | 1996-09-11 | 1998-07-06 | 기다오까 다까시 | 내부클럭 발생장치 |
| KR19990069915A (ko) * | 1998-02-14 | 1999-09-06 | 구본준 | 동기식 메모리의 클럭신호 발생회로 |
| KR19990041521U (ko) * | 1998-05-21 | 1999-12-15 | 정무웅 | 차량과속방지턱 |
-
2000
- 2000-01-27 KR KR1020000004056A patent/KR20010076713A/ko not_active Application Discontinuation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03143114A (ja) * | 1989-10-30 | 1991-06-18 | Fujitsu Ltd | デューテイフアクタ補正回路 |
| KR19980023944A (ko) * | 1996-09-11 | 1998-07-06 | 기다오까 다까시 | 내부클럭 발생장치 |
| KR19990069915A (ko) * | 1998-02-14 | 1999-09-06 | 구본준 | 동기식 메모리의 클럭신호 발생회로 |
| KR19990041521U (ko) * | 1998-05-21 | 1999-12-15 | 정무웅 | 차량과속방지턱 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100874644B1 (ko) * | 2001-10-08 | 2008-12-17 | 엘지디스플레이 주식회사 | 데이터 전송장치 및 방법 |
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