KR100709886B1 - 적응 딜레이 회로를 적용한 다이나믹 시모스 회로 - Google Patents

적응 딜레이 회로를 적용한 다이나믹 시모스 회로 Download PDF

Info

Publication number
KR100709886B1
KR100709886B1 KR1020010032419A KR20010032419A KR100709886B1 KR 100709886 B1 KR100709886 B1 KR 100709886B1 KR 1020010032419 A KR1020010032419 A KR 1020010032419A KR 20010032419 A KR20010032419 A KR 20010032419A KR 100709886 B1 KR100709886 B1 KR 100709886B1
Authority
KR
South Korea
Prior art keywords
nmos
circuit
clock
terminal
pmos
Prior art date
Application number
KR1020010032419A
Other languages
English (en)
Other versions
KR20020094322A (ko
Inventor
김경섭
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020010032419A priority Critical patent/KR100709886B1/ko
Publication of KR20020094322A publication Critical patent/KR20020094322A/ko
Application granted granted Critical
Publication of KR100709886B1 publication Critical patent/KR100709886B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/096—Synchronous circuits, i.e. using clock signals
    • H03K19/0963—Synchronous circuits, i.e. using clock signals using transistors of complementary type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00323—Delay compensation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Pulse Circuits (AREA)

Abstract

본 발명은 다이나믹 CMOS 회로에 인가되는 클럭을 입출력에 맞추어 동기화 시킴으로서 다이나믹 CMOS 회로를 여러단으로 구성할수 있도록 한 다이나믹 CMOS 회로에 관한 것으로, 이를 위한 본 발명은, 다수의 다이나믹 CMOS 회로가 직렬로 연결되는 다이나믹 CMOS 회로에 있어서, 다수의 입력값과 클럭 입력에 응답하여 하이 또는 로우 레벨의 출력을 생성하는 NMOS 회로; 클럭 입력에 맞추어 상기 NMOS 회로의 출력값을 반전시키는 반전회로 및 상기 클럭 입력이 하이 레벨일때 상기 반전회로의 출력과 다음단에 입력되는 클럭을 동기화 시키는 적응 딜레이 회로를 포함하여 이루어지는것을 특징으로 한다.
다이나믹 CMOS 회로, 적응 딜레이 회로

Description

적응 딜레이 회로를 적용한 다이나믹 시모스 회로{Dynamic cmos circuit with adaptive delay circuit}
도 1은 종래의 다이나믹 CMOS 회로의 상세 회로도.
도 2는 종래의 다이나믹 CMOS 회로를 캐스캐이드 연결한 응용 회로도.
도 3은 종래의 다이나믹 CMOS 회로를 캐스캐이드로 연결한 회로의 클럭과 출력파형을 도시한 타이밍 파형도.
도 4는 본 발명에 따른 적응 딜레이 회로를 적용한 다이나믹 CMOS 회로의 구성도.
도 5는 본 발명에 따른 다이나믹 CMOS 회로의 클럭과 출력파형을 도시한 타이밍 파형도.
도 6은 본 발명에 따른 적응 딜레이 회로의 상세 회로도.
도 7은 본 발명에 따른 적응 딜레이 회로를 적용한 다이나믹 CMOS 회로를 캐스캐이드로 연결한 일 실시예를 도시한 상세 회로도.
도 8은 본 발명에 따른 적응 딜레이 회로를 적용한 다이나믹 CMOS 회로를 직병렬로 연결한 다른 실시예를 도시한 상세 회로도.
도 9는 본 발명에 따른 다른 적응 딜레이 회로의 상세 회로도.
* 도면의 주요 부분에 대한 부호의 설명
100 : 제1 NMOS 회로부 200 : 제1 반전회로
300 : 적응 딜레이 회로 400 : 제2 NMOS 회로부
500 : 제2 반전회로 600 : 제2 반전회로
본 발명은 다이나믹 CMOS 회로에 관한것으로, 특히 다이나믹 CMOS 회로에 인가되는 클럭을 입출력에 맞추어 동기화 시킴으로서 다이나믹 CMOS 회로를 여러단으로 구성할수 있도록 한 다이나믹 CMOS 회로에 관한 것이다.
일반적으로, CMOS 회로은 크게 클럭을 사용하여 동작시키는 다이나믹 CMOS 회로(Dynamic cmos logic)과 클럭을 사용하지 않는 스태틱 CMOS 회로(Static cmos logic)로 나눌수 있다.
다이나믹 CMOS 회로는 집적회로(IC)화 하게되면, 스태틱 CMOS 회로에 비하여 속도가 빠른 장점이 있으며 특히, NMOS로 구성할 경우 크기 또한 매우 작아지게 된다.
도 1은 종래의 다이나믹 CMOS 회로를 도시한 것으로, 입력되는 클럭(CLK)과 다수의 입력값에 응답하여 하이 또는 로우 레벨의 출력을 생성하는 NMOS 로직부(101)와, 클럭(CLK)에 따라 상기 NMOS 로직부(101)의 구동을 제어하는 PMOS(102) 및 NMOS(103)와, 상기 NMOS 로직부(101)의 출력값(노드 1의 값)을 버퍼링하여 출력하는 버퍼링부(104)로 구성되어 있다.
상기 다이나믹 CMOS 회로의 동작을 살펴보면, NMOS 로직부(101)는 다양한 논리연산을 하는 CMOS 회로로서 집적회로(IC)화 할때 면적을 줄이기 위하여 NMOS로만 구성 되어있으며, 클럭에 응답하여 노드 1에 출력값을 보낸다.
이때, 클럭(CLK)이 하이 레벨인 경우를 측정 단계(evaluation phase)라 하며, NMOS 회로에 입력되는 입력값에 따라서 노드 1의 전위가 하이 레벨이 되거나 로우 레벨이 되며, 클럭(CLK)이 로우 레벨인 경우를 프리차지 단계(precharge phase)라 하고, 노드 1은 항상 하이 레벨을 유지하게 된다.
상기 다이나믹 CMOS 회로는 입력되는 클럭에 응답하여 고속으로 동작하는 특징을 가지는 반면, 여러 단으로 캐스캐이드(cascade) 연결되면, 각각의 단계에서생성되는 딜레이(delay)로 인하여 다음단에 입력되는 클럭과 출력값이 매칭(matching)되지 않아서 널리 사용되지 못하였다.
도 2 내지 도 3을 참조하여 종래의 캐스캐이드 다이나믹 CMOS 회로에 관해 상세히 설명하도록 한다.
도 2는 종래의 다이나믹 CMOS 회로를 캐스캐이드 연결한것을 도시한 것으로, 다수의 입력값과 클럭(CLK)에 응답하여 하이 또는 로우 레벨의 출력을 생성하는 제1 NMOS 회로와, 상기 NMOS 회로(10)의 출력값을 반전시키는 제1 반전회로(20)와, 상기 제1 반전회로의 출력과 다수의 입력신호에 응답하여 하이 또는 로우 레벨의 출력을 생성하는 제2 NMOS 회로(30)와, 클럭 입력에 맞추어 상기 제2 NMOS 회로(30)의 출력값을 반전시키는 제2 반전회로(40)를 포함하여 이루어진다.
도 2 내지 도 3을 참조하여 상기한 구성의 종래의 다이나믹 CMOS 회로의 동작을 설명하도록 한다.
먼저, 클럭(CLK)이 로우 레벨인 경우에는, 제1 NMOS 회로부(10)에 입력되는 입력값에 관계없이 PMOS(11)가 활성화 되어 전원전압(VDD)이 노드 2로 인가되므로, 노드 2는 하이 레벨의 상태가 되어 제1 반전회로(20)의 출력값은 로우 레벨이 되며, 마찬가지로 제2 NMOS 회로(30)에 입력되는 입력값에 관계없이 노드 3은 PMOS(31)에 의하여 하이 레벨의 상태가 된다.
다음으로, 클럭(CLK)이 하이 레벨인 경우에는, PMOS(11)과 PMOS(31)가 비 활성화 되고 NMOS(12)와 NMOS(32)가 활성화 되며, 다수의 입력값과 클럭(CLK)에 응답하는 제1 NMOS 회로부(10)의 출력값이 하이 레벨인 경우에는 인버터 접속된 PMOS(21)과 NMOS(22)에 의하여 반전되어 다음단의 NMOS 회로부(30)의 입력값의 하나가 되고, 제1 NMOS 회로부(10)의 출력값이 로우 레벨인 경우에는 인버터 접속된 PMOS(21)과 NMOS(22)에 의하여 하이 레벨로 반전되어 다음단의 NMOS 회로부(30)의 입력값의 하나가 된다.
도 3은 상기 클럭(CLK)이 인가될때 제1 반전회로(20)의 출력파형과 제2 반전회로(40)의 출력파형을 도시한 것이다.
도 3을 참조하면, 일정한 듀티비를 갖는 클럭에 응답하여 일정시간 딜레이 된 제1 반전회로(30)의 출력 파형에 비하여, 상기 제1 반전회로(30)의 출력값과 제2 반전회로(60)에서 출력되는 출력 파형은 클럭(CLK) 입력에 비해서 많이 늦음을 볼수 있다.
만일 상기와 같은 다이나믹 CMOS 회로가 캐스캐이드(cascade)로 다수가 연결되고 첫번째 클럭에 응답하는 다이나믹 CMOS 회로의 최종 출력이 제 n 번째 반전회로에서 나온다고 가정하면, 도 3에 도시된 바와 같이 첫번째 클럭(CLK1)에 응답하여 출력값을 생성하는 제 n 번째 반전회로의 출력 파형은 제 n 번째 클럭과 매칭되지 않아서 오동작이 발생하게 된다.
즉, 상기한 바와같이 다이나믹 CMOS 회로은 캐스캐이드 연결을 하면할수록 클럭에 응답하는 출력 파형이 딜레이되어 복잡한 회로를 구성하는데 제한을 받았으며 일부 고속 연산이 필요한 곱셈기나 마이크로 프로세서에서 부분적으로만 응용되었다.
본 발명은 상기한 종래의 문제점을 해결하기 위하여 안출된 것으로, 다수의 다이나믹 CMOS 회로가 캐스캐이드로 연결되어도 클럭과 입출력 신호를 매칭시킬 수 있는 회로를 제공하는데 그 목적이 있다.
상기와 같은 종래의 문제점을 해결하기 위한 본 발명은, 다수의 다이나믹 CMOS 회로가 직렬로 연결되는 다이나믹 CMOS 회로에 있어서, 다수의 입력값과 클럭 입력에 응답하여 하이 또는 로우 레벨의 제1 제어신호를 생성하는 NMOS 회로; 클럭 입력에 맞추어 상기 NMOS 회로의 출력값을 반전시키는 반전회로 및 상기 클럭 입력이 하이 레벨일때 상기 반전회로의 출력과 다음단에 입력되는 클럭을 동기화 시키는 적응 딜레이 회로를 포함하여 이루어진다.
또한 본 발명의 다른 적응 딜레이 회로를 적용한 다이나믹 CMOS 회로는, 다수의 다이나믹 CMOS 회로가 직병렬로 연결되는 다이나믹 CMOS 회로에 있어서, 다수의 입력값과 클럭 입력에 응답하여 하이 또는 로우 레벨의 제1 제어신호를 생성하는 제1 NMOS 회로부; 클럭 입력에 맞추어 상기 제1 NMOS 회로부의 출력값을 반전시키는 제1 반전회로; 다수의 입력값과 클럭 입력과 상기 제1 반전회로의 출력에 응답하여 하이 또는 로우 레벨의 제2 제어신호를 생성하는 제2 NMOS 회로부; 상기 NMOS 회로부의 출력값을 반전시키는 제2 반전회로 및 상기 클럭 입력이 하이 레벨일때 상기 제1 반전회로와 제2 반전회로의 출력과 다음단에 입력되는 클럭을 동기화 시키는 적응 딜레이 회로를 포함하여 이루어진다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 7은 본 발명의 바람직한 일실시예에 따른 적응 딜레이 회로의 적용예를 나타낸다.
도 7을 참조하면, 다수의 다이나믹 CMOS 회로가 직렬로 연결되는 다이나믹 CMOS 회로에 있어서, 다수의 입력값과 클럭 입력에 응답하여 하이 또는 로우 레벨의 출력을 생성하는 제1 NMOS 회로(100)와, 클럭(CK1) 입력에 맞추어 상기 제1 NMOS 회로(100)의 출력값을 반전시키는 제1 반전회로(200)와, 상기 클럭(CK1) 입력이 하이 레벨일때 상기 제1 반전회로(200)의 출력과 다음단에 입력되는 클럭(CK2)을 동기화 시키는 제1 적응 딜레이 회로(300)와, 다수의 입력값과 클럭(CK2) 입력과 상기 제1 반전회로(200)의 출력에 응답하여 하이 또는 로우 레벨의 출력을 생성하는 제2 NMOS 회로(400)와, 상기 NMOS 회로의 출력값을 반전시키는 제2 반전회로(500) 및 상기 제1 반전회로(200)의 출력이 하이 레벨일때 상기 제1 반전회로(200)의 출력과 다음단에 입력되는 클럭을 동기화 시키는 제2 적응 딜레이 회로(300)를 포함하여 이루어진다.
구체적으로, 제1 로직부(100)는, 다수의 입력을 인가받아 다양한 논리 연산을 하는 모듈이며, 소스 단자는 전원전압(VDD)과 연결되고, 드레인 단자는 제1 NMOS 로직부(110)의 출력에 연결되고 게이트 단자는 제1 클럭(CK1)에 응답하는 PMOS(P3)와, 소스 단자는 접지되고, 드레인 단자는 상기 제1 NMOS 로직부(110)에 연결되고, 게이트 단자는 제1 클럭(CK1)에 응답하는 NMOS(N5)로 구성되며,
제1 반전회로(200)는, 인버터 접속되어 상기 제1 NMOS 로직부(110)의 출력을 반전시키는 PMOS(P4)와 NMOS(N6)로 실시 구성되며,
제1 적응 딜레이 회로(300)는, 소스 단자는 양(+)전원전압에 연결되고, 게이트 단자는 클럭(CK1)에 응답하는 PMOS(P1)와, 드레인 단자는 상기 PMOS(P1)의 드레인 단자와 연결되고, 게이트 단자는 일정한 전압에 연결되어 일정전압 이상을 드레 인 단자에 인가 받는 NMOS(N1)와, 게이트 단자는 클럭(CK1)에 응답하고, 드레인 단자는 상기 NMOS(N1)에 연결되고, 소스 단자는 접지되는 NMOS(N2)와, 게이트 단자는 제어신호(Adaptive delay control)에 연결되고, 드레인 단자는 상기 PMOS(P1)의 드레인 단자와 NMOS(N1)의 드레인 단자에 공동으로 연결되고, 소스 단자는 NMOS(N1)의 소스 단자와 NMOS(N2)의 드레인 단자에 공동으로 연결되는 NMOS(N3) 및 NMOS(N3)의 드레인 단자의 출력을 입력으로 하고, 인버터 연결된 PMOS(P2)와 NMOS(N4)로 실시 구성되며,
제2 NMOS 로직부(410)는, 다수의 입력과 제1 반전회로(200)의 출력을 인가받아 다양한 논리 연산을 하는 모듈이며, 소스 단자는 전원전압(VDD)과 연결되고, 드레인 단자는 상기 제2 NMOS 로직부(410)의 출력에 연결되고 게이트 단자는 클럭(CK2)에 응답하는 PMOS(P5)와, 소스 단자는 접지되고, 드레인 단자는 상기 제2 NMOS 로직부(410)에 연결되고, 게이트 단자는 제2 클럭(CK2)에 응답하는 NMOS(N7)로 구성되며,
제2 반전회로(500)는, 인버터 접속되어 상기 제2 NMOS 회로부(400)의 출력을 반전시키는 PMOS(P6)와 NMOS(N8)로 실시 구성되며,
제2 적응 딜레이 회로(600)는, 소스 단자는 양(+)전원전압에 연결되고, 게이트 단자는 클럭(CK2)에 응답하는 PMOS(P7)와, 드레인 단자는 상기 PMOS(P7)의 소스 단자와 연결되고, 게이트 단자는 일정한 전압에 연결하여 일정전압 이상을 드레인 단자에 인가 받는 NMOS(N9)와, 게이트 단자는 클럭(CLK2)에 응답하고, 드레인 단자는 상기 NMOS(N9)의 소스 단자와 NMOS(N11)의 소스 단자에 공동으로 연결되고, 소 스 단자는 접지되는 NMOS(N10)와, 게이트 단자는 제어신호(Adaptive delay control2)에 연결되고, 드레인 단자는 상기 PMOS(P7)의 드레인 단자와 NMOS(N9)의 드레인 단자에 공동으로 연결되고, 소스 단자는 NMOS(N9)의 소스 단자와 NMOS(N10)의 드레인 단자에 공동으로 연결되는 NMOS(N11) 및 상기 NMOS(N11)의 드레인 단자를 입력으로 하여, 인버터 연결된 PMOS(P8)와 NMOS(N12)로 실시 구성된다.
상기와 같은 구성의 적응 딜레이 회로를 적용한 다이나믹 CMOS 회로의 동작을 도 4 내지 도 7을 참조하여 상세히 설명하도록 한다.
도 4는 본 발명에 따른 다이나믹 CMOS 회로의 구성을 나타낸다.
도 4를 보면 종래의 다이나믹 CMOS 회로에 공급되는 클럭(CK1)이 본 발명에 따른 적응 딜레이 회로에 의하여 두개의 클럭(CK1, CK2)으로 분리되어 있음을 볼수 있는데 상기 적응 딜레이 회로는 상기 다이나믹 CMOS 회로가 캐스캐이드로 여러개가 연결될경우 연결된 숫자 만큼이 필요하게 된다.
상기 도 4에 도 6에 도시된 적응 딜레이 회로를 적용하면 도 7에 도시된 적응 딜레이 회로가 적용된 다이나믹 CMOS 회로가 만들어지게 된다.
도 7을 참조하여 설명하면, 먼저 클럭(CK1)이 하이 레벨이고, 다수의 입력값에 응답하는 NMOS 회로(100)의 출력값이 로우 레벨이라고 가정하면, 노드 A는 로우 레벨이 되며, 노드 B는 인버터 구성된 PMOS(P4)와 NMOS(N6)에 의하여 하이 레벨이 되어 도 5에 도시된 바와 같이 클럭(CK1)입력에 대해 일정시간 딜레이된 출력파형(노드 B 출력파형)이 나타난다.
이때, 클럭(CK1)은 적응 딜레이 회로의 PMOS(P1)와 NMOS(N2)의 게이트에 인 가되어 있고, 노드 A는 NMOS(N3)의 게이트 단자에 연결되어 있으며, NMOS(N1)의 게이트에는 일정전압(약 2.5 내지 4.9V)가 인가되어 있다.
여기서, 상기 일정전압은 하이 레벨로 인식되는 전압범위이며 논리 하이로 인식되는 전압중 최고치(예컨데 5V) 보다 낮은 전압이 되도록 하여 상기 일정전압을 게이트에 인가받는 NMOS의 턴온 시간을 낮추기 위한 것이다.
또한, 노드 A가 로우 레벨인 경우에는 클럭(CK1)이 하이 레벨이고 제1 NMOS 로직부(110)가 활성화 된 상태이므로, 노드 B는 하이 레벨의 상태에 있다.
따라서, 상기 제1 반전회로(200)의 출력과 제2 NMOS 회로(400)에 공급되는 클럭(CLK2)을 동기화 시키기 위하여 제1 적응 딜레이 회로(300)에서는 클럭(CLK1)을 딜레이 시킨 클럭(CLK2)을 생성할 필요가 있으며 일정전압(약 2.5 내지 4.9V)이 인가되어 있는 NMOS(N1)에 의하여 노드 C는 NMOS(N1)의 게이트에 높은전압(5V)이 인가될때보다 늦은 속도로 로우 레벨이 된다.
따라서, 로우 레벨의 노드 C의 전위는 인버터 구성된 PMOS(P2)와 NMOS(N4)에서 반전되어 하이 레벨의 클럭(CK2)이 된다.
즉, 제2 NMOS 회로부(400)와 제2 적응 딜레이부(600)에 인가될 클럭(CK2)은 NMOS(N1)의 게이트에 인가된 제어 전압에 따라 일정시간 딜레이 되어 공급되므로, 도 5에 도시된 클럭(CK2)과 노드 D의 출력파형에서 제2 NMOS 회로부(400)에 공급되는 클럭(CLK2)과 노드 B의 출력전압간에는 큰 딜레이가 발생하지 않게된다.
상기 제1 적응 딜레이 회로(300)에서 생성된 클럭(CK2)은 제2 NMOS 회로(400)에 있는 PMOS(P5)의 게이트와 NMOS(N7)의 게이트와 제2 적응 딜레이 회 로(600)에 있는 PMOS(P7)의 게이트와 NMOS(N10)의 게이트에 인가된다.
상기 제2 NMOS 회로(400)와 제2 반전회로(500)와 제2 적응 딜레이 회로(600)는 전술한 제1 NMOS 회로부(100)와 제1 반전회로(200)와 제1 적응 딜레이 회로(300)과 동일한 과정으로 동작하게 된다.
제2 적응 딜레이 회로(600)는 제1 적응 딜레이 회로(300)와 마찬가지로 노드 D와 NMOS(N11)의 게이트 단자에 연결하고 NMOS(N9)의 게이트 단자에 일정전압을 인가 함으로서 다음단의 적응 딜레이 회로(도면에는 도시되지 않음)에 인가될 클럭을 생성하게 된다.
따라서, 적응 딜레이 회로를 적용한 다이나믹 CMOS 회로는 여러단으로 캐스캐이드 연결되어도 클럭 딜레이에 의한 오동작이 발생하지 않게된다.
상기한 적응 딜레이 회로를 적용한 다이나믹 CMOS 회로의 출력파형을 도 5를 참조하여 살펴보면, 클럭(CLK1)의 입력에 따라 노드 B의 출력파형은 클럭(CLK1)에 비해 일정시간 딜레이 된후 나타나며, 제2 NMOS 회로(400)에 제1 반전회로(200)의 출력과 다수의 입력신호가 인가된다음 제1 적응 딜레이 회로(300)에서 딜레이된 클럭(CLK2)에 응답하여 제2 NMOS 회로(400)이 활성화 되는 것을 알수 있으며, 노드 A의 전위 레벨이 다수의 CMOS를 거쳐 제2 반전회로(500)에서 출력된 파형이 딜레이된 클럭(CK2)에서 약간 딜레이 된것을 볼수 있다.
다음으로, 클럭(CLK1)이 하이 레벨이고 노드 A의 전위가 하위 레벨인 경우에는, 제1 적응 딜레이 회로가 클럭(CK1)을 딜레이 시킬 필요가 없으므로, NMOS(N3)가 NMOS(N1)보다 먼저 턴온되어 노드 C를 로우 레벨로 만들고 제1 반전회로(200)에 서 제2 NMOS 회로부(400)와 제2 적응 딜레이 회로(600)에 인가되는 클럭(CK2)을 생성한다.
마지막으로, 클럭이 로우 레벨인 경우에는 NMOS(N1)와 NMOS(N2)가 비 활성화 되고 PMOS(P1)이 활성화되어 노드 C에는 하이 레벨의 전압이 걸리고, 제1 반전회로(200)에서 반전되어 로우 레벨의 전압이 되므로 제2 NMOS 회로(400)와 제2 적응 딜레이 회로(600)에도 로우 레벨의 클럭(CK2)이 인가되게 되므로 적응 딜레이 회로를 적용한 다이나믹 CMOS 회로은 동작하지 않게 된다.
도 9는 본 발명의 다른 실시예에 따른 적응 딜레이 회로를 나타낸다.
도 9를 참조하면 본 발명에 따른 다른 적응 딜레이 회로는, 소스 단자는 양(+)전원전압에 연결되고, 게이트 단자는 클럭(CK1)에 응답하는 PMOS(1P)와, 드레인 단자는 상기 PMOS(1P)의 드레인 단자와 연결되고, 게이트 단자는 일정한 전압에 연결하여 일정전압 이상을 드레인 단자에 인가 받는 NMOS(1N)와, 게이트 단자는 클럭(CK1)에 응답하고, 드레인 단자는 상기 NMOS(1N)에 연결되고, 소스 단자는 접지되는 NMOS(2N)와, 게이트 단자는 노드 B에 연결되고, 소스 단자는 PMOS(1P)의 소스 단자와 NMOS(1N)의 드레인 단자에 공동으로 연결되고, 소스 단자는 NMOS(1N)의 소스 단자와 NMOS(2N)의 드레인 단자에 공동으로 연결되는 PMOS(2P) 및 상기 NMOS(3N)의 드레인 단자의 출력을 입력으로 하고, 인버터 연결된 PMOS(3P)와 NMOS(3N)를 포함하여 이루어 지는 것을 특징으로 한다.
상기와 같이 구성된 적응 딜레이 회로를 도 7과 도 9를 참조하여 설명하도록 한다.
도 9에 도시된 적응 딜레이 회로는 상기 도 7에 도시된 제1, 제2 적응 딜레이 회로와 대부분이 유사한 형태를 가지고 있으나 도 7에 도시된 NMOS(N3)대신에 게이트 단자를 도 7에 도시된 노드 B에 연결하도록 한 PMOS(2P)를 채용한 점이 다르다.
상기 적응 딜레이 회로는 도 7의 노드 A와 노드 B의 위상이 반대인 점을 이용한 것으로, 클럭(CK1)이 하이 레벨이고, 노드 B가 하이 레벨인 경우에는 클럭(CK1)을 딜레이 시킬 필요가 있으므로, PMOS(P2)가 비 활성화되고, 게이트 단자에 일정전압(2.5 내지 4.9V)이 인가된 NMOS(1N)가 활성화되어 인버터 접속된 PMOS(3P)의 소스 단자와 와 NMOS(3N)의 드레인 단자에서 클럭(CK1)이 딜레이된 클럭(CLK2)이 생성된다.
도 8은 본 발명에 따른 또다른 적응 딜레이 회로를 적용한 다이나믹 CMOS 회로를 나타낸다.
도 8을 참조하면 본 발명은, 다수의 다이나믹 CMOS 회로가 직병렬로 연결되는 다이나믹 CMOS 회로에 있어서, 다수의 입력값과 클럭 입력에 응답하여 하이 또는 로우 레벨의 출력을 생성하는 제1 NMOS 회로부(1000)와, 클럭 입력에 맞추어 상기 제1 NMOS 회로부(1000)의 출력값을 반전시키는 제1 반전회로(2000)와, 다수의 입력값과 클럭 입력과 상기 제1 반전회로의 출력에 응답하여 하이 또는 로우 레벨의 출력을 생성하는 제2 NMOS 회로부(3000)와, 클럭 입력에 맞추어 상기 NMOS 회로부(3000)의 출력값을 반전시키는 제2 반전회로(4000)와 상기 클럭 입력이 하이 레벨일때 상기 제1 반전회로(2000)와 제2 반전회로(4000)의 출력과 다음단에 입력되 는 클럭을 동기화 시키는 적응 딜레이 회로(5000)를 포함하여 이루어지는 것을 특징으로 한다.
구체적으로, 제1 NMOS 회로부(1000)는, 다수의 입력을 인가받아 다양한 논리 연산을 하는 제1 NMOS 로직부(1100)와, 소스 단자는 전원전압과 연결되고, 드레인 단자는 노드 1에 연결되고 게이트 단자는 제1 클럭(CLK1)에 응답하는 PMOS(M8)와, 소스 단자는 접지되고, 드레인 단자는 상기 제1 NMOS 로직부(1100)에 연결되고, 게이트 단자는 제1 클럭(CLK1)에 응답하는 NMOS(M9)로 구성되어 있다.
제1 반전회로(2000)는, 인버터 접속되어 상기 제1 NMOS 회로부(1000)의 출력을 반전시키는 PMOS(M10)와 NMOS(M11)로 실시 구성되어 있다.
제2 NMOS 회로부(3000)는, 다수의 입력을 인가받아 다양한 논리 연산을 하는 제2 NMOS 로직부(3100)와, 소스 단자는 전원전압(VDD)과 연결되고, 소스 단자는 노드 2에 연결되고 게이트 단자는 제2 클럭(CLK2)에 응답하는 PMOS(M12)와, 소스 단자는 접지되고, 드레인 단자는 상기 제1 NMOS 회로(3100)에 연결되고, 게이트 단자는 제1 클럭(CLK1)에 응답하는 NMOS(M13)로 구성되어 있다.
제2 반전회로(4000)는, 인버터 접속되어 상기 제2 NMOS 회로부(3000)의 출력을 반전시키는 PMOS(M14)와 NMOS(M15)로 실시 구성되어 있다.
적응 딜레이 회로(5000)는, 소스 단자는 양(+)전원전압에 연결되고, 게이트 단자는 클럭(CLK1)에 응답하는 PMOS(M1)와, 드레인 단자는 상기 PMOS(M1)의 드레인 단자와 연결되고, 게이트 단자는 제어신호(constant delay control)에 연결되는 NMOS(M2)와, 드레인 단자는 상기 NMOS(M2)의 소스 단자에 연결되고, 소스 단자는 접지되고, 게이트 단자는 클럭(CLK1)에 응답하는 NMOS(M3)와, 게이트 단자는 노드 1에 연결되고, 드레인 단자는 노드 3에 연결되는 NMOS(M4)와, 게이트 단자는 노드 2에 연결되고, 소스 단자는 NMOS(M3)의 드레인 단자에 연결되고, 드레인 단자는 상기 NMOS(M4)의 소스 단자에 연결되는 NMOS(M5)와, 인버터 접속된 PMOS(M14)와 NMOS(M15)로 실시 구성된다.
상기와 같이 구성된 적응 딜레이 회로를 적용한 다이나믹 CMOS 회로의 동작을 도 8을 참조하여 상세히 설명하도록 한다.
도 8을 참조하면 하나의 적응 딜레이 회로(5000)를 중심으로 병렬로 두개의 NMOS 회로(1000, 3000)가 연결되어 있음을 볼수 있다.
여기서, 도면에는 나와있지 않으나 본 발명의 적응 딜레이 회로를 적용한 다이나믹 CMOS 회로는 제1 반전회로(2000)와 제2 반전회로(4000)의 출력단자에 계속해서 NMOS 회로와(1000, 3000) 반전회로(2000, 4000)가 교대로, 직렬로 연결되는 구조로 되어있다.
도 8은 상기 적응 딜레이 회로를 적용한 다이나믹 CMOS 회로의 반복되는 모듈중 하나만을 도시한 것이다.
도 8을 참조하여 설명하면, 먼저 클럭(CLK1)이 하이 레벨이고, 다수의 입력값에 응답하는 NMOS 회로(1000)의 출력값이 하이 레벨이면, 노드 1은 하이 레벨이 되고 NMOS(M4)의 게이트에는 하이 레벨의 전압이 걸리게 된다.
다음으로, 다수의 입력값에 응답하는 NMOS 회로(3000)의 출력이 하이 레벨이면, 즉 노드 1과 노드 2의 전위가 하이 레벨인 경우에는 NMOS(M4)와 NMOS(M5)가 일 정전압(2.5 내지 4.9V)이 게이트 단자에 인가된 NMOS(M2)보다 먼저 턴온 되어 노드 3이 로우 레벨이 되고 인버터 구성된 NMOS(M7)과 PMOS(M6)을 지나 하이 레벨의 클럭이 생성된다.
다음으로, 클럭 입력이 하이 레벨이고, 다수의 입력값에 응답하는 제1 NMOS 회로부(1000)의 출력이 하이 레벨이고, 다수의 입력값에 응답하는 제2 NMOS 회로부(3000)의 출력값이 로우 레벨인 경우에는 NMOS(M4)는 턴온 되고 NMOS(M5)는 비 활성화 되므로 적응 딜레이 회로(5000)는 일정전압(2.5 내지 4.9V)에 응답하는 NMOS(M2)에 의하여 노드 3이 로우 레벨이 되고, 인버터 접속된 PMOS(M6)과 NMOS(M7)에 의하여 하이 레벨의 전압이 된다.
그러나, 일정전압(2.5 내지 4.9V)에 응답하는 NMOS(M2)가 턴온되는 속도는 NMOS(M4)와 NMOS(M5)가 턴온되는 속도보다 느리므로 입력 클럭(CLK1)이 딜레이 되어 다음단에 전달되게 된다.
즉 상기 제1 NMOS 회로부(1000)와 제2 NMOS 회로부(3000)의 출력값중 어느 하나가 로우 레벨인 경우에는 클럭 딜레이가 빨라지지 않으며, 제1 NMOS 회로부(1000)와 제2 NMOS 회로부(3000)의 출력값이 모두 하이 레벨일 경우에만 클럭(CLK1)의 딜레이가 빨라지도록 하여 다수의 직병렬 NMOS 회로으로 구성된 다이나믹 CMOS 회로의 클럭 입력과 출력을 동기화 시킬수 있게 된다.
상기한 바와 같이 본 발명은 다수의 다이나믹 CMOS 회로가 직렬 또는 병렬로 구성되어도 입력되는 클럭과 각각의 인버터(2000, 4000)에서 출력되는 출력값을 매칭시킬수 있으며, 적응 딜레이 회로를 적용한 다이나믹 CMOS 회로는 여러단으로 캐스캐이드 연결되거나 직병렬로 연결되어도 클럭 딜레이에 의한 오동작이 발생하지 않게된다
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 적응 딜레이 회로를 사용하여 다수의 다이나믹 CMOS 회로가 캐스캐이드로 연결되거나 직병렬로 연결될 경우 발생하는 딜레이를 제어하여 종래에 클럭 딜레이에 의한 오동작을 줄임으로서 다이나믹 CMOS 회로의 응용 범위를 넓힐수 있다.

Claims (5)

  1. 삭제
  2. 다수의 다이나믹 CMOS 회로가 직렬로 연결되는 다이나믹 CMOS 회로에 있어서,
    다수의 입력값과 제1 클럭에 응답하여 하이 또는 로우 레벨의 제어신호를 생성하는 NMOS 회로;
    상기 NMOS 회로의 출력값을 반전시키는 반전회로; 및
    상기 제1 클럭이 하이 레벨일때 상기 반전회로의 출력과 다음 단에 입력되는 제2 클럭을 동기화시키는 적응 딜레이 회로를 포함하되,
    상기 적응 딜레이 회로는,
    소스 단자는 양(+)전원전압에 연결되고, 게이트 단자로는 상기 제1 클럭이 입력되는 제1 PMOS;
    드레인 단자는 상기 제1 PMOS의 드레인 단자와 연결되고, 게이트 단자는 일정한 전압을 인가받는 제1 NMOS;
    게이트 단자는 상기 제1 클럭에 응답하고, 드레인 단자는 상기 제1 NMOS의 소스 단자에 연결되고, 소스 단자는 접지되는 제2 NMOS;
    게이트 단자로 상기 제어신호를 입력받고, 드레인 단자는 제1 PMOS의 드레인 단자와 제1 NMOS의 드레인 단자에 공동으로 연결되고, 소스 단자는 제1 NMOS의 소스 단자와 제2 NMOS의 드레인 단자에 공동으로 연결된 제3 NMOS; 및
    상기 제3 NMOS의 드레인 단자를 입력으로 하는 인버터를 구성하고, 상기 제2 클럭을 출력하는 제2 PMOS와 제4 NMOS
    를 포함하는 적응 딜레이 회로를 적용한 다이나믹 CMOS 회로.
  3. 다수의 다이나믹 CMOS 회로가 직렬로 연결되는 다이나믹 CMOS 회로에 있어서,
    다수의 입력값과 제1 클럭에 응답하여 하이 또는 로우 레벨의 제어신호를 생성하는 NMOS 회로;
    상기 NMOS 회로의 출력값을 반전시키는 반전회로; 및
    상기 제1 클럭이 하이 레벨일때 상기 반전회로의 출력과 다음 단에 입력되는 제2 클럭을 동기화시키는 적응 딜레이 회로를 포함하되,
    상기 적응 딜레이 회로는,
    소스 단자는 양(+)전원전압에 연결되고, 게이트 단자로는 상기 제1 클럭을 입력받는 제1 PMOS;
    드레인 단자는 상기 제1 PMOS의 드레인 단자와 연결되고, 게이트 단자로는 일정한 전압을 입력받는 제1 NMOS;
    게이트 단자는 제1 클럭에 응답하고, 드레인 단자는 상기 제1 NMOS의 소스 단자와 연결되고, 소스 단자는 접지되는 제2 NMOS;
    게이트 단자로는 상기 제어신호가 입력되고, 소스 단자는 제1 PMOS의 소스 단자와 제1 NMOS의 드레인 단자에 공동으로 연결되고, 드레인 단자는 제1 NMOS의 소스 단자와 제2 NMOS의 드레인 단자에 공동으로 연결되는 제2 PMOS; 및
    상기 제2 PMOS의 소스 단자를 입력으로 하는 인버터를 구성하고, 상기 제2 클럭을 출력하는 제3 PMOS와 제3 NMOS
    를 포함하는 적응 딜레이 회로를 적용한 다이나믹 CMOS 회로.
  4. 삭제
  5. 다수의 다이나믹 CMOS 회로가 직병렬로 연결되는 다이나믹 CMOS 회로에 있어서,
    다수의 입력값과 제1 클럭에 응답하여 하이 또는 로우 레벨의 제1 제어신호를 생성하는 제1 NMOS 회로;
    상기 제1 NMOS 회로의 출력값을 반전시키는 제1 반전회로;
    다수의 입력값과 상기 제1 클럭에 응답하여 하이 또는 로우 레벨의 제2 제어신호를 생성하는 제2 NMOS 회로;
    상기 제2 NMOS 회로의 출력값을 반전시켜 출력하는 제2 반전회로; 및
    상기 제1 클럭이 하이 레벨일때 상기 제1 반전회로와 제2 반전회로의 출력과 다음 단에 입력되는 제2 클럭을 동기화시키는 적응 딜레이 회로를 포함하되,
    상기 적응 딜레이 회로는,
    소스 단자는 양(+)전원전압에 연결되고, 게이트 단자로는 상기 제1 클럭이 입력되는 제1 PMOS;
    게이트 단자로는 일정한 전압을 입력받고, 드레인 단자는 상기 제1 PMOS의 드레인 단자와 연결된 제1 NMOS;
    게이트 단자로는 상기 제1 클럭을 입력받고, 드레인 단자는 상기 제1 NMOS의 소스 단자와 연결되며, 소스 단자는 접지되는 제2 NMOS;
    게이트 단자로는 상기 제1 제어신호를 입력받고, 드레인 단자는 제1 PMOS의 드레인 단자와 상기 제1 NMOS의 드레인 단자에 공동으로 연결된 제3 NMOS;
    게이트 단자로는 상기 제2 제어신호가 입력되고, 드레인 단자는 상기 제3 NMOS의 소스 단자와 연결되며, 소스 단자는 상기 제2 NMOS의 드레인 단자에 연결된 제4 NMOS; 및
    상기 제3 NMOS의 드레인 단자를 입력으로 하는 인버터를 구성하고, 상기 제2 클럭을 출력하는 제2 PMOS와 제5 NMOS
    를 포함하여 이루어지는 적응 딜레이 회로.
KR1020010032419A 2001-06-11 2001-06-11 적응 딜레이 회로를 적용한 다이나믹 시모스 회로 KR100709886B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020010032419A KR100709886B1 (ko) 2001-06-11 2001-06-11 적응 딜레이 회로를 적용한 다이나믹 시모스 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010032419A KR100709886B1 (ko) 2001-06-11 2001-06-11 적응 딜레이 회로를 적용한 다이나믹 시모스 회로

Publications (2)

Publication Number Publication Date
KR20020094322A KR20020094322A (ko) 2002-12-18
KR100709886B1 true KR100709886B1 (ko) 2007-04-20

Family

ID=27708495

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010032419A KR100709886B1 (ko) 2001-06-11 2001-06-11 적응 딜레이 회로를 적용한 다이나믹 시모스 회로

Country Status (1)

Country Link
KR (1) KR100709886B1 (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4672372A (en) * 1983-11-29 1987-06-09 Fujitsu Limited Semiconductor device having matched-timing dynamic circuit and static circuit
KR19990042160A (ko) * 1997-11-25 1999-06-15 윤종용 다이나믹 씨모오스 회로
KR19990061042A (ko) * 1997-12-31 1999-07-26 김영환 펄스 드라이버
KR20010048992A (ko) * 1999-11-30 2001-06-15 박종섭 전류 조절 인버터 딜레이 회로
KR20010081603A (ko) * 2000-02-17 2001-08-29 박종섭 다이내믹 시모스 로직

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4672372A (en) * 1983-11-29 1987-06-09 Fujitsu Limited Semiconductor device having matched-timing dynamic circuit and static circuit
KR19990042160A (ko) * 1997-11-25 1999-06-15 윤종용 다이나믹 씨모오스 회로
KR19990061042A (ko) * 1997-12-31 1999-07-26 김영환 펄스 드라이버
KR20010048992A (ko) * 1999-11-30 2001-06-15 박종섭 전류 조절 인버터 딜레이 회로
KR20010081603A (ko) * 2000-02-17 2001-08-29 박종섭 다이내믹 시모스 로직

Also Published As

Publication number Publication date
KR20020094322A (ko) 2002-12-18

Similar Documents

Publication Publication Date Title
EP0606912B1 (en) CMOS polyphase clock generation circuits
KR100366627B1 (ko) Ｄｔｃ 기반 플립플럽 회로 및 비교기
US6617902B2 (en) Semiconductor memory and holding device
US20080074151A1 (en) Dual-edge-triggered, clock-gated logic circuit and method
JP4197532B2 (ja) カウンタ
US6573775B2 (en) Integrated circuit flip-flops that utilize master and slave latched sense amplifiers
KR100608362B1 (ko) 펄스 발생기
US4472645A (en) Clock circuit for generating non-overlapping pulses
US7528630B2 (en) High speed flip-flop
US6700425B1 (en) Multi-phase clock generators that utilize differential signals to achieve reduced setup and hold times
KR100709886B1 (ko) 적응 딜레이 회로를 적용한 다이나믹 시모스 회로
KR100416378B1 (ko) 위상 분할 회로
JP2002016482A (ja) データ一時記憶装置
KR100309618B1 (ko) 병렬/직렬 변환기
US6172527B1 (en) Output circuit capable of reducing feedthrough current
US5099502A (en) Shift register for producing pulses in sequence
US6300801B1 (en) Or gate circuit and state machine using the same
US6630846B2 (en) Modified charge recycling differential logic
KR100316982B1 (ko) 2개의 ｎ-채널 ｍｏｓ 트랜지스터로 구성된 푸시풀형 출력회로를 갖는 반도체 메모리 장치
US11967961B2 (en) Clock generation circuit and voltage generation circuit including the clock generation circuit
US6661257B2 (en) Method for clocking charge recycling differential logic
KR100367743B1 (ko) 지연회로
KR100373370B1 (ko) 저전력클럭드라이버및그를이용한래치회로
KR200296046Y1 (ko) 주파수분주장치
JPH09130213A (ja) ダイナミックラッチ回路

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130325

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140318

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20160318

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170316

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20180316

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20190318

Year of fee payment: 13