JPH10326867A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH10326867A JPH10326867A JP13521597A JP13521597A JPH10326867A JP H10326867 A JPH10326867 A JP H10326867A JP 13521597 A JP13521597 A JP 13521597A JP 13521597 A JP13521597 A JP 13521597A JP H10326867 A JPH10326867 A JP H10326867A
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- circuit
- semiconductor device
- delay
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Abstract
(57)【要約】
【課題】 最小の設計マージンで安定な動作を得る。
【解決手段】 集積回路装置（ＬＳＩ）１の電源端子Ｖ
ccには、２次電池２からの電源電圧がＤＣ−ＤＣコンバ
ータ３を通じて供給されている。またＬＳＩ１には本来
の処理経路の回路と同様のゲート回路等で形成される遅
延モニター回路４、マージン用の遅延回路（τ）５、位
相比較回路６、積分回路７等が同じプロセスによって設
けられる。そして任意の動作クロックが端子８を通じて
供給され、このクロックが遅延モニター回路４及び遅延
回路５の直列回路を通じて位相比較回路６の一方の入力
に供給されると共に、端子８からのクロックが位相比較
回路６の他方の入力に供給される。さらにこの位相比較
回路６の比較出力が積分回路７に供給され、この積分出
力が端子９を通じてＤＣ−ＤＣコンバータ３に供給され
る。
ccには、２次電池２からの電源電圧がＤＣ−ＤＣコンバ
ータ３を通じて供給されている。またＬＳＩ１には本来
の処理経路の回路と同様のゲート回路等で形成される遅
延モニター回路４、マージン用の遅延回路（τ）５、位
相比較回路６、積分回路７等が同じプロセスによって設
けられる。そして任意の動作クロックが端子８を通じて
供給され、このクロックが遅延モニター回路４及び遅延
回路５の直列回路を通じて位相比較回路６の一方の入力
に供給されると共に、端子８からのクロックが位相比較
回路６の他方の入力に供給される。さらにこの位相比較
回路６の比較出力が積分回路７に供給され、この積分出
力が端子９を通じてＤＣ−ＤＣコンバータ３に供給され
る。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば論理回路の
ような動作クロックに従って処理の行われる集積回路装
置（ＬＳＩ）等に使用して好適な半導体装置に関するも
のである。
ような動作クロックに従って処理の行われる集積回路装
置（ＬＳＩ）等に使用して好適な半導体装置に関するも
のである。
【０００２】
【従来の技術】例えば論理回路のような動作クロックに
従って処理の行われる集積回路装置（ＬＳＩ）において
は、製造プロセスのばらつきや、電源変動、温度変化等
に対して常に正常な動作を行わせるために、例えば図３
のＡに示すような大きな設計マージンを設ける必要があ
った。
従って処理の行われる集積回路装置（ＬＳＩ）において
は、製造プロセスのばらつきや、電源変動、温度変化等
に対して常に正常な動作を行わせるために、例えば図３
のＡに示すような大きな設計マージンを設ける必要があ
った。
【０００３】すなわちこのようなＬＳＩにおいては、通
常の処理動作は動作クロックの１周期内で完了するよう
に設計が行われる。その場合に、上述の各種の変動等に
よって遅延時間が増加しても全体の動作時間が１周期内
に収まるように大きな設計マージンが設けられるもので
ある。これは同時に、装置の高速化の障害にもなってい
るものである。
常の処理動作は動作クロックの１周期内で完了するよう
に設計が行われる。その場合に、上述の各種の変動等に
よって遅延時間が増加しても全体の動作時間が１周期内
に収まるように大きな設計マージンが設けられるもので
ある。これは同時に、装置の高速化の障害にもなってい
るものである。
【０００４】一方、このようなＬＳＩの処理動作の速度
は、電源電圧Ｖccを高くすると速度が速くなるものであ
る。そこで、上述の設計マージンにおいては、特に電源
電圧Ｖccを高くする手段が実施されている。このため従
来の装置では、全ての条件が最悪になっても動作する充
分過ぎる電源電圧Ｖccが印加されるために、装置の消費
電力が増大する要因となっていた。
は、電源電圧Ｖccを高くすると速度が速くなるものであ
る。そこで、上述の設計マージンにおいては、特に電源
電圧Ｖccを高くする手段が実施されている。このため従
来の装置では、全ての条件が最悪になっても動作する充
分過ぎる電源電圧Ｖccが印加されるために、装置の消費
電力が増大する要因となっていた。
【０００５】
【発明が解決しようとする課題】この出願はこのような
点に鑑みて成されたものであって、解決しようとする問
題点は、従来の装置では、設計上大きなマージンを設け
る必要があったために、装置の高速化や低消費電力化の
障害になっていたというものである。
点に鑑みて成されたものであって、解決しようとする問
題点は、従来の装置では、設計上大きなマージンを設け
る必要があったために、装置の高速化や低消費電力化の
障害になっていたというものである。
【０００６】
【課題を解決するための手段】このため本発明において
は、処理経路の遅延量をモニターし、こ遅延量が動作ク
ロックの１周期内となるように電源電圧の制御を行うよ
うにしたものであって、これによれば、最小の設計マー
ジンで安定な動作を得ることができると共に、消費電力
も必要最小限に制御することができる。
は、処理経路の遅延量をモニターし、こ遅延量が動作ク
ロックの１周期内となるように電源電圧の制御を行うよ
うにしたものであって、これによれば、最小の設計マー
ジンで安定な動作を得ることができると共に、消費電力
も必要最小限に制御することができる。
【０００７】
【発明の実施の形態】すなわち本発明においては、本来
の処理経路の遅延に相当する遅延モニター回路を設け、
遅延モニター回路の入出力間の遅延量が動作クロックの
１周期内となるように電源電圧を制御してなるものであ
る。
の処理経路の遅延に相当する遅延モニター回路を設け、
遅延モニター回路の入出力間の遅延量が動作クロックの
１周期内となるように電源電圧を制御してなるものであ
る。
【０００８】
【実施例】以下、図面を参照して本発明を説明するに、
図１は本発明を適用した半導体装置の一例の構成を示す
ブロック図である。
図１は本発明を適用した半導体装置の一例の構成を示す
ブロック図である。
【０００９】この図１において、集積回路装置（ＬＳ
Ｉ）１の電源端子Ｖccには、例えば内蔵される２次電池
２からの電源電圧が、電圧レギュレータとしてのＤＣ−
ＤＣコンバータ３を通じて供給されている。また、ＬＳ
Ｉ１には本来の処理経路の回路（図示せず）と共に、遅
延モニター回路４、マージン用の遅延回路（τ）５、位
相比較回路６、積分回路７等が同じプロセスによって設
けられる。
Ｉ）１の電源端子Ｖccには、例えば内蔵される２次電池
２からの電源電圧が、電圧レギュレータとしてのＤＣ−
ＤＣコンバータ３を通じて供給されている。また、ＬＳ
Ｉ１には本来の処理経路の回路（図示せず）と共に、遅
延モニター回路４、マージン用の遅延回路（τ）５、位
相比較回路６、積分回路７等が同じプロセスによって設
けられる。
【００１０】ここで遅延モニター回路４及び遅延回路５
は、例えば本来の処理経路の回路と同様のゲート回路等
で形成される。そして例えば本来の処理経路のゲート回
路の段数をｎ、遅延モニター回路４及び遅延回路５の合
計のゲート回路の段数をｍとしたときに、ｍ＞ｎとなる
ように、回路４及び５が形成される。なおこのゲート回
路の段数には、配線部分もその遅延量をゲート回路に換
算して設けられる。
は、例えば本来の処理経路の回路と同様のゲート回路等
で形成される。そして例えば本来の処理経路のゲート回
路の段数をｎ、遅延モニター回路４及び遅延回路５の合
計のゲート回路の段数をｍとしたときに、ｍ＞ｎとなる
ように、回路４及び５が形成される。なおこのゲート回
路の段数には、配線部分もその遅延量をゲート回路に換
算して設けられる。
【００１１】そして任意の動作クロックが端子８を通じ
て供給され、このクロックが遅延モニター回路４及び遅
延回路５の直列回路を通じて位相比較回路６の一方の入
力に供給されると共に、端子８からのクロックが位相比
較回路６の他方の入力に供給される。さらにこの位相比
較回路６の比較出力が積分回路７に供給され、この積分
出力が端子９を通じてＤＣ−ＤＣコンバータ３に供給さ
れる。
て供給され、このクロックが遅延モニター回路４及び遅
延回路５の直列回路を通じて位相比較回路６の一方の入
力に供給されると共に、端子８からのクロックが位相比
較回路６の他方の入力に供給される。さらにこの位相比
較回路６の比較出力が積分回路７に供給され、この積分
出力が端子９を通じてＤＣ−ＤＣコンバータ３に供給さ
れる。
【００１２】すなわちこの装置において、上述の位相比
較回路６では、端子８からのクロックとこのクロックが
遅延モニター回路４及び遅延回路５で遅延された信号が
位相比較される。これによって位相比較回路６では、遅
延量とクロックの１周期との差分が検出される。
較回路６では、端子８からのクロックとこのクロックが
遅延モニター回路４及び遅延回路５で遅延された信号が
位相比較される。これによって位相比較回路６では、遅
延量とクロックの１周期との差分が検出される。
【００１３】一方、上述の遅延モニター回路４及び遅延
回路５は、本来の処理経路の回路と同じプロセスによっ
て設けられるものである。このためこの回路４及び５の
遅延量には、例えば製造プロセスのばらつきや、電源変
動、温度変化等に対して、本来の処理経路の回路と全く
同じ変動を生じるものである。
回路５は、本来の処理経路の回路と同じプロセスによっ
て設けられるものである。このためこの回路４及び５の
遅延量には、例えば製造プロセスのばらつきや、電源変
動、温度変化等に対して、本来の処理経路の回路と全く
同じ変動を生じるものである。
【００１４】そこでこの遅延モニター回路４及び遅延回
路５からの遅延信号と端子８からの元のクロックとを位
相比較することにより、上述の例えば製造プロセスのば
らつきや、電源変動、温度変化等に対して、本来の処理
経路の回路で生じる遅延量と同等のクロックの１周期と
の差分を検出することができる。
路５からの遅延信号と端子８からの元のクロックとを位
相比較することにより、上述の例えば製造プロセスのば
らつきや、電源変動、温度変化等に対して、本来の処理
経路の回路で生じる遅延量と同等のクロックの１周期と
の差分を検出することができる。
【００１５】そしてさらにこの差分の検出値を、ＬＳＩ
１の電源に設けられたＤＣ−ＤＣコンバータ３に供給す
ることによって、この差分が略零、あるいは上述の生じ
る遅延量がクロックの１周期より僅かに小さくなるよう
に、ＬＳＩ１の電源電圧Ｖｃｃを制御することができ
る。
１の電源に設けられたＤＣ−ＤＣコンバータ３に供給す
ることによって、この差分が略零、あるいは上述の生じ
る遅延量がクロックの１周期より僅かに小さくなるよう
に、ＬＳＩ１の電源電圧Ｖｃｃを制御することができ
る。
【００１６】すなわち、例えばＬＳＩ１の温度が上昇し
遅延モニター回路４の遅延量がクロックの１周期より大
きくなると、位相比較回路６から電位上昇の信号が発生
し、積分回路７からの制御信号の電位が高くなる。これ
によってＤＣ−ＤＣコンバータ３からＬＳＩ１への供給
される電源電圧Ｖｃｃが上昇される。
遅延モニター回路４の遅延量がクロックの１周期より大
きくなると、位相比較回路６から電位上昇の信号が発生
し、積分回路７からの制御信号の電位が高くなる。これ
によってＤＣ−ＤＣコンバータ３からＬＳＩ１への供給
される電源電圧Ｖｃｃが上昇される。
【００１７】さらにこの電源電圧Ｖccが上昇されること
によって、ＬＳＩ１の動作速度が速くなり、遅延モニタ
ー回路４の遅延量が短くされる。そしてこの負帰還動作
によって、遅延モニター回路４の遅延量が常にクロック
の１周期より僅かに小さくなるように、ＬＳＩ１の電源
電圧Ｖccが制御される。
によって、ＬＳＩ１の動作速度が速くなり、遅延モニタ
ー回路４の遅延量が短くされる。そしてこの負帰還動作
によって、遅延モニター回路４の遅延量が常にクロック
の１周期より僅かに小さくなるように、ＬＳＩ１の電源
電圧Ｖccが制御される。
【００１８】そしてこの場合に、ＬＳＩ１の電源電圧Ｖ
ccが常に最小限の大きさに制御されるので、装置の消費
電力も最小限に抑えることができる。また、遅延量が常
にクロックの１周期より僅かに小さくなるように制御さ
れるので、これによって装置の駆動速度を決定すること
ができ、高速化も容易に行うことができる。
ccが常に最小限の大きさに制御されるので、装置の消費
電力も最小限に抑えることができる。また、遅延量が常
にクロックの１周期より僅かに小さくなるように制御さ
れるので、これによって装置の駆動速度を決定すること
ができ、高速化も容易に行うことができる。
【００１９】さらに上述の例えば製造プロセスのばらつ
きや、電源変動、温度変化等に対しても制御が行われる
ので、これらの変動等に対するマージンも大きく取る必
要がなく、例えば図３のＢに示すように最小のマージン
を設けるのみで、装置の設計値を大幅に小さくすること
ができる。
きや、電源変動、温度変化等に対しても制御が行われる
ので、これらの変動等に対するマージンも大きく取る必
要がなく、例えば図３のＢに示すように最小のマージン
を設けるのみで、装置の設計値を大幅に小さくすること
ができる。
【００２０】従ってこの装置において、処理経路の遅延
量をモニターし、こ遅延量が動作クロックの１周期内と
なるように電源電圧の制御を行うことによって、最小の
設計マージンで安定な動作を得ることができると共に、
消費電力も必要最小限に制御することができるものであ
る。
量をモニターし、こ遅延量が動作クロックの１周期内と
なるように電源電圧の制御を行うことによって、最小の
設計マージンで安定な動作を得ることができると共に、
消費電力も必要最小限に制御することができるものであ
る。
【００２１】これによって、従来の装置では、設計上大
きなマージンを設ける必要があったために、装置の高速
化や低消費電力化の障害になっていたものを、本発明に
よればこれらの問題点を容易に解消することができるも
のである。
きなマージンを設ける必要があったために、装置の高速
化や低消費電力化の障害になっていたものを、本発明に
よればこれらの問題点を容易に解消することができるも
のである。
【００２２】なお上述の装置において、電圧レギュレー
タとしてのＤＣ−ＤＣコンバータ３は、上述のＬＳＩ１
に内蔵されていてもよい。
タとしてのＤＣ−ＤＣコンバータ３は、上述のＬＳＩ１
に内蔵されていてもよい。
【００２３】さらにこの電圧レギュレータは、具体的に
は例えば図２に示すように構成される。すなわち図２に
おいて、上述の２次電池２から端子３０に供給された電
圧がトランジスタ３１のコレクタ、エミッタを通じてＬ
ＳＩ１に供給される端子３２に取り出される。
は例えば図２に示すように構成される。すなわち図２に
おいて、上述の２次電池２から端子３０に供給された電
圧がトランジスタ３１のコレクタ、エミッタを通じてＬ
ＳＩ１に供給される端子３２に取り出される。
【００２４】また、この端子３２に取り出される電圧が
抵抗器３３、３４で分圧されて、演算増幅器３５の反転
入力に供給される。さらに上述の制御信号が端子３６を
通じて演算増幅器３５の非反転入力に供給される。そし
てこの演算増幅器３５の出力がトランジスタ３１のベー
スに供給される。
抵抗器３３、３４で分圧されて、演算増幅器３５の反転
入力に供給される。さらに上述の制御信号が端子３６を
通じて演算増幅器３５の非反転入力に供給される。そし
てこの演算増幅器３５の出力がトランジスタ３１のベー
スに供給される。
【００２５】これによってこの回路において、制御信号
の電位が高くなるとＬＳＩ１への供給される電源電圧Ｖ
ccを上昇させ、制御信号の電位が低くなるとＬＳＩ１へ
の供給される電源電圧Ｖccを低下させる制御が行われ
る。
の電位が高くなるとＬＳＩ１への供給される電源電圧Ｖ
ccを上昇させ、制御信号の電位が低くなるとＬＳＩ１へ
の供給される電源電圧Ｖccを低下させる制御が行われ
る。
【００２６】また、上述の装置において、積分回路７
は、例えば上述の比較出力をカウントしそのカウント値
をＤ／Ａ変換するか、あるいは比較出力をローパスフィ
ルタを介して直流アンプに供給することによって実現す
ることができるものである。
は、例えば上述の比較出力をカウントしそのカウント値
をＤ／Ａ変換するか、あるいは比較出力をローパスフィ
ルタを介して直流アンプに供給することによって実現す
ることができるものである。
【００２７】こうして上述の半導体装置によれば、本来
の処理経路の遅延に相当する遅延モニター回路を設け、
遅延モニター回路の入出力間の遅延量が動作クロックの
１周期内となるように電源電圧を制御することにより、
最小の設計マージンで安定な動作を得ることができると
共に、消費電力も必要最小限に制御することができるも
のである。
の処理経路の遅延に相当する遅延モニター回路を設け、
遅延モニター回路の入出力間の遅延量が動作クロックの
１周期内となるように電源電圧を制御することにより、
最小の設計マージンで安定な動作を得ることができると
共に、消費電力も必要最小限に制御することができるも
のである。
【００２８】
【発明の効果】従って請求項１の発明によれば、処理経
路の遅延量をモニターし、こ遅延量が動作クロックの１
周期内となるように電源電圧の制御を行うことによっ
て、最小の設計マージンで安定な動作を得ることができ
ると共に、消費電力も必要最小限に制御することができ
るものである。
路の遅延量をモニターし、こ遅延量が動作クロックの１
周期内となるように電源電圧の制御を行うことによっ
て、最小の設計マージンで安定な動作を得ることができ
ると共に、消費電力も必要最小限に制御することができ
るものである。
【００２９】これによって、従来の装置では、設計上大
きなマージンを設ける必要があったために、装置の高速
化や低消費電力化の障害になっていたものを、本発明に
よればこれらの問題点を容易に解消することができるも
のである。
きなマージンを設ける必要があったために、装置の高速
化や低消費電力化の障害になっていたものを、本発明に
よればこれらの問題点を容易に解消することができるも
のである。
【図１】本発明の適用される半導体装置の一例の構成図
である。
である。
【図２】その要部の一例の構成図である。
【図３】その説明のための図である。
１…集積回路装置（ＬＳＩ）、２…２次電池、３…ＤＣ
−ＤＣコンバータ、４…遅延モニター回路、５…マージ
ン用の遅延回路（τ）、６…位相比較回路、７…積分回
路、８，９…端子
−ＤＣコンバータ、４…遅延モニター回路、５…マージ
ン用の遅延回路（τ）、６…位相比較回路、７…積分回
路、８，９…端子
Claims (7)
- 【請求項１】 本来の処理経路の遅延に相当する遅延モ
ニター回路を設け、 上記遅延モニター回路の入出力間の遅延量が動作クロッ
クの１周期内となるように電源電圧を制御することを特
徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 上記遅延モニター回路は複数段のゲート回路で形成し、 上記遅延モニター回路のゲート回路の段数を上記本来の
処理経路のゲート回路の段数より多くすることを特徴と
する半導体装置。 - 【請求項３】 請求項２記載の半導体装置において、 上記ゲート回路の段数には上記遅延モニター回路及び上
記本来の処理経路の配線部分の遅延もゲート回路に換算
して含めることを特徴とする半導体装置。 - 【請求項４】 請求項１記載の半導体装置において、 上記遅延モニター回路に上記動作クロックを供給し、 この供給された動作クロックと上記遅延モニター回路か
ら取り出される動作クロックとを位相比較し、 この比較出力を積分して上記電源電圧の制御信号を形成
することを特徴とする半導体装置。 - 【請求項５】 請求項４記載の半導体装置において、 上記積分は上記比較出力をカウントしそのカウント値を
Ｄ／Ａ変換するか、 または上記比較出力をローパスフィルタを介して直流ア
ンプに供給して行うことを特徴とする半導体装置。 - 【請求項６】 請求項１記載の半導体装置において、 上記電源電圧の制御は入力電圧をトランジスタを介して
取り出すと共に、 この出力電圧を分圧して演算増幅器の反転入力に供給
し、 制御信号を上記演算増幅器の非反転入力に供給して、 上記演算増幅器の出力で上記トランジスタの導通を制御
して行うことを特徴とする半導体装置。 - 【請求項７】 請求項１記載の半導体装置において、 上記電源電圧の制御は電圧レギュレータ、若しくはＤＣ
−ＤＣコンバータを用いて行うことを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13521597A JPH10326867A (ja) | 1997-05-26 | 1997-05-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13521597A JPH10326867A (ja) | 1997-05-26 | 1997-05-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10326867A true JPH10326867A (ja) | 1998-12-08 |
Family
ID=15146533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13521597A Abandoned JPH10326867A (ja) | 1997-05-26 | 1997-05-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10326867A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001244421A (ja) * | 1999-12-22 | 2001-09-07 | Sony Corp | 電圧供給回路及びその制御方法 |
| JP2008199038A (ja) * | 1999-01-20 | 2008-08-28 | Sony Corp | 半導体装置およびその構成方法 |
| JP2012516650A (ja) * | 2009-01-28 | 2012-07-19 | アップル インコーポレイテッド | 動的な電圧及び周波数管理 |
-
1997
- 1997-05-26 JP JP13521597A patent/JPH10326867A/ja not_active Abandoned
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008199038A (ja) * | 1999-01-20 | 2008-08-28 | Sony Corp | 半導体装置およびその構成方法 |
| JP2001244421A (ja) * | 1999-12-22 | 2001-09-07 | Sony Corp | 電圧供給回路及びその制御方法 |
| JP2012516650A (ja) * | 2009-01-28 | 2012-07-19 | アップル インコーポレイテッド | 動的な電圧及び周波数管理 |
| JP2013031207A (ja) * | 2009-01-28 | 2013-02-07 | Apple Inc | 動的な電圧及び周波数管理 |
| US8493088B2 (en) | 2009-01-28 | 2013-07-23 | Apple Inc. | Dynamic voltage and frequency management |
| US9218049B2 (en) | 2009-01-28 | 2015-12-22 | Apple Inc. | Dynamic voltage and frequency management |
| US9407262B2 (en) | 2009-01-28 | 2016-08-02 | Apple Inc. | Dynamic voltage and frequency management |
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