KR20060027804A - 집적 회로 - Google Patents

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KR20060027804A
KR20060027804A KR1020057023632A KR20057023632A KR20060027804A KR 20060027804 A KR20060027804 A KR 20060027804A KR 1020057023632 A KR1020057023632 A KR 1020057023632A KR 20057023632 A KR20057023632 A KR 20057023632A KR 20060027804 A KR20060027804 A KR 20060027804A
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드 기베즈 요세 디 제이 피네다
프란세스코 페솔라노
린즈 아이 엠 피 메이저
바즈퀴즈 요셉 리우스
키란 비 알 라오
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

본 발명은 최상의 집적회로(IC) 성능을 위한 실시간 적응 제어에 관한 것이다. 적응 동작은 로컬 기반으로 이루어진다. 이 시스템은 상이한 아일랜드(30)들로 나눠진다. 각 아일랜드(30)는 제어되고, 그 작업 조건은 소정 파라미터들에 의거해서 변경된다. 칩의 나머지 부분도 다른 파라미터들에 의거해서 제어된다. 이를 위해서는, 각 아일랜드가 글로벌 컨트롤러(42)와 통신하는 로컬 컨트롤러(36)를 구비할 필요가 있다. 주요한 제어 파라미터들로서는, 예를 들어, 전력, 임계 전압, 클록 주파수 등이 있다.

Description

집적 회로{REAL-TIME ADAPTIVE CONTROL FOR BEST IC PERFORMANCE}
본 발명은, 최상의 IC(integrated circuit) 성능을 위한 실시간 적응 제어, 최상의 IC 성능을 위해 실시간 적응 제어된 IC, 및 그 제어를 실행하기 위한 제어기에 관한 것이다.
일정하게 처리 공차을 유지하는 데 있어서의 서브마이크로미터(sub-micrometer) 기술의 실패는 처리 및 석판 변화성을 위한 설계 기술에 대한 큰 난제의 원인이다. 채널 길이, 임계 전압, 얇은 산화물 두께 및 상호 접속 크기등의 기본 파라미터들의 변화가 수용가능한 한계 범위를 넘어감에 따라서, 새로운 회로 기하학, 논리 및 레이아웃 최적화가 신호 및 전력 잡음, 온도 기울기, EMI 및 기판 결합에 대하여 설명해야만 한다.
이러한 관심 분야에 대한 연구 노력은 처리의 최소화, 석판 변화성 효과, 타이밍 개선 및 신호 정합성 종결을 위한 실시간 적응 스킴(scheme)들의 결합까지 파고들었다. 공정 전개를 엄격하게 제어하면서, 회로 설계 및 동작에 대한 그것들의 영향은 점점 커져 갔다. 예를 들어, 450 mV의 공칭 전압에 관한 임계 전압(Vt)에 있어서의 100 mV의 변화는 이전에는 그렇게 결정적이지 않았지만, 350 mV의 공칭 임계 전압(Vt)을 갖는 딥 서브마이크론(deep sub-micron) 기술에 있어서는, 100 mV의 변화는 회로 설계를 매우 어렵게 만들 수 있다.
제조 용이성 스킴을 위한 통상의 설계에서는, 제조 용이성 분석이 레이아웃 준비시에 행해진다. 동작 산출량이 충분히 높지 않으면 처리나 설계를 보정하기 위한 진단이 실행된다. 이러한 분석으로부터 얻은 경험은, 통상 제조 용이한 설계(DfM; design for manufacturability)의 가이드라인의 형태로, 미래형 IC 구현을 위한 회로 설계 단계에 직접 귀환로를 제공한다.
이러한 접근법에는 몇 가지 단점이 있다. 가장 안 좋은 단점들은, DfM이 설계 단계에 너무 늦게 작용하게 되는 점과, DfM이 가이드라인 형태이기 때문에 소극적이라는 점과, DfM이 아주 새로운 딥 서브마이크론 기술에 대하여는 작용하지 않을 수 있다는 점이다.
이러한 한계를 극복하기 위해서는, IC의 종료에 앞서 회로 성능 및 제조 용이성을 위한 설계 활동의 결합이 필요하다. 그러한 활동들은, 필요한 회로 제조 용이성 및 성능을 얻을 수 있는 회로 설계 기술을 목적으로 한다.
US2002/0131314에는, 조립 공정 조건 및 동작 조건의 편차 및 변화에도 불구하고 전기적 특성 및 변화에 대한 신뢰성을 보호함으로써 높은 안정성과 개선된 신뢰성을 갖는 반도체 디바이스가 기재되어 있다. 그러한 반도체 디바이스를 얻기 위해서, 그 반도체 디바이스에 결합된 회로들의 작동 전압 및 작동 전류 중 적어도 하나가 조립 공정 조건 및 동작 조건의 편차나 변화에 의거해서 제어된다. 반도체 칩은 반도체 디바이스 고유의 제어 회로 및 내부 회로를 구비한다. 제어 회로는, 반도체 디바이스가 사용되는 조립 공정 조건 및 동작 조건의 편차에 따라 제어 신호나 제어 내부 전압을 생성하도록 제공된다. 내부 회로의 특성은 제조 공정 조건 및 동작 조건과 일치하는 소정의 일정 관계로 유지될 수 있다. 내부 회로는 각 제어 회로를 각각 구비한 몇 개의 회로로 나누어질 수 있다. 이 경우, 제어는 그 분할된 회로 각각의 기능들을 위한 최적 동작 특성을 구현하도록 이루어질 수 있다.
본 발명의 목적은, 예를 들어, 속도 및 전력에 관하여 글로벌 보장 레벨의 성능을 갖는 집적 회로로서, 바람직하게는 제조 공정 조건 및 동작 조건의 편차나 변화로부터 자유로운 집적 회로를 제공하는 것이다.
상기 목적은 본 발명에 따른 방법 및 장치에 의해서 이루어진다.
본 발명의 하나의 양상에 따르면, 적응 행동은 로컬 기반으로 이루어진다. 이 시스템은 상이한 아일랜드(island)들로 나누어질 수 있다. 각 아일랜드는 트리플 웰 (triple well) CMOS 기술의 고립된 제 3 웰에 수용될 수 있다. 트리플 웰 CMOS 기술은 제 1 타입의 웰, 예를 들어, P형 웰이 제 2 타입의 웰, 예를 들어, N형 웰 내에 배치되는 것을 허용하기 때문에 3가지 타입의 웰 구조들, 즉, 단순 제 1 타입 웰, 단순 제 2 타입 웰, 및 제 2 타입의 깊은 웰 내에 제 1 타입의 웰이 배치된 제 3 타입의 웰이 만들어진다. 제 3 타입의 웰은 그 내부에 있는 회로들을 제 2 타입의 깊은 웰과 기판 간의 역 바이어스에 의해서 칩 상의 다른 섹션들로부터 고립시키는데 유용하다. 각 웰은 제어되고 그 작업 조건들은 몇몇 파라미터들에 의거해서 변경된다. 칩의 나머지 부분도 다른 파라미터들에 의거해서 제어된다. 이를 위해서는, 각 아일랜드가 글로벌 컨트롤러(42)와 통신하는 로컬 컨트롤러(36)를 구비할 필요가 있다. 주요한 제어 파라미터들로서는, 예를 들어, 전력, 임계 전압, 클록 주파수 등이 있다.
본 발명은 복수의 계산 아일랜드를 구비한 집적 회로를 제공한다. 각 계산 아일랜드는 적어도 하나의 처리 코어(core)나 모듈을 포함할 수 있다. 각 계산 아일랜드는 적어도 하나의 실용치에서 작동하고, 제 1 계산 아일랜드의 적어도 하나의 실용치는 제 2 계산 아일랜드의 대응 실용치와 다르다. 집적회로는 그 집적회로의 작업 조건에 관한 적어도 하나의 작업 파라미터를 감시하는 감시 수단을 구비하고, 적어도 두 개의 계산 아일랜드는 적어도 하나의 계산 아일랜드를 위한 적어도 하나의 실용치를 감시된 적어도 하나의 작업 파라미터에 의거해서 독립적으로 조절하기 위한 로컬 컨트롤 디바이스를 구비한다. 본 발명에 따르면, 로컬 컨트롤 디바이스가, 집적회로의 소정 레벨의 성능을 얻기 위해서, 글로벌 컨트롤러와 통신하기 위한 통신 수단을 구비한다. 본 발명의 장점은, 기술된 제어 방식이 복수의 아일랜드를 로컬 제어함으로써 얻어지는 IC의 전체 최적 성능을 야기한다는 점이다. 따라서, 각 아일랜드를 전체 성능 관점에서 가능한 한 최적화하면서 IC의 전체 성능을 최적화할 수 있다.
하나 이상의 실용치는 전력(Vdd), 트랜지스터 임계 전압(Vt), 클록 주파수(ck) 중 적어도 하나를 포함할 수 있다. 트랜지스터 임계 전압(Vt)은 계산 아일랜드 내에 있는 임의의 트랜지스터들, 예를 들어, 처리 코어 또는 모듈의 트랜지스터들의 벌크(bulk) 전압에 의해서 결정될 수 있다. 집적회로의 글로벌 작업 조건에 관련된 적어도 하나의 작업 파라미터는 회로 활동, 회로 지연, 전력 잡음, 논리 잡음 마진 값, 임계 전압치, 클록 주파수 값을 포함할 수 있다. 소정 레벨의 성능은 집적회로(40)의 소비 전력 및 속도 중 적어도 하나와 관련될 수 있다.
각 계산 아일랜드는 트리플 웰 CMOS 기술의 고립된 제3 웰 내에 배치될 수 있다.
본 발명에 따른 집적 회로는, 계산 아일랜드간의 인터페이스를 위한 적어도 하나의 인터페이스를 추가로 포함할 수 있는데, 이는 계산 아일랜드들은 상이한 실용치들에서 작동하므로 두 계산 아일랜드간의 직접 인터페이스는 신호 정합성에 관한 문제를 야기할 수 있기 때문이다. 인터페이스 아일랜드는 하나의 계산 아일랜드로부터의 전압 레벨을 다른 계산 아일랜드로 보내기 위한 적어도 하나의 전압 레벨 이동 디바이스를 포함할 수 있다. 인터페이스 아일랜드는 아일랜드 간의 통신을 위한 FIFO(first-in, first-out)들을 추가로 포함할 수 있다.
적어도 두 개의 인터페이스 아일랜드는 트리플 웰 CMOS 기술의 공통의 제 3 웰 또는 기판에 배치될 수 있다. 바람직하게는, 모든 인터페이스 아일랜드들이 트리플 웰 CMOS 기술의 하나의 동일 공통 제 3 웰 내에 배치된다.
계산 아일랜드는 감시된 실용치 조절 폐루프 시스템 내의 실용치를 조절하기 위한 액추에이터를 추가로 구비할 수 있다. 계산 아일랜드는 계산 아일랜드의 논리 작업 파라미터들을 감시하는 로컬 감시 수단을 추가로 포함할 수 있다.
본 발명에 따른 집적 회로는 전력 전압 기준치(Vdd) 및 벌크 전압 기준치(VB) 중 적어도 하나를 적어도 두 개의 계산 아일랜드에 인가하기 위한 기준 수단을 추가로 포함할 수 있다. 기준 수단은 DC-DC 변환기를 포함할 수 있다.
또, 본 발명은, 복수의 계산 아일랜드를 구비한 집적회로의 적어도 하나의 실용치의 실시간 조정 방법을 제공한다. 각 계산 아일랜드는 적어도 하나의 처리 코어 또는 모듈을 포함할 수 있다. 각 계산 아일랜드는 적어도 하나의 실용치에서 작동하고, 제 1 계산 아일랜드의 적어도 하나의 실용치는 제 2 계산 아일랜드의 대응 실용치와 다르다. 적어도 두 개의 계산 아일랜드는, 적어도 하나의 계산 아일랜드를 위한 적어도 하나의 실용치를 독립적으로 조절하기 위한 로컬 컨트롤 디바이스를 구비한다. 이 방법은, 직접 회로의 작업 조건에 관한 적어도 하나의 작업 파라미터를 감시하는 단계와, 감시된 적어도 하나의 작업 파라미터에 의거해서 적어도 하나의 계산 아일랜드를 위한 적어도 하나의 실용치를 그 계산 아일랜드의 로컬 컨트롤러를 이용하여 독립적으로 조절하는 단계와, 계산 아일랜드들의 로컬 컨트롤러들을 글로벌 컨트롤러를 이용하여 제어해서 집적회로의 소정 레벨의 성능을 얻는 단계를 포함한다.
적어도 하나의 실용치는 전력(Vdd), 트랜지스터 임계 전압(Vt), 클록 주파수(ck) 중 적어도 하나를 포함할 수 있다. 적어도 하나의 작업 파라미터는 회로 활동, 회로 지연, 전력 잡음, 논리 잡음 마진 값, 임계 전압치, 클록 주파수 값을 포함할 수 있다. 소정 레벨의 성능은 집적회로(40)의 소비 전력 및 속도 중 적어도 하나와 관련될 수 있다.
실용치의 조절은 계산 아일랜드 내에 있는 몇몇 트랜지스터들, 예를 들어, 처리 코어 또는 모듈의 트랜지스터들의 벌크(bulk) 전압(VB)의 변경하는 것에 의해서 실행될 수 있다.
집적회로는 공칭값들과는 다른 실용치들에 의거해서 설계될 수 있는데, 이를 출력 레벨을 낮춘 설계라고 한다.
본 발명의 상기 및 기타 특성, 특징 및 장점은 첨부 도면을 참조하여 본 발명의 원리를 예로서 설명하는 다음의 상세한 설명에서 분명해질 것이다. 다음의 설명은 단지 예일 뿐이고 본 발명의 범위를 한정하지는 않는다. 아래의 참조 부호들은 첨부 도면을 참조한다.
도 1은 본 발명의 하나의 실시예에 따른 방법의 설계 가능성의 범위를 나타낸다.
도 2는 요소들의 계산 아일랜드 및 인터페이스 아일랜드에의 집적성의 개념을 나타낸다.
도 3은 본 발명 따른 계산 아일랜드의 하나의 실시예의 개략적인 블록도이다.
도 4는 본 발명의 하나의 실시예에 따른 디바이스들을 구현하는 SoC(System On Chip)의 실시예를 나타낸다.
도 5는 0.09㎛ CMOS 기술에서 11개의 인버터의 지연선 회로를 위한 동일 전력 도메인들에 걸친 동일 기울기의 지연 등고선들(점선들)을 나타낸다.
도 6은 본 발명에 따른 로컬 아일랜드 컨트롤러의 상태도를 나타낸다.
도 7은 본 발명의 실시예에 따른 로컬 컨트롤러에서의 지연 체크의 상태도를 나타낸다.
도 8은 본 발명의 실시예에 따른 로컬 컨트롤러에서의 전력 체크의 상태도를 나타낸다.
도 9는 최급강하법에 대한 전반적인 회로도를 나타낸다.
도 10은 본 발명의 실시예에 따른 트랜지스터 임계 전압 적응화를 나타낸다.
서로 다른 도면에 있어서 동일 참조 번호는 동일하거나 유사한 소자를 나타낸다.
본 발명은 첨부된 도면을 참조하여 특정의 실시예에 대하여 설명되지만, 본 발명이 그에 제한되는 것은 아니며 청구범위에 의해서만 제한된다. 도시된 도면은 단지 개략적인 것으로서 제한을 위한 것은 아니다. 도면에 있어서, 일부 소자들의 크기는 과장되었으며, 예시적인 목적을 위해 축적으로 도시된 것은 아니다. 용어 "포함하는"이 본 명세서 및 청구항에 이용되는 경우, 그것이 다른 소자 또는 단계를 배제하는 것은 아니다. 부정관사 또는 정관사가 단수 명사, 예를 들어 "소정" 또는 "그"를 지칭하는데 이용되는 경우, 특정하게 설명되어 있지 않다면, 이것은 복수개의 그러한 명사를 포함한다.
명세서 및 청구항에서의 용어, 제 1 의, 제 2 의, 제 3 의 등은 유사한 소자들을 구별하기 위해 사용되는 것으로, 반드시 일련의 또는 연대적인 순서를 설명하기 위한 것은 아니다. 그와 같이 사용된 용어는 적절한 상황하에서는 상호 교환 가능하고 본 명세서에서 설명한 본 발명의 실시예는, 본 명세서에서 설명하거나 예시한 것과 다른 순서로 동작할 수 있음을 알아야 한다.
본 발명에 따르면, 집적 회로(IC), 예를 들어, 코어(또는 지적 재산(IP) 모듈) 또는 시스템-온-칩(SoC)은 특정 성능 레벨이 보장되도록 하기 위한 것이다. 이하에서, 용어 "칩"은 IP 모듈, 시스템 온 칩, 집적 회로등을 설명하는데 이용될 것이다. "특정 성능 레벨"은, 속도 및 전력 소비중 임의의 것 또는 둘다의 측면에서 특성 성능을 달성하거나 특정의 동작적 제약에 따라 동작하는 것을 의미한다. 이것은, 공급 전압이나 전류, 트랜지스터 임계 전압 또는 주파수와 같은 임의의 실용치를 가변시킴으로서 칩의 작업 환경을 정정함으로서 실행된다. 본 발명에 따르면, 그러한 적응적 행위는 전반적인 것이 아니라 국소적으로 이루어진다. 바람직하게, 칩은 서로 다른 아일랜드, 예를 들어, IP내의 로직과, SoC 내의 IP들로 분할된다. 바람직하게, 각 아일랜드는 트리플-웰 CMOS 기술의 고립된 제 3 (예를 들어, 깊은-N) 웰내에 포함된다. 예를 들어 IP에 대한 레지스터 또는 SoC에 대한 통신 인프라구조와 같은 칩 타이밍 종결에 필요한 모든 로직은 이 웰의 외부에 자리한다.
각 웰은 로컬 컨트롤러에 의해 제어되며, 그의 작업 환경은, 웰 그 자신의 로직의 활동에 의거하여, 예를 들어, 웰내에서 진행하는 신호와 관련된 잡음 마진에 따라, 정정 가능하다. 이러한 정정은 전체의 성능 레벨, 예를 들어, 칩의 전력소비 및/또는 속도를 염두에 두고 실행된다.
바람직하게, 웰 외부의 모든것은 전체의 칩 활동과 공정 코너 및 작업 환경에 대한 지침을 제공하는 외부 기준에 의거하여 제어된다.
그러므로, 본 발명의 일 양상에 따르면, 각 웰은 글로벌 컨트롤러와 같은 추가적인 컨트롤러와 통신하는 로컬 컨트롤러를 가진다. 추가적인 컨트롤러는 로컬 순시값 대신에 평균 성능값 레벨을 고려하기 위해 그 웰 외부의 로직에 대해 분산된 모니터링을 담당한다. 3가지 주요 제어 파라메타인, 공급 전압과, 트랜지스터 임계 전압 및 클록 주파수가 식별될 수 있다.
본 발명에 따른 방법은 칩, 예를 들어, 적어도 하나의 IP의 성능을 온라인 및 실시간으로 최적화하는 것을 보조하는 조정 기법이다. 이 기법이 적용되면, 칩, 예를 들어, IC 또는 IP의 최적 전력 공급(Vdd), 트랜지스터 임계 전압(Vt) 및 클록 주파수(ck)(이하에서는 실용치 또는 최적 변수라 함)를 알게 된다. 본 발명에 따른 방법은 공정 전개, 전기적 활동, 회로의 지연 및/또는 회로의 전력 공급 잡음과 같은 IP 또는 IC 작업 파라메타를 감지하고, IC 또는 IP의 신호 무결성이 절충되지 않으면 최적화 변수를 조정한다. 후자는 잡음 마진 모니터를 통해 체크된다. 본 방법은 공정 전개에 의해 부과된 제약을 제공받은 최적 전력 지연물을 검색한다. 전력 공급(Vdd)과 트랜지스터 임계 전압(Vt)을 조정함에 의해, 대기 모드에서 IC 또는 IP의 누설 전류를 최소화할 수 있다. 실용치는 각 실용치에 대한 최소값과 최대 값 사이의 값의 연속적인 범주에 걸쳐 가변될 수 있다.
도 1에는, 모든 트랜지스터들이 공칭(nominal) 트랜지스터 임계 전압(Vt)을 가질 때의 IC 또는 IP의 전력-지연 곡선(2)이 도시되어 있다. 도 1은 또한 본 발명의 방법 하에서의 설계 기회들, 즉, 전력, 처리, 속도 및 누설 조정(leakage tuning)을 나타낸다. 도 1의 맨 위의 곡선(4)은 모든 트랜지스터들이 최고 허용 전압(Vt)을 가질 때의 전력-지연 곡선에 해당한다. 맨 아래의 곡선(6)은, 모든 트랜지스터들이 최저 허용 전압을 가질 때의 전력-지연 곡선이다.
본 발명의 방법은, 출력 레벨을 낮춘 설계를 위해서도 사용될 수 있다. 제조 공정의 변화성 때문에, 웨이퍼에 있는 모든 칩들은 서로 다르다. 통상, 하나의 웨이퍼는 "저속", "정상(normal)", 및 "고속"트랜지스터들을 산출하는 각종 영역들로 나뉜다. 종래의 설계 방법론들은 설계를 실행하기 위한 "공칭"조건을 이용한다. 그러나, 본 발명에 따르면, 칩의 실용치(chip's utility values)를 제어할 수 있기 때문에, 공칭 전압 이외의 전력 값(Vdd)와 트랜지스터 임계치(Vt)를 사용하는 소위 "저속"조건하에서 칩을 설계할 수 있고, 또 원하는 성능을 충족시킬 수 있다. 이것을 "출력 레벨을 낮춘 설계"라고 한다. 저속 조건하에서의 설계의 장점은, 트랜지스터 임계 전압이 일반적으로 높기 때문에 누설 전류가 훨씬 적다는 점이다. 이러한 개념에 따르면, 전력-지연-면적 간의 트레이드오프(trade-off)를 위한 새로운 기회들을 초래하는 공칭 점들 이외에 Vdd-vt-클록 주파수의 세 항을 사용하는 IC 또는 IP를 합성하는 것이 가능하다.
시스템 관점에서는, 본 발명은 복수의 아일랜드(island)로 구성된 SoC(System On Chip)를 제공한다. 하나의 아일랜드는 공통적인 전기적 및 활동 특성들을 갖는 하나 이상의 IP나 모듈로 구성된다. 아일랜드들로의 분할은 하드웨어/소프트웨어 협조 설계 분할 스테이지에서 얻어질 수 있다. 서로 다른 타입의 아일랜드들 (인터페이스 아일랜드와 계산 아일랜드(computation island))간의 식별이 이루어진다. 계산 아일랜드들은 전기적으로 독립적인데, 예를 들어, 각 아일랜드는 상이한 전력 값(Vdd), 트랜지스터 임계 전압(Vt) 및 클록 주파수(ck) 중 적어도 하나를 갖는다. 동일한 아일랜드에 속하는 두 개의 IP는 동일한 Vdd-Vt-ck의 세 항을 갖는다. 인터페이스 아일랜드들은 각종 계산 아일랜드들의 상이한 전력 특성들을 알고 있다.
도 2는, 5개의 IP, 즉, IP1, IP2, IP3, IP4, IP5가 다양한 방식의 해칭(hatching)에 의해서 도시된 세 개의 상이한 계산 아일랜드에 클러스터(cluster)화된 아일랜드 개념의 예를 나타낸다. IP1과 IP3은 제1 계산 아일랜드에 속하고, IP2와 IP5는 제2 계산 아일랜드에 속하며, IP4는 제3 계산 아일랜드에 속한다. 수직으로 해칭된 블록들은 인터페이스 아일랜드들을 나타낸다. 각 계산 아일랜드는 고유의 전기적 특성을 가질 수 있기 때문에, 계산 아일랜드들은 (수직으로 해칭된) 인터페이스 아일랜드를 통해서 서로와 통신한다. 이들 인터페이스 아일랜드들은, 데이터 합성 오류 및 신호 정합성 위반을 피하기 위해서, 상이한 전기적 특성들의 계산 아일랜드들 간의 인터페이스를 담당한다.
본 발명에 따른 디바이스에 있어서, 하나의 집적 회로는 복수의 계산 아일랜드로 구성된다. 각 계산 아일랜드는, 하나 이상의 IP 다음에, 집적 회로의 작업 조건에 관한 적어도 하나의 작업 파라미터를 감시하는 수단들을 구비한다. 집적 회로의 작업 조건과 관련된 적어도 하나의 작업 파라미터를 감시하기 위한 수단들에는, 처리 모니터(monitor), 활동 모니터, 잡음 모니터 중 적어도 하나가 포함될 수 있다. 각 계산 아일랜드는 또한 효용 가치나 최적화 변수들을 적합하게 하기 위한 액추에이터를 구비한다. 게다가, 각 계산 아일랜드는 로컬 컨트롤러(local controller)도 구비한다. 본 발명은 전력 관리용으로 사용되지는 않음을 주의한다. 그 대신, 본 발명은 IP를 전력 관리 유닛 등의 기타 유닛에 의해서 결정된 소정의 실행에 적합하게 만들 뿐이다.
도 3은 하나의 IP(32)를 구비하는 계산 아일랜드(30)를 나타낸다. 로컬 액추에이터들(34)은, (로컬) 아일랜드 컨트롤러(36)로부터의 명령에 따라서 상기 아일랜드(30)에 대한 전력 전압(Vdd), 트랜지스터 임계 전압(Vt), 클록 주파수(ck)를 조정한다. 이어서, 아일랜드 컨트롤러(36)는 로컬 모니터들(38)의 출력을 결정하고 로컬 액추에이터들(34)들에서 그 출력의 범위가 제어될 수 있다. 인터페이스 아일랜드들(39)은 계산 아일랜드(30)에 포함된 IP(32)의 전기적 특성들을 기억한다.
도 4는, 본 발명의 하나의 실시예에 따른 복수의 계산 아일랜드들(30)과 인터페이스 아일랜드들(39)을 구비한 SoC(40)의 실시예를 나타낸다. 각 계산 아일랜드(30)는 적어도 하나의 IP(32)를 구비한다. 각 계산 아일랜드(30)는 도 3과 관련하여 설명한 바와 같다. 루트 컨트롤러(root controller)나 글로벌 컨트롤러(global controller)(42)는, 예를 들어, 버스(44) 등의 인터페이스 수단에 의해서 각 로컬 아일랜드 컨트롤러(36)에 연결된다. 단순화를 위해서, 각 아일랜드(30)는 도 4에 나와 있는 IP(32) 하나만을 구비하는 것으로 하였지만, 본 발명은 이 예로 한정되지는 않는다. 루트 컨트롤러(42)는 SoC(40) 전체의 성능을 조정하고, 그와 마찬가지로, 각 아일랜드(30)의 성능을 조정한다. 루트 컨트롤러(42)는 글로벌 모니터들(43)의 출력을 결정하고, 아일랜드 컨트롤러(36)는 로컬 액추에이터들(34)을 그 출력의 범위로 설정할 수 있다. 아일랜드들(30) 간의 인터페이스 아일랜드들(39)은 적절한 방식으로 구현될 수 있는데, 예를 들어, FIFOS를 통해서 GALS(Globally asynchronous, locally synchronous)라 불리는 기술을 이용하여 적절한 방식으로 구현할 수 있다. 이렇게 해서, 각 아일랜드(30)는 다른 아일랜드들로부터 완벽하게 자립한 상태에 있다. 비록 필수적인 것은 아니지만, DC/DC 변환기(48)가 일반 전력 값(Vdd) 및 벌크 전압(Vb) 기준을 방송하기 위해서 제공될 수 있다. 트랜지스터들의 임계 전압(Vt)은 그 트랜지스터들의 벌크 단자를 적절하게 바이어싱(biasing)하는 것에 의해서 변경된다. 이러한 기술은 통상 "백-게이트 바이어싱(back-gate biasing)"이라고 불린다. 트랜지스터의 벌크 단자는 트랜지스터가 존재하는 웰(well)에 연결된다. 예를 들어, PMOS 트랜지스터들은, (트리플-웰 CMOS 기술(triple-well CMOS technology)을 다시 가정하면) N형 웰 내에 존재한다. 그 웰을, 예를 들어, 벌크 단말에 바이어싱하면, 그 웰 내에 있는 모든 트랜지스터의 임계 전압 특성들이 자동적으로 바뀐다. 기준 성능을 루트 컨트롤러에 적용하여 전체 IC 성능을 최적화할 수 있다. 루트 컨트롤러는 각 아일랜드의 성능을 계속 트래킹(tracking)하고 사전에 정해진 전력 관리 알고리즘에 따라 기능한다.
본 발명의 원리에 따른 방법을 적용하는 예가 도 5에 나와 있다. 도 5는 0.09㎛의 CMOS 기술에 있어서 11개의 인버터를 구비하는 지연선 회로에 대하여 동일 전력 도메인들에 걸친 동일 기울기의 지연 등고선들(점선들)을 나타낸다. 전형적인 저속 처리 코너(corner)에 대한 NMOS 및 PMOS 임계 전압들도 도시되어 있다. 이 예는, 본 발명의 방법에 따르면, 회로가 저속 코너에서 처리됨에도 불구하고 회로의 성능이 전형적인 코너에서 처리되는 경우와 유사하도록 회로를 조정할 수 있음을 나타낸다. 통상, 0V가 P형 웰에 인가되고, 1V가 N형 웰에 인가된다. 그러나, 이렇게 하면, 도 5에 점(50)으로 나타낸 바와 같이, 시스템은 550ps에서 600ps 사이의 지연을 갖게 되어 느리다. 전형적인 코너에서 성능을 확보하기 위해서, 회로의 웰들은 공정 전개(process spread)에 적합하게 조정된다. 이러한 조정은, 도 5에 점(52)으로 나타낸 바와 같이, N형 웰에 1V 대신에 635mV를 인가하여 PMOS 트랜지스터들의 트랜지스터 임계(Vtp)를 311mV에서 270mV로 낮추고, P형 웰에 0V 대신 75mV를 인가하여 NMOS 트랜지스터들의 트랜지스터 임계(Vtn)를 250mV에서 240mV로 낮추는 것에 의해서 이루어진다.
로컬 아일랜드 컨트롤러 구현의 예가 이하에 주어진다. 이것은 단지 예일 뿐이고 본 발명은 상기 구현으로 한정되지 않는다. 이하의 설명에서, 모든 기준 값들은 루트 컨트롤러에 의해서 제공된 것이라고 가정한다.
도 6은 로컬 아일랜드 컨트롤러의 상태도를 나타낸다. 실제 구현은 소정 합성법을 사용하여 이룰 수 있다. 도 6에 숨겨진 논리는 다음과 같다. 임의의 실용치를 사용하기 전에, 신호 정합성을 보호하기 위해서, 현재 잡음 마진(noise margin)에 대한 체크(check)(60)가 이루어진다. 그 결과(61)가 현재 잡음 마진이 상위 잡음 한계(NU)보다 큼을 나타내면, 위험 요인이 있기 때문에 시스템은 "경고(alert)" 상태(62)에 고정된다. 그렇지 않고, 체크(60)의 결과(63)가 현재 잡음 마진이 상위 잡음 한계(NU)보다 작음을 나타내면, 시스템은 "잡음을 체크한 상태"(64)로 들어간다.
지연 체크(65), 전력 체크(66) 및 활동 체크(67)이 실행된다. 지연이 최대 지연(Dmax)보다 크면, 시스템은 가속되어야 하고, 지연이 최소 지연보다 작으면 시스템은 감속되어야 한다. 이에 대해서는 도 7에 도시된 유한 상태 기계(finite state machine)에 관련하여 이하에 자세히 설명한다. 한편, 소비 전력이 최대 전력(Pmax)보다 크면, 소비 전력은 감소되어야 한다. 이는 도 8에 도시되어 있다.
도 7에 도시한 지연 유한 상태 기계는 시스템의 가속과 감속 간의 분기점을 갖는다. 로컬 아일랜드 컨트롤러는 루트 컨트롤러로부터 최대 전력(Pmax) 및 최소 전력(Pmin) 사양(spec)뿐만 아니라 최대 지연(Dmax) 및 최소 지연(Dmin) 사양을 기대한다.
아일랜드의 IP가, 고려되는 아일랜드의 IP 혹은 복수의 IP의 지연이 그 시스템의 최대 지연(Dmax)보다 크기 때문에 상기 지연 스펙을 충족시키지 못하면, 도 7에 70으로 나타낸 상태에 도달한다. 로컬 아일랜드 컨트롤러는 전력 예산(power budget)이 초과되지 않으면 IP의 지연을 조정한다. 따라서, IP의 전력 예산은 최대 전력(Pmax) 및 최소 전력(Pmin)과 비교된다. IP의 전력이 최대 전력(Pmax)을 초과하면, 시스템은, 상위 전력 예산을 초과하기 때문에, 경고 상태(71)에 고정된 다. 그렇지 않고, IP의 전력 예산이 최소 전력(Pmin)보다 작으면, 유한 상태 기계는 상태(72)에 도달한다.
로컬 아일랜드 컨트롤러가 먼저 임계 전압(Vt)을 조정한 다음 전력 공급을 조정한다. 임계 전압(Vt)이 임계 전압의 하한보다 크면, Vt는 낮게 조정될 수 있다. Vt가 하한(VtL)과 같아지면, 전력 값(Vdd)이 전력 값의 상한(VddU)보다 낮은 한, 전력 값(Vdd)은 높아질 수 있다. 전력 값(Vdd)이 상한(VddU)과 같아지면, 상위 전력 상한(VddU)을 초과하게 되어 시스템은 경고 상태(73)에 고정된다. VtU, VtL, VddU, VddL은 각각 임계 전압 상한, 임계 전압 하한, 전력 상한, 전력 하한이다.
한편, 아일랜드의 IP가, 고려되는 아일랜드의 IP 혹은 복수의 IP의 지연이 그 시스템의 최소 지연(Dmin)보다 작기 때문에 상기 지연 스펙을 충족시키지 못하면, 도 7에 74로 나타낸 상태에 도달한다.
로컬 아일랜드 컨트롤러가 먼저 트랜지스터 임계 전압(Vt)을 조정한 다음 전력을 조정한다. 트랜지스터 임계 전압(Vt)이 임계 전압의 상한(VtU)보다 크면, Vt는 낮게 조정될 수 있다(상태(75)). 트랜지스터 임계 전압(Vt)이 상한(VtU)과 같아지면, 전력 값(Vdd)이 전력 값의 하한(VddL)보다 큰 한, 전력 값(Vdd)은 도 7의 상태(75)로 나타낸 바와 같이 낮아질 수 있다. 전력 값(Vdd)이 하한(VddL)과 같아지면, 상위 전력 하한(VddL)을 넘게 되어 시스템은 경고 상태(77)에 고정된다.
도 8에 나타낸 전력 체크(66)는 소비 전력이 상한(Pmax)을 초과한 경우에만 행해진다. 전력 조정은 회로의 지연이 악화되지 않는 것을 조건으로 하여 행해진 다. 적응 전략은 도 7과 관련하여 설명한 바와 같은 지연 체크와 유사하다. 여기서도, 트랜지스터 임계 전압(Vt)이 먼저 적응되고 그 후에 전력 값(Vdd)이 적응된다.
소비 전력이 소비 전력의 상한(Pmax)을 초과하면 상태(80)에 도달한다. 지연이 최소 지연(Dmin)보다 작으면, 시스템은 속도 하한을 초과하게 되어 상태(81)에 고정된다. 그렇지 않고, 시스템의 지연이 최소 지연(Dmin)보다 크면, 상태(82)에 도달한다. 전자에서는, 트랜지스터 임계 전압(Vt)이 임계 전압의 상한(VtU)보다 작으면, 트랜지스터 임계 전압(Vt)은 높게 조정될 수 있다(상태(83)). 트랜지스터 임계 전압(Vt)이 상한(VtU)과 같아지면, 전력 값(Vdd)이 전력 값의 하한(VddL)보다 큰 한, 전력 값(Vdd)은 도 8에 상태(84)로 나타낸 바와 같이 낮게 조정될 수 있다. 전력 값(Vdd)이 전력 값의 하한(VddL)과 같아지면, 이 전력 값의 하한(VddL)을 넘게 되어 시스템은 경고 상태(85)로 고정된다.
최적화 변수들과 유효 공급 변수들, 즉, Vdd, Vt, 클록 주파수(ck)는 예를 들어 최급강하법 등의 경사법과 같은 일반적인 스킴을 사용하여 최적화할 수 있지만, 상기 방법 이외의 방법을 사용해서도 최적화할 수 있다. 이것은 다음과 같이 공식화될 수 있다.
Figure 112005072029515-PCT00001
여기서, 비용 함수 E(x)는 xi를 조건으로 하여 최적화된다. 도 9는 최급강하법을 이용한 최적화의 일반적인 예를 나타낸다. 최급강하법은 비구속 최적화를 위한 수학적 방법이다. 이 방법은 해결해야 할 최소화 문제를 1차 미분 방정식의 연관 시스템으로 변형한다. 최급강하법은 함수 E(x)를 최소화하는 최적의 x*를 찾는 것이다. 에너지 함수의 최소값들은 다음을 갖는 경사 시스템의 해 곡선을 따라서 결정된다.
Figure 112005072029515-PCT00002
도 10은 도 9에서와 같이 최급강함법을 이용한 임계 전압 적응의 예를 나타낸다. 도 10에 나타낸 아일랜드(30)부는, IP(32), Vt 모니터(100), 부귀환 적분 시스템(101), 적응을 시작/종료하기 위한 스위치(102), IP의 벌크(bulk)가 임계 전압(Vt)을 간접적으로 조정하도록 적응시키는 레지스터(103), D/A 변환기(104) 및 제어가능한 전력(105)을 구비한다. 기준 트랜지스터 임계치(VtR)는 루트 컨트롤러에 의해서 제공된 값들 중 하나이다. 이 값은 특정 아일랜드의 트랜지스터 임계치가 설정될 값이다. 이 값은 디지털 워드(digital word)로 제공되어 레지스터(103)에 저장될 수 있다. 이 값은 D/A 변환기(104)에 의해 아날로그 값으로 변환되어 트랜지스터 임계치의 실제값과 비교기에 의해서 비교될 수 있으며, 트랜지스터 임계치(Vt)의 실제값은 부귀환 적분 시스템을 통해서 조정될 수 있다. 상기 스킴에서는, 도 7 및 도 8에 나타낸 유한 상태 기계들이 기준 전압을 레지스터(103)에 로드(load)하는 것을 기대한다. 단순화를 위해서, 유한 상태 기계들은 도 10에 도시하지 않았다. 자체 조율은 아날로그 방식으로 자발적으로 발생함으로 알 수 있다. 이러한 설정에서는, 임계 전압(Vt)이 백 바이어싱(back biasing) 기술에 의해서 조 정되는 것으로 가정한다. VB는 이러한 목적을 위해 사용되는 전압 제어 전압원이다. IP가 기준 임계 전압(VtR)과는 다른 임계 전압(Vt1)을 갖는다고 가정한다. IP의 실제 임계 전압은 Vt 모니터를 통해서 VX로서 얻어진다. VtR과 VX 간의 차는 시상수(time constance) μ를 갖는 적분기를 통해서 평균화되고, 그 결과 에러 신호 △V가 생성된다. 이 신호가 0이면, VB는 VX가 VtR과 같음을 의미하는 공칭값을 나타낸다. △V가 0이 아니면, VB가 조정되어, Vt 제어 시스템은 IP의 임계 전압을 기준값(VtR)으로 변경한다.
본 발명의 따른 방법 및 장치에 대하여 바람직한 실시예, 구체적인 구성 및 구조를 설명하였지만, 그 형태나 상세에 있어서, 본 발명의 범위 및 정신에 벗어남이 없이 다양한 변경 및 변형이 가능함을 알 수 있다.

Claims (15)

  1. 적어도 하나의 상이한 실용치에서 각각 작동하는 복수의 계산 아일랜드(30)를 구비하는 집적 회로(40)에 있어서,
    제1 계산 아일랜드의 적어도 하나의 실용치는 제2 계산 아일랜드의 대응 실용치과 다르고,
    상기 집적 회로가 상기 집적 회로(40)의 작업 조건에 관련된 적어도 하나의 작업 파라미터를 감시하는 감시 수단(43)을 구비하고,
    적어도 두 개의 계산 아일랜드가, 적어도 하나의 계산 아일랜드용의 적어도 하나의 실용치를 감시된 적어도 하나의 작업 파라미터에 의거해서 독립적으로 조절하기 위한 로컬 컨트롤 디바이스(36)를 구비하고,
    상기 로컬 컨트롤 디바이스(36)가, 집적 회로(40)의 소정 레벨의 성능을 얻기 위해서, 글로벌 컨트롤러(42)와 통신하기 위한 통신 수단을 구비한,
    집적회로(40).
  2. 제 1 항에 있어서,
    상기 적어도 하나의 실용치가 전력(Vdd), 트랜지스터 임계 전압(Vt), 클록 주파수(ck) 중 적어도 하나를 포함하는
    집적회로(40).
  3. 제 2 항에 있어서,
    상기 트랜지스터 임계 전압이 계산 아일랜드(30)의 소정 트랜지스터들의 벌크 전압에 의해서 결정되는
    집적회로(40).
  4. 제 1 항에 있어서,
    상기 적어도 하나의 작업 파라미터가, 회로 활동, 회로 지연, 전력 잡음, 논리 잡음 마진 값, 임계 전압치, 클록 주파수 값을 포함하는
    집적회로(40).
  5. 제 1 항에 있어서,
    상기 소정 레벨의 성능이 집적회로(40)의 소비 전력 및 속도 중 적어도 하나와 관련된
    집적회로(40).
  6. 제 1 항에 있어서,
    각 계산 아일랜드(30)는 트리플-웰 CMOS 기술의 고립된 제 3 웰에 배치되는
    집적회로(40).
  7. 제 1 항에 있어서,
    계산 아일랜드(30)간의 인터페이스를 위한 적어도 하나의 인터페이스 아일랜드(39)를 더 포함하는
    집적회로(40).
  8. 제 7 항에 있어서,
    적어도 2개의 인터페이스 아일랜드(39)가 트리플-웰 기술의 공통 제 3 웰 또는 기판에 배치되는
    집적회로(40).
  9. 제 1 항에 있어서,
    계산 아일랜드(30)는 모니터링된 실용치 조절 폐 루프 시스템을 조정하는 액추에이터(34)를 더 포함하는
    집적회로(40).
  10. 제 1 항에 있어서,
    계산 아일랜드(30)는 계산 아일랜드(30)의 로컬 작업 파라메타를 모니터링하는 로컬 모니터링 수단(38)을 더 포함하는
    집적회로(40).
  11. 다수의 계산 아일랜드(30)를 구비하는 집적 회로(40)의 적어도 하나의 실용치를 실시간 조정하는 방법으로서,
    각 계산 아일랜드(30)는 하나 이상의 실용치로 동작하고, 제 1 계산 아일랜드의 적어도 하나의 실용치는 제 2 계산 아일랜드의 대응하는 실용치와 다르며, 적어도 2개의 계산 아일랜드는 적어도 하나의 계산 아일랜드(30)의 적어도 하나의 실용치를 독립적으로 조정하는 로컬 컨트롤러 디바이스(36)를 구비하며,
    상기 집적 회로(40)의 작업 조건과 관련된 적어도 하나의 작업 파라메타를 모니터링하는 단계와,
    모니터링된 적어도 하나의 상기 작업 파라메타에 기초하여 그의 로컬 컨트롤러(36)에 의해 적어도 하나의 계산 아일랜드(30)에 대한 적어도 하나의 실용치를 독립적으로 조정하는 단계, 및
    상기 집적 회로(40)의 사전 설정된 성능 레벨을 획득하기 위해 글로벌 컨트롤러(42)에 의해 계산 아일랜드(30)의 로컬 컨트롤러(36)를 제어하는 단계를 포함 하는
    방법.
  12. 제 11 항에 있어서,
    상기 하나 이상의 실용치는 공급 전력(Vdd), 트랜지스터 임계 전압(Vt) 또는 클록 주파수(ck) 중 하나 이상을 포함하는
    방법.
  13. 제 11 항에 있어서,
    상기 적어도 하나의 작업 파라메타는 회로 활동, 회로 지연, 전력 공급 잡음, 로직 잡음 마진치, 임계 전압치, 클록 주파수 값중 적어도 하나를 포함하는
    방법.
  14. 제 11 항에 있어서,
    상기 사전 설정된 성능 레벨은 상기 집적 회로(40)의 임의의 또는 모든 전력 소비 또는 속도와 관련되는
    방법.
  15. 제 11 항에 있어서,
    상기 집적 회로(40)는 그들의 공칭값과는 다른 실용치에 기초하여 고안되는
    방법.
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