CN112148669A - 脉冲存算一体芯片以及电子设备 - Google Patents

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Abstract

本发明提供一种脉冲存算一体芯片以及电子设备，该脉冲存算一体芯片包括：脉冲生成器，用于将数字输入信号转换为脉冲输入信号；存算一体单元阵列，连接该脉冲生成器，用于对该脉冲输入信号进行运算得到脉冲输出信号；脉冲检测器，连接该存储单元阵列，用于将该脉冲输出信号转换为数字输出信号；其中，存算一体单元阵列由多个浮栅晶体管阵列排布组成，通过用脉冲的个数或者脉冲的宽度来表示输入数字信号，减少ADC、DAC的数量，进而减少存算一体芯片架构的电路面积，降低成本，能适应集成化、低成本化的需求，减少功耗。

Description

脉冲存算一体芯片以及电子设备
技术领域
本发明涉及半导体集成电路领域，尤其涉及一种脉冲存算一体芯片以及电子设备。
背景技术
近年来，为了解决传统冯诺依曼计算体系结构瓶颈，存算一体芯片架构得到人们的广泛关注，其基本思想是直接利用存储器进行计算，从而减少存储器与处理器之间的数据传输量以及传输距离，降低功耗的同时提高性能。
存算一体芯片架构目前被认为是解决大数据实时智能处理的高能效硬件平台之一，而存储单元阵列是存算一体芯片的核心电路。
现有利用浮栅晶体管器件做矩阵乘加运算的存算一体芯片通常是基于电平来操作的，即输入信号通过电压或电流幅度来表示，这种方式的存算一体芯片一方面存在静态电流，造成功耗比较大；另一方面需要在进行矩阵乘加运算的浮栅晶体管单元阵列(存算一体单元阵列)的前端设置ADC，后端设置DAC，参见图1。但是ADC、DAC的面积相比浮栅晶体管阵列的面积可能大很多，而且其功耗高、成本高，导致基于电平操作的存算一体芯片电路面积大，功耗高、成本高，不能适应集成化、低成本化的需求。
发明内容
针对现有技术中的问题，本发明提供一种脉冲存算一体芯片以及电子设备，能够至少部分地解决现有技术中存在的问题。
为了实现上述目的，本发明采用如下技术方案：
第一方面，提供一种脉冲存算一体芯片，包括：
脉冲生成器，用于将数字输入信号转换为脉冲输入信号；
存算一体单元阵列，连接该脉冲生成器，用于对该脉冲输入信号进行运算得到脉冲输出信号；
脉冲检测器，连接该存算一体单元阵列，用于将该脉冲输出信号转换为数字输出信号；
其中，存算一体单元阵列由多个浮栅晶体管阵列排布组成。
进一步地，该脉冲生成器为预脉冲截取电路或脉冲计数器或延迟锁相环或数字-时间转换器。
进一步地，该脉冲检测器包括：列电容、晶体管、比较器、脉冲计数器以及脉冲数字转换器；
该列电容一端连接该存算一体单元阵列的一列单元的输出端、该比较器的正相输入端以及该晶体管源漏极之一，另一端接地；该晶体管源漏极中的另一个接地，栅极连接该比较器的输出端；该比较器的负相输入端连接参考偏压，输出端连接该脉冲计数器的输入端，该脉冲计数器的输出端连接脉冲数字转换器的输入端，脉冲数字转换器的输出端用于输出所述数字输出信号。
进一步地，该脉冲检测器包括：列电容、开关以及ADC；
该列电容一端连接该存储单元阵列的一列存储单元的输出端、该开关的一端，另一端接地；该开关的另一端连接该ADC的输入端，该ADC的输出端输出该数字输出信号。
进一步地，该脉冲检测器还包括：电阻；该电阻与该列电容并联。
第二方面，提供一种电子设备，包括上述的脉冲存算一体芯片。
本发明提供的脉冲存算一体芯片以及电子设备，该脉冲存算一体芯片包括：脉冲生成器，用于将数字输入信号转换为脉冲输入信号；存算一体单元阵列，连接该脉冲生成器，用于对该脉冲输入信号进行运算得到脉冲输出信号；脉冲检测器，连接该存算一体单元阵列，用于将该脉冲输出信号转换为数字输出信号；其中，存算一体单元阵列由多个浮栅晶体管阵列排布组成，通过用脉冲的个数(个数越多，表示输入信号数值越大)或者脉冲的宽度(宽度越宽，表示输入信号数值越大)来表示输入数字信号，减少ADC、DAC的数量，进而减少存算一体芯片架构的电路面积，降低成本，能适应集成化、低成本化的需求，减少功耗。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。在附图中：
图1为现有利用浮栅晶体管做矩阵乘加运算的存算一体芯片的结构图；
图2为本发明实施例中的脉冲存算一体芯片的结构框图；
图3为本发明实施例的存算一体单元阵列的电路图一；
图4为本发明实施例的存算一体单元阵列的电路图二
图5示出了利用脉冲信号表述数字输入信号的原理图；
图6示出了本发明实施例中利用脉冲个数表示数字输入信号的原理图；
图7示出了本发明实施例中利用脉冲宽度表示数字输入信号的原理图；
图8示出了本发明实施例中的脉冲检测器的一种电路结构；
图9示出了本发明实施例中的脉冲检测器的另一种电路结构；
图10示出了本发明实施例中的脉冲检测器的另一种电路结构；
图11示出了本发明实施例中的预脉冲截取技术的原理。
具体实施方式
为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分的实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。
以下在实施方式中详细叙述本发明的详细特征以及优点，其内容足以使任何本领域技术人员，了解本发明的技术内容并据以实施，且根据本说明书所揭露的内容、权利要求及图式，任何本领域技术人员可轻易地理解本发明相关的目的及优点。以下的实施例进一步详细说明本发明的观点，但非以任何观点限制本发明的范畴。
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。
现有存算一体芯片中，存储单元阵列(或称flash阵列、闪存单元阵列或浮栅晶体管阵列等)用于存储权重，输入数字信号通过DAC转换成电压/电流幅度，传输到存储单元阵列，输出也是检测电压/电流幅度，通过ADC进行输出，导致存储单元阵列的前端设置ADC，后端设置DAC，电路面积大，功耗高、成本高。
本发明实施例提供的脉冲存算一体芯片，通过用脉冲的个数(个数越多，表示输入信号数值越大)或者脉冲的宽度(宽度越宽，表示输入信号数值越大)来表示输入数字信号，减少ADC、DAC的数量，进而减少存算一体芯片架构的电路面积，降低成本，能适应集成化、低成本化的需求，减少功耗。
图2为本发明实施例中的脉冲存算一体芯片的结构框图；如图2所示，该脉冲存算一体芯片包括：脉冲生成器10、存算一体单元阵列20以及脉冲检测器30。
脉冲生成器10用于将数字输入信号转换为脉冲输入信号；存算一体单元阵列20连接所述脉冲生成器10，用于对所述脉冲输入信号进行运算得到脉冲输出信号；脉冲检测器30连接所述存算一体单元阵列20，用于将所述脉冲输出信号转换为数字输出信号。
值得说明的是，存算一体单元阵列由多个存储单元阵列排布组成，该存储单元可以为可编程半导体器件。
具体地，所述可编程半导体器件可为浮栅晶体管、阻变存储器件、相变存储器件或自旋存储器件等。
举例来说，该存算一体单元阵列可以是NOR型闪存处理阵列或NAND型闪存处理阵列等。
在一个可选的实施例中，存算一体单元阵列由多个浮栅晶体管阵列排布组成。
本领域技术人员可以理解的是，实际应用中，可以使用多个闪存处理阵列中的部分闪存处理阵列进行运算处理，也可以利用全部闪存处理阵列进行运算处理，闪存处理阵列的投入数量依运算需求而定。同理，对于每个闪存处理阵列来说，可以使用其部分器件进行运算处理，也可以利用其全部器件进行运算处理，其器件投入数量依运算需求而定。
通过采用上述技术方案，脉冲存算一体芯片通过用脉冲的个数(个数越多，表示输入信号数值越大)或者脉冲的宽度(宽度越宽，表示输入信号数值越大)来表示输入数字信号，减少ADC、DAC的数量，进而减少存算一体芯片架构的电路面积，降低成本，能适应集成化、低成本化的需求，减少功耗。
在一个可选的实施例中，参见图3，该存算一体单元阵列包括：阵列布置的多个可编程半导体器件。
每一行的所有可编程半导体器件的栅极均连接至同一脉冲信号输入端，M行可编程半导体器件对应连接M个脉冲信号输入端，用于接收脉冲信号。
每一列的所有可编程半导体器件的漏极均连接至同一偏置电压输入端，N列可编程半导体器件对应连接N个偏置电压输入端，用于输入偏置电压，各列可编程半导体器件的偏置电压可以相同，也可以不同，根据需要进行选取。
每一列的所有可编程半导体器件的源极均连接至同一个脉冲信号输出端，N列可编程半导体器件对应连接N个脉冲信号输出端，用于输出运算结果。
其中，每个可编程半导体器件的阈值电压均可调节。N为大于等于零的正整数，M为大于等于零的正整数，M和N可以相等，也可以不等。
通过上述电路连接方式，形成栅极耦合、源极求和的拓扑结构。
在上述技术方案中，因为可编程半导体器件集成度高、响应速度快、功耗低，所以采用可编程半导体器件实现的运算处理能够有效提高该存算一体芯片的集成度和运算速度，其处理性能大大提高。
图4示出了一种采用栅极耦合、漏极求和拓扑结构的存算一体单元阵列的电路图。如图4所示，该存算一体单元阵列电路包括：多个阵列布置的可编程半导体器件。
每一行的所有可编程半导体器件的栅极均连接至同一脉冲信号输入端，M行可编程半导体器件对应连接M个脉冲信号输入端；
每一列的所有可编程半导体器件的源极均连接至同一偏置电压输入端，N列可编程半导体器件对应连接N个偏置电压输入端，用于输入偏置电压，各列可编程半导体器件的偏置电压可以相同，也可以不同，根据需要进行选取；
每一列的所有可编程半导体器件的漏极均连接至同一个脉冲信号输出端，N列可编程半导体器件对应连接N个脉冲信号输出端，用于输出运算结果。
其中，每个可编程半导体器件的阈值电压均可调节。N为大于等于零的正整数，M为大于等于零的正整数，M和N可以相等，也可以不等。
通过上述电路连接方式，形成栅极耦合、漏极求和的拓扑结构。
本实施例中，通过采用栅极耦合、漏极求和的拓扑结构，能够提高计算的精度。
图5示出了利用脉冲信号表述数字输入信号的原理图；如图5所示，现有存算一体芯片中，数字输入信号通过DAC后，以电压/电流幅度表示输入大小，而本发明实施例中，数字输入信号通过脉冲生成器后，以输入脉冲宽度代表输入大小或者以输入脉冲个数代表输入大小。
在一个可选的实施例中，参见图6，该脉冲生成器可为预脉冲截取电路或脉冲计数器。以数字输入信号为101为例，通过预脉冲截取或计数器计数，得到的脉冲输入信号为如图所示的脉冲个数为5个的脉冲信号。
在一个可选的实施例中，参见图7，该脉冲生成器为延迟锁相环DLL或数字-时间转换器(digital to time convertor)。还是以数字输入信号为101为例，通过延迟锁相环，得到的脉冲输入信号为如图所示的脉冲有效时间宽度占时钟周期的5/8的脉冲信号。
通过采用上述技术方案，能够将数字输入信号精确地转换为脉冲输入信号，进一步提高计算精度。
在一个可选的实施例中，参见图8，该脉冲检测器包括：列电容C0、晶体管T0、比较器、脉冲计数器以及脉冲数字转换器；
所述列电容C0一端连接所述存算一体单元阵列的一列单元的输出端、所述比较器的正相输入端以及所述晶体管源漏极之一，另一端接地；所述晶体管T0源漏极中的另一个接地，栅极连接所述比较器的输出端；所述比较器的负相输入端连接参考偏压，输出端连接所述脉冲计数器的输入端，所述脉冲计数器的输出端连接脉冲数字转换器的输入端，脉冲数字转换器的输出端用于输出所述数字输出信号，脉冲数字转换器用于将脉冲计数器输出的统计脉冲个数转换为数字输出信号。
其中，存算一体单元列输出的脉冲信号对每列对应的列电容进行周期性充放电，只需要检测列电容的充电情况，即可获取输出信号。具体地，脉冲信号通过电容积分再通过计数器即可输出数字信号。列电容充电后的电压通过比较器与预设的参考偏压进行对比，当其等于大于参考偏压时，晶体管T0开启，对列电容进行放电，比较器输出一个脉冲；依次类推，列电容反复充放电，比较器持续输出脉冲，通过计数器即可统计脉冲个数，进而通过脉冲数字转换器即可输出数字信号。可以看到，在一个时钟周期内，脉冲个数将正比于输出电流的大小。
通过采用上述技术方案，能够高效检测存算一体单元阵列输出的脉冲信号，一方面提高计算精度，另一方面由于器件数量少、功耗低，能够进一步降低电路面积以及功耗。
在另一个可选的实施例中，参见图9，该脉冲检测器包括：列电容C0、开关S0以及ADC；
列电容一端连接所述存算一体单元阵列的一列单元的输出端、所述开关的一端，另一端接地；所述开关的另一端连接所述ADC的输入端，所述ADC的输出端输出所述数字输出信号。
通过采用上述技术方案，直接通过ADC对列电容的电荷进行采样并放大即可获得数字输出信号，简便快捷。
在一个可选的实施例中，参见图10，该脉冲检测器包括：列电容C0、开关S0、电阻R0以及ADC；
列电容一端连接所述存算一体单元阵列的一列单元的输出端、所述开关的一端，另一端接地；所述开关的另一端连接所述ADC的输入端，所述ADC的输出端输出所述数字输出信号；电阻R0与列电容C0并联。
通过采用上述技术方案，直接通过ADC对列电容的电荷进行采样并放大即可获得数字输出信号，简便快捷。
图11示出了本发明实施例中的预脉冲截取技术的原理，利用MUX实现预脉冲截取。如图11所示，以三位信号为例，则预脉冲信号为三个，如图所示，分别对应三位信号的高中低三位，假设信号为101，则根据输入数字信号，通过MUX在不同比特位时刻选择第一个信号和第三个信号，输出为101；假设输出为110，则通过MUX选择第2个和第3个信号，输出为110。根据数字信号，基于预脉冲的截取实现不同的脉冲个数。
本发明实施例还提供了一种电子设备，包括上述的脉冲存算一体芯片。
举例来说，该电子设备可以是：手机、计算机、平板电脑、可穿戴设备等，本发明实施例对此不作限制。
电子设备通过采用脉冲存算一体芯片，能够利于小型化和低功耗化。
本发明中应用了具体实施例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。
还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、商品或者设备中还存在另外的相同要素。
本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于系统实施例而言，由于其基本相似于方法实施例，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。
以上所述仅是本发明的较佳实施例而已，并非对本发明做任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何本领域技术人员，在不脱离本发明技术方案的范围内，当可利用上述揭示的技术内容做出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (6)

1.一种脉冲存算一体芯片，其特征在于，包括：
脉冲生成器，用于将数字输入信号转换为脉冲输入信号；
存算一体单元阵列，连接所述脉冲生成器，用于对所述脉冲输入信号进行运算得到脉冲输出信号；
脉冲检测器，连接所述存储单元阵列，用于将所述脉冲输出信号转换为数字输出信号；
其中，存算一体单元阵列由多个浮栅晶体管阵列排布组成。
2.根据权利要求1所述的脉冲存算一体芯片，其特征在于，所述脉冲生成器为预脉冲截取电路或脉冲计数器或延迟锁相环或数字-时间转换器。
3.根据权利要求1所述的脉冲存算一体芯片，其特征在于，所述脉冲检测器包括：列电容、晶体管、比较器、脉冲计数器以及脉冲数字转换器；
所述列电容一端连接所述存算一体单元阵列的一列单元的输出端、所述比较器的正相输入端以及所述晶体管源漏极之一，另一端接地；所述晶体管源漏极中的另一个接地，栅极连接所述比较器的输出端；所述比较器的负相输入端连接参考偏压，输出端连接所述脉冲计数器的输入端，所述脉冲计数器的输出端连接脉冲数字转换器的输入端，脉冲数字转换器的输出端用于输出所述数字输出信号。
4.根据权利要求1所述的脉冲存算一体芯片，其特征在于，所述脉冲检测器包括：列电容、开关以及ADC；
所述列电容一端连接所述存储单元阵列的一列存储单元的输出端、所述开关的一端，另一端接地；所述开关的另一端连接所述ADC的输入端，所述ADC的输出端输出所述数字输出信号。
5.根据权利要求4所述的脉冲存算一体芯片，其特征在于，所述脉冲检测器还包括：电阻；
所述电阻与所述列电容并联。
6.一种电子设备，其特征在于，包括权利要求1至5任一项所述的脉冲存算一体芯片。
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