CN209388707U - 一种存算一体芯片 - Google Patents
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Abstract
本实用新型提供一种存算一体芯片，该存算一体芯片中，多个多路分配器的输入端与多个DAC的输出端一一对应连接；任一多路分配器的多个输出端与所述闪存单元阵列中多行闪存单元一一对应连接，且每行闪存单元仅对应连接一个多路分配器的一个输出端；每个DAC的输入端通过一多路选择器连接多个输入接口，每个DAC对应的输入接口数量等于其对应的多路分配器所连接的闪存单元的行数。即：通过在DAC和闪存处理阵列之间设置多路分配器，能够根据实际应用需求控制DAC与闪存处理阵列中各行的匹配关系，实现DAC复用，有效减少DAC的数量。
Description
技术领域
本实用新型涉及半导体集成电路领域，尤其涉及一种存算一体芯片、电子设备。
背景技术
闪存是一种非易失性存储器，其通过调控闪存晶体管的阈值电压来实现数据的存储。根据闪存晶体管和阵列结构的不同，闪存主要分为NOR-型闪存和NAND-型闪存。NAND-型闪存的读写以页和块为单位，其容量大、成本低，广泛应用于大规模独立式存储器；NOR-型闪存支持数据的随机存取，与NAND-型闪存相比，密度较低、容量较小、成本较高，主要应用于嵌入式存储器。
近年来，为了解决传统冯诺依曼计算体系结构瓶颈，存内计算(Computing-In-Memory,CIM)芯片架构得到人们的广泛关注，其基本思想是直接利用存储器进行逻辑计算，从而减少存储器与处理器之间的数据传输量以及传输距离，降低功耗的同时提高性能。
对于普通存储器，每次读写操作只涉及一行，因此，每次行译码器只需要激活一行即可，但是，对于存算一体AI芯片，执行推理运算时，需要同时激活多行，来同时工作，其工作原理如图1a所示，为了支持多行并行，需要为每行设置一个DAC，导致电路面积大、成本高，不能适应集成化、小型化的需要。
实用新型内容
有鉴于此，本实用新型提供了一种存算一体芯片、电子设备，通过在DAC和闪存处理阵列之间设置多路分配器(也可称为多路开关或一对多多路复用器)，根据实际应用需求控制DAC与闪存处理阵列中各行的匹配关系，实现DAC复用，有效减少DAC的数量，进而减小电路面积、降低成本，适应集成化、小型化的需要，市场应用前景好。
为了实现上述目的，本实用新型采用如下技术方案：
提供一种存算一体芯片，包括：多个输入接口、多个多路选择器、多个DAC、多个多路分配器以及闪存单元阵列；
多个多路分配器的输入端与多个DAC的输出端一一对应连接；
任一多路分配器的多个输出端与所述闪存单元阵列中多行闪存单元一一对应连接，且每行闪存单元仅对应连接一个多路分配器的一个输出端；
每个DAC的输入端通过一多路选择器连接多个输入接口，每个DAC对应的输入接口数量等于其对应的多路分配器所连接的闪存单元的行数。
进一步地，存算一体芯片还包括：控制模块，所述控制模块连接各多路分配器和各多路选择器的控制端，用于向多路分配器和多路选择器的控制端传输选择信号。
进一步地，所述闪存单元阵列包括多个闪存子阵列；每个所述闪存子阵列的一行闪存单元对应一个多路分配器的一个输出端，多行闪存单元对应多个多路分配器。
进一步地，所述闪存子阵列的物理行地址连续。
进一步地，所述闪存子阵列的物理行地址间隔预设距离。
进一步地，存算一体芯片还包括：多个转换支路，所述转换支路连接在对应的DAC的输出端和多路分配器的输入端之间，用于将模拟电流信号转换成模拟电压信号；
所述转换支路包括：多个并联的可编程半导体器件，每个所述可编程半导体器件的栅极与漏极相连，并连接在DAC与多路分配器之间的线路上；每个所述可编程半导体器件的源极接入第一偏置电压。
进一步地，存算一体芯片还包括：多个转换支路，所述转换支路连接在对应的DAC的输出端和多路分配器的输入端之间，用于将模拟电流信号转换成模拟电压信号；
所述转换支路包括：运算放大器以及多个并联的可编程半导体器件；
多个可编程半导体器件的漏极均连接至所述运算放大器的反相输入端，源极均连接至所述运算放大器的输出端，栅极均连接固定偏压；
所述运算放大器的正相输入端连接所述固定偏压，输出端连接至对应的多路分配器的输入端，反相输入端连接至对应的DAC的输出端。
进一步地，存算一体芯片还包括：连接所述控制模块的编程电路，所述编程电路连接闪存单元阵列中每一个闪存单元的源极、栅极和/或衬底，用于在所述控制模块的控制下调控各闪存单元的阈值电压。
进一步地，所述编程电路包括：用于产生编程电压或者擦除电压的电压产生电路以及用于将所述编程电压加载至选定的可编程半导体器件的电压控制电路。
进一步地，存算一体芯片还包括：行列译码器，连接所述闪存单元阵列，用于进行行列译码。
另一方面，提供一种电子设备，包括上述的存算一体芯片。
本实用新型提供的存算一体芯片、电子设备，该存算一体芯片包括：多个输入接口、多个多路选择器、多个DAC、多个多路分配器以及闪存单元阵列；多个多路分配器的输入端与多个DAC的输出端一一对应连接；任一多路分配器的多个输出端与所述闪存单元阵列中多行闪存单元一一对应连接，且每行闪存单元仅对应连接一个多路分配器的一个输出端；每个DAC的输入端通过一多路选择器连接多个输入接口，每个DAC对应的输入接口数量等于其对应的多路分配器所连接的闪存单元的行数。即：通过在DAC和闪存处理阵列之间设置多路分配器，能够根据实际应用需求控制DAC与闪存处理阵列中各行的匹配关系，实现DAC复用，有效减少DAC的数量，进而减小电路面积、降低成本，适应集成化、小型化的需要，市场应用前景好。
为让本实用新型的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
附图说明
为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1a为现有存算一体AI芯片的结构图；
图1b为闪存单元阵列4的电路图一；
图1c为闪存单元阵列4的电路图二；
图1d为闪存单元阵列4的电路图三；
图2为本实用新型实施例存算一体芯片的结构图一；
图3为本实用新型实施例存算一体芯片的结构图二；
图4示出了图3中转换装置5的具体电路结构一；
图5示出了图3中转换装置5的具体电路结构二；
图6为本实用新型实施例存算一体芯片的结构图三；
图7为本实用新型实施例存算一体芯片的结构图四；
具体实施方式
下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
存算一体AI芯片执行推理运算时，需要同时激活多行，来同时工作，其工作原理如图1a所示，M个输入信号Dn1～DnM通过输入接口模块1的多个输入端分别输至对应的DAC1～DACM，数模转换模块2包括DAC1～DACM，输入信号经DAC转换为模拟信号后，输至对应的闪存单元阵列4的一行闪存单元，进行模拟向量-矩阵乘法运算，得到运算结果。
下面结合图1b～图1d说明闪存单元阵列执行运算的过程：
图1b为一种栅极耦合、源极求和的闪存单元阵列4的示意图。如图1b所示，该栅极耦合、源极求和的闪存单元阵列4包括：M个模拟电压输入端、一个M行×N列的闪存单元阵列、N个第一端以及N个第二端，其中，第一端为偏置电压输入端，第二端为模拟电流输出端。
每一行的所有闪存单元的栅极均连接至同一模拟电压输入端，M行闪存单元对应连接M个模拟电压输入端，每一列的所有闪存单元的漏极均连接至同一偏置电压输入端，N列闪存单元对应连接N个偏置电压输入端，每一列的所有闪存单元的源极均连接至同一个模拟电流输出端，N列闪存单元对应连接N个模拟电流输出端，其中，每个闪存单元的阈值电压均可调节。N为大于等于零的正整数，M为大于等于零的正整数，M和N可以相等，也可以不等。
通过上述电路连接方式，形成栅极耦合、源极求和的拓扑结构。
其中，通过预先按照一定规则动态调节各闪存单元的阈值电压VTH，可将各闪存单元看作一个可变的等效模拟权重(记为Wk,j，其中0＜k＜M和0＜j＜N分别代表行号和列号)，相当于存储一个模拟数据，而闪存单元阵列则存储一个模拟数据阵列电路工作时，将数模转换模块2转换得到的模拟电压信号V1～VM分别施加至M行闪存单元，每个闪存单元的源极输出电流等于栅压乘以该闪存单元的权重，即Ik,1＝VkWk,1，Ik,N＝VkWk,N，因为每一列的所有闪存单元的源极均连接至同一个模拟电流输出端，所以在该模拟电流输出端的电流Ij为该列所有闪存单元的源极电流之和，即为多个模拟电流输出端输出多个电流和实现矩阵乘法运算功能。
图1c为一种栅极耦合、漏极求和的闪存单元阵列4的示意图。该闪存单元阵列4包括：M个模拟电压输入端、一个M行×N列的的闪存单元阵列、N个第一端以及N个第二端，其中，第一端为模拟电流输出端，第二端为偏置电压输入端。每一行的所有闪存单元的栅极均连接至同一模拟电压输入端，M行闪存单元对应连接M个模拟电压输入端，每一列的所有闪存单元的源极均连接至同一偏置电压输入端，N列闪存单元对应连接N个偏置电压输入端，每一列的所有闪存单元的漏极均连接至同一个模拟电流输出端，N列闪存单元对应连接N个模拟电流输出端，其中，每个闪存单元的阈值电压均可调节。N为大于等于零的正整数，M为大于等于零的正整数，M和N可以相等，也可以不等。通过上述电路连接方式，形成栅极耦合、漏极求和的拓扑结构，其实现矩阵乘法运算的过程与图1b所示电路相同，在此不再赘述。
图1d为一种源极耦合、漏极求和的闪存单元阵列4的示意图，该闪存单元阵列4包括：N个模拟电压输入端、一个M行×N列的闪存单元阵列、M个偏置电压输入端以及N个模拟电流输出端。每一列的所有闪存单元的源极均连接至同一模拟电压输入端，N列闪存单元对应连接N个模拟电压输入端，每一行的所有闪存单元的栅极均连接至同一偏置电压输入端，M行闪存单元对应连接M个偏置电压输入端，每一列的所有闪存单元的漏极均连接至同一个模拟电流输出端，N列闪存单元对应连接N个模拟电流输出端，其中，每个闪存单元的阈值电压均可调节。N为大于等于零的正整数，M为大于等于零的正整数，M和N可以相等，也可以不等。通过上述电路连接方式，形成源极耦合、漏极求和的拓扑结构。其实现矩阵乘法运算的过程与图1a和图1b所示电路的原理相同，在此不再赘述。
现有存算一体芯片为了支持多行并行，需要为每行设置一个DAC，导致电路面积大、成本高，不能适应集成化、小型化的需要。
为解决现有技术中的问题，本实用新型实施例提供一种存算一体芯片，通过在DAC和闪存处理阵列之间设置多路分配器，能够根据实际应用需求控制DAC与闪存处理阵列中各行的匹配关系，实现DAC复用，有效减少DAC的数量，进而减小电路面积、降低成本，适应集成化、小型化的需要，市场应用前景好。
图2为本实用新型实施例存算一体芯片的结构图一。如图2所示，该存算一体芯片包括：由多个输入接口组成的输入接口模块1、多个多路选择器MUX(1)～MUX(M)、连接该输入接口模块的数模转换模块2、连接该数模转换模块2的开关模块3以及连接该开关模块的闪存单元阵列4。
数模转换模块2包括DAC(1)～DAC(M)，每个DAC的输入端通过一多路选择器连接多个输入接口，每个DAC对应的输入接口数量等于其对应的多路分配器所连接的闪存单元的行数，DAC用于将对应的输入端口所输入的数字信号转换为模拟信号。
所述开关模块3包括多个多路分配器DEMUX(1)～DEMUX(M)，DEMUX(1)～DEMUX(M)的输入端与DAC(1)～DAC(M)的输出端一一对应连接。
其中，每个多个分配器具有一个输入端和K个输出端，其中，K为正整数，且通常取为偶数。
多个多路分配器中，任一多路分配器的多个输出端与所述闪存单元阵列中多行闪存单元一一对应连接，且每行闪存单元仅对应连接一个多路分配器的一个输出端；
所述多路分配器用于将对应的DAC输出的模拟信号选择性传送至一行闪存单元。
芯片工作时，输入接口接收数字信号，多路选择器选择性地将某输入接口接收的数字信号传输至对应的DAC，数字信号经DAC转换为模拟信号后，传输至对应的多路分配器的输入端，多路分配器将该模拟信号选择性传输至与其一个输出端对应的闪存单元行，以此，实现K行闪存单元共用一个DAC，有效减少DAC的数量，进而减小电路面积、降低成本，适应集成化、小型化的需要，市场应用前景好。
在一个可选的实施例中，该存算一体芯片还包括：控制模块，控制模块连接各多路分配器和各多路选择器的控制端，用于向多路分配器和多路选择器的控制端传输选择信号。
在一个可选的实施例中，该存算一体芯片还包括：输入寄存器，设置在输入接口及其对应的多路选择器的输入端之间，用于寄存输入的数字信号。
在一个可选的实施例中，该存算一体芯片还包括：模数转换模块，模数转换模块的输入端连接闪存单元阵列，用于将闪存单元阵列输出的模拟运算结果转换为数字信号。
在一个可选的实施例中，该存算一体芯片还包括：输出寄存器，用于寄存待输出的结果。
在一个可选的实施例中，该存算一体芯片还包括：输出接口模块，连接该输出寄存器，用于将该输出寄存器中的结果输出。
在一个可选的实施例中，该存算一体芯片还包括：连接所述控制模块的编程电路，所述编程电路连接闪存单元阵列中每一个闪存单元的源极、栅极和/或衬底，用于在所述控制模块的控制下调控各闪存单元的阈值电压。
具体地，所述编程电路可以包括：用于产生编程电压或者擦除电压的电压产生电路以及用于将所述编程电压加载至选定的闪存单元的电压控制电路。编程电路利用热电子注入效应，根据闪存单元阈值电压需求数据，向闪存单元的源极施加高电压，将沟道电子加速到高速，以增加闪存单元的阈值电压。编程电路利用隧穿效应，根据闪存单元阈值电压需求数据，向闪存单元的栅极或衬底施加高电压，从而减少闪存单元的阈值电压。
另外，控制模块连接该编程电路，用于根据配置信息控制该编程电路，以对该闪存单元阵列中存储的权重进行调节。
在一个可选的实施例中，该存算一体芯片还可以包括：行列译码器。
该行列译码器连接该闪存单元阵列以及该控制模块，用于在该控制模块的控制下对该闪存单元阵列进行行列译码。
在一个可选的实施例中，在DAC的输出端与多路分配器的输入端之间设置一转换支路，参见图3，用于将电流信号转换为电压信号，各转换支路组合成转换装置5。
其中，当闪存单元阵列的结构为图1b或图1c所示电路拓扑(拓扑结构相同、行列数量不一定相同)时，该转换装置5的电路结构如图4所示；当闪存单元阵列的结构为图1d所示电路拓扑(拓扑结构相同、行列数量不一定相同)时，该转换装置5的电路结构如图5所示。
图4示出了图3中转换装置5的具体电路结构一。如图4所示，该转换装置5a(为了与图5所示转换装置区分，图4中的转换装置附图标号标为5a，图5中的转换装置附图标号标为5b)包括：多个转换支路5a1～5aM。其中，每个转换支路均包括：用于接收模拟电流输入信号的模拟电流输入端、多个并联的可编程半导体器件以及用于输出模拟电压输出信号的模拟电压输出端，每个该可编程半导体器件的栅极与漏极相连，并连接至模拟电流输入端，对应产生模拟电压输出信号；每个该可编程半导体器件的源极接入第一偏置电压。其中，可以理解的是，该源极接入的第一偏置电压可以为地电压，即该源极接地。另外，该可编程半导体器件可采用浮栅晶体管实现。
该模拟电流输入端连接对应的DAC的输出端，该模拟电流输出端连接对应的多路分配器的输出端，即：每个可编程半导体器件的栅极与漏极相连，并连接在DAC与多路分配器之间的线路上。
其中，每个转换支路中均设置多个可编程半导体器件，使得该转换支路的实际工作点是多个可编程半导体器件工作点的平均值，从而大大减小工艺偏差带来的影响，在实际电路实现中，可编程半导体器件的数量可以根据实际需求选取，以折中稳健性和面积开销。
图5示出了图3中转换装置5的具体电路结构二。如图5所示，该转换装置5b包括：多个转换支路5b1～5bM。转换支路包括：运算放大器以及多个并联的可编程半导体器件；多个可编程半导体器件的漏极均连接至该运算放大器的反相输入端，源极均连接至该运算放大器的输出端，栅极均连接固定偏压；该运算放大器的正相输入端连接该固定偏压，输出端用于输出模拟电压输出信号。运算放大器的反相输入端用于接收模拟电流输入信号Iin1～IinN，反相输入端连接至对应的DAC的输出端。其中，该可编程半导体器件可采用浮栅晶体管实现。
其中，每个转换支路中均设置多个可编程半导体器件，使得该转换支路的实际工作点是多个可编程半导体器件的工作点的平均值，从而大大减小工艺偏差带来的影响，在实际电路实现中，可编程半导体器件的数量可以根据实际需求选取，以折中稳健性和面积开销。
在一个可选的实施例中，该闪存单元阵列包括用于分别执行不同模拟向量-矩阵乘法运算的多个闪存子阵列；其中，多个闪存子阵列分时串行工作。其中，每个闪存子阵列的一行闪存单元对应一个多路分配器的一个输出端，多行闪存单元对应多个多路分配器。
其中，闪存子阵列的排布方式有两种：物理地址与逻辑地址相一致，参见图6；物理地址与逻辑地址存在映射关系，参见图7。
图6为本实用新型实施例存算一体芯片的结构图三。参见图6，其中，仅示出了闪存子阵列41的连接方式，其他闪存子阵列的连接原理与闪存子阵列41的连接原理相同，为使图中的连接线显示更加清晰，其他闪存子阵列的连接并未示出。DEMUX(1)第一个输出端连接闪存子阵列41的第一行，第二个输出端连接闪存子阵列42的第一行，依此类推，第K个输出端连接闪存子阵列4k的第一行；DEMUX(2)第一个输出端连接闪存子阵列41的第二行，第二个输出端连接闪存子阵列42的第二行，依此类推，第K个输出端连接闪存子阵列4k的第二行，依此类推，实现物理地址与逻辑地址相一致的电路布置，其中，各闪存子阵列的物理行地址连续。
本领域技术人员可以理解的是，当闪存子阵列的数量和行数与多路分配器的输出端的数量不匹配时，部分多路分配器的输出端可以存在空置，或者，根据闪存子阵列的数量和行数与多路分配器的输出端的数量调整多路分配器输出端的数量即可。
其中，多个闪存子阵列可为结构相同的闪存子阵列，也可以根据实际应用需求，将各个闪存子阵列的结构设置为不同，比如各个闪存子阵列的行数和列数可以根据实际应用需求进行设置，本实用新型实施例对此不作限制。
在一个可选的实施例中，该控制模块可以根据预获取的闪存子阵列的配置信息将闪存单元阵列划分为多个闪存子阵列，并根据编译工具生成的配置信息和有限状态机信息，控制闪存子阵列的工作时序。
为了进一步节省面积和减小布线复杂度，可以调整闪存子阵列的物理阵列与逻辑地址的映射方式，参见图7，同样，为了使电路连接关系更清楚，图7中也仅示出了部分行的连接方式。此时，按照就近布线原则，多路分配器的输出端对应连接闪存单元阵列中距离较近的行，实现电路布置。
配套地，该控制模块根据预获取的闪存子阵列的配置信息将闪存单元阵列划分为多个闪存子阵列时，选择第1行、第K+1行、第2K+1行、第(M-1)K+1行属于闪存子阵列1；第2行、第K+2行、第2K+2行、第(M-1)K+2行属于闪存子阵列2,依次类推。
即：各闪存子阵列的物理行地址并非连续设置(可以理解为同一闪存子阵列的各行之间物理布置上不相邻)，而是上下行之间间隔预设距离，该预设距离可以理解为一定的行数，可选为K行，K可为多路分配器输出端的数量。
综上所述，本实用新型实施例提供的该存算一体芯片，通过将闪存子阵列的物理行地址间隔预设距离，使多路分配器的输出端与对应的闪存行就近设置，进而有效减少了接线的长度，并减少连接线交叉的现象，能够极大地减小布线复杂度和电路面积，避免信号干扰等。
本领域技术人员可以理解的是，当闪存子阵列的数量和行数与多路分配器的输出端的数量不匹配时，在划分闪存子阵列时，闪存单元阵列的部分行可能空置，不属于任何一个闪存子阵列。
其中，多个闪存子阵列可为结构相同的闪存子阵列，也可以根据实际应用需求，将各个闪存子阵列的结构设置为不同，比如各个闪存子阵列的行数和列数可以根据实际应用需求进行设置，本实用新型实施例对此不作限制。
本实用新型实施例还提供一种电子设备，包括上述存算一体芯片。
其中，该电子设备例如可以为个人计算机、膝上型计算机、蜂窝电话、相机电话、智能电话、个人数字助理、媒体播放器、导航设备、电子邮件设备、游戏控制台、平板计算机、可穿戴设备或者这些设备中的任何设备的组合。
本实用新型中应用了具体实施例对本实用新型的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本实用新型的核心思想；同时，对于本领域的一般技术人员，依据本实用新型的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本实用新型的限制。
Claims (9)
1.一种存算一体芯片，其特征在于，包括：多个输入接口、多个多路选择器、多个DAC、多个多路分配器以及闪存单元阵列；
多个多路分配器的输入端与多个DAC的输出端一一对应连接；
任一多路分配器的多个输出端与所述闪存单元阵列中多行闪存单元一一对应连接，且每行闪存单元仅对应连接一个多路分配器的一个输出端；
每个DAC的输入端通过一多路选择器连接多个输入接口，每个DAC对应的输入接口数量等于其对应的多路分配器所连接的闪存单元的行数。
2.根据权利要求1所述的存算一体芯片，其特征在于，还包括：控制模块，所述控制模块连接各多路分配器和各多路选择器的控制端，用于向多路分配器和多路选择器的控制端传输选择信号。
3.根据权利要求1所述的存算一体芯片，其特征在于，所述闪存单元阵列包括多个闪存子阵列；每个所述闪存子阵列的一行闪存单元对应一个多路分配器的一个输出端，多行闪存单元对应多个多路分配器。
4.根据权利要求3所述的存算一体芯片，其特征在于，所述闪存子阵列的物理行地址连续。
5.根据权利要求3所述的存算一体芯片，其特征在于，所述闪存子阵列的物理行地址间隔预设距离。
6.根据权利要求1所述的存算一体芯片，其特征在于，还包括：多个转换支路，所述转换支路连接在对应的DAC的输出端和多路分配器的输入端之间，用于将模拟电流信号转换成模拟电压信号；
所述转换支路包括：多个并联的可编程半导体器件，每个所述可编程半导体器件的栅极与漏极相连，并连接在DAC与多路分配器之间的线路上；每个所述可编程半导体器件的源极接入第一偏置电压。
7.根据权利要求1所述的存算一体芯片，其特征在于，还包括：多个转换支路，所述转换支路连接在对应的DAC的输出端和多路分配器的输入端之间，用于将模拟电流信号转换成模拟电压信号；
所述转换支路包括：运算放大器以及多个并联的可编程半导体器件；
多个可编程半导体器件的漏极均连接至所述运算放大器的反相输入端，源极均连接至所述运算放大器的输出端，栅极均连接固定偏压；
所述运算放大器的正相输入端连接所述固定偏压，输出端连接至对应的多路分配器的输入端，反相输入端连接至对应的DAC的输出端。
8.根据权利要求2所述的存算一体芯片，其特征在于，还包括：连接所述控制模块的编程电路，所述编程电路连接闪存单元阵列中每一个闪存单元的源极、栅极和/或衬底，用于在所述控制模块的控制下调控各闪存单元的阈值电压，
所述编程电路包括：用于产生编程电压或者擦除电压的电压产生电路以及用于将所述编程电压加载至选定的可编程半导体器件的电压控制电路。
9.根据权利要求1至7任一项所述的存算一体芯片，其特征在于，还包括：行列译码器，连接所述闪存单元阵列，用于进行行列译码。
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|---|---|---|---|---|
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| CN112148669A (zh) * | 2020-10-01 | 2020-12-29 | 北京知存科技有限公司 | 脉冲存算一体芯片以及电子设备 |
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| CN111627481A (zh) * | 2020-05-20 | 2020-09-04 | 中国科学院微电子研究所 | 一种字线译码电路、字线选通方法及存储器和电子设备 |
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