JPS59176924A - Ａ／ｄ変換回路 - Google Patents
Ａ／ｄ変換回路Info
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- JPS59176924A JPS59176924A JP5181983A JP5181983A JPS59176924A JP S59176924 A JPS59176924 A JP S59176924A JP 5181983 A JP5181983 A JP 5181983A JP 5181983 A JP5181983 A JP 5181983A JP S59176924 A JPS59176924 A JP S59176924A
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- JP
- Japan
- Prior art keywords
- logic
- voltage
- input
- outputs
- circuit
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
- H03M1/362—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider
- H03M1/365—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider the voltage divider being a single resistor string
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
不発＋ｙ４はＣ−ＭＯＳ ＩＣプロセスで非常に高速な
Ａ／Ｄ変（突器を（構成する回路に関するものである。
Ａ／Ｄ変（突器を（構成する回路に関するものである。
！１！ｆに全３ルり１ｊ型八／Ｄ変朽１器に関する。
従来１１−常に冒速なＡ／Ｄ変換器はバイポーラ型金並
列型Ａ／Ｄ変換器として米国ＴＲＷ社よシＴＤＣ１００
７Ｊ型として市販されているが非常に高速１である。こ
れは並列型Ａ／Ｄ変仲器は部品素子数が８ビツト！ｉ四
のものでも１万索子以上と非常に大きくなるためバイポ
ーラＩＣでは男常に歩留りが悪いことによる。また罰費
電力も２ワット以上とシト常に大きく、自然空冷の環境
で１ψ用するに耐えない消＊電力であり、使用上強制空
冷しなりれはならない欠点を有している。
列型Ａ／Ｄ変換器として米国ＴＲＷ社よシＴＤＣ１００
７Ｊ型として市販されているが非常に高速１である。こ
れは並列型Ａ／Ｄ変仲器は部品素子数が８ビツト！ｉ四
のものでも１万索子以上と非常に大きくなるためバイポ
ーラＩＣでは男常に歩留りが悪いことによる。また罰費
電力も２ワット以上とシト常に大きく、自然空冷の環境
で１ψ用するに耐えない消＊電力であり、使用上強制空
冷しなりれはならない欠点を有している。
本発明はかかる２つの大きな欠点全除くことのできる全
並列型Ａ／Ｄ変換器全提供するものである。
並列型Ａ／Ｄ変換器全提供するものである。
相補型ＭＯ８（以下Ｃ−ＭＯ８と略する）ＩＣは一船に
バイポーラＩＣに比して非常に歩留りが高い特質を有し
ている。また、電力は論理回路として論理”１”と論理
”０”の間の遷移状態においてのみ消費されるため、非
常に低消費電力である特徴を有している。しかし、ＭＯ
Ｓトランジスタはバイポーラトランジスタに比して相互
コンダクタンスが非常。
バイポーラＩＣに比して非常に歩留りが高い特質を有し
ている。また、電力は論理回路として論理”１”と論理
”０”の間の遷移状態においてのみ消費されるため、非
常に低消費電力である特徴を有している。しかし、ＭＯ
Ｓトランジスタはバイポーラトランジスタに比して相互
コンダクタンスが非常。
に小さいため、負荷容量の駆動能力が小さいため負葡が
大きくならないように設計せねばならない。
大きくならないように設計せねばならない。
本発明はかかる点にも考慮を払った回路を提供するもの
である。
である。
本発明は、信号入力端子と、Ａ／Ｄ変換する最大電圧と
最小電圧を与える基準′電圧入力端子と、Ａ／Ｄ変換ヲ
行う分解能をＮビットとしたとき２Ｎ−１個の直列接続
された等しい抵抗値全知つ抵抗と、抵抗値が前記抵抗の
１／２で前記基準電圧端子対と前記抵抗列の両端のそれ
ぞれとの間に各々接続される２１１／１１の抵抗と、電
圧比較周期と初期状態設定周期の２つの位相を持ち正入
力が信号入力端子に接続され負入力が前記抵抗列の各々
の抵抗接ワ１１点に接続され正論理出力端子と負論理出
力端子を持ち前記初ｊｔＪＩ状態設定周期では前記論理
出力の両方が論理零となる２Ｎ個の電圧比較器と、相隣
り合う３つの前記電圧比較器の出力のうち前記最小電圧
全力える基準１既圧から近い抵抗接続点を負入力とする
２つの電圧比較器の正出力と最も）Ｉい電圧比較器の負
出力全３つの入力とする２−１個のＮＡＮＤゲートと、
前記ＮＡＮＤゲートの出力を各々の入力とする２Ｎ−１
個のトランスファゲートとこのトランスファゲートの出
力全入力とする２−１個の反転ｊｖ１幅器と、前記反転
増幅器の２−１個の出力から出力状態に対応したＮ個の
ディジタルコード全出力する論理回路と、前記最大電圧
全力える基ｒい電圧端子から１夕も近い抵抗接ｈｒ、Ａ
全負入力とする′ｉｆｆ圧比転器の正論理出力を人力と
する別のトランスファゲートと、このトランスファゲー
トを入力とする別の反転増幅器と、前記Ｎ個のディジタ
ルコードおよび前記別の反転増幅器の出力を保りして出
力するＮ＋１個の保持回路と、前記電圧比較器、前記ト
ランスファゲート、前記Ｎ個のディジタルコードを出力
する論理回路、前記保持回路にクロックを供給する手段
により構成されることを特徴とする相補型ＭＯＳ集積回
路で作られるＡ／Ｄ変換回路にある。
最小電圧を与える基準′電圧入力端子と、Ａ／Ｄ変換ヲ
行う分解能をＮビットとしたとき２Ｎ−１個の直列接続
された等しい抵抗値全知つ抵抗と、抵抗値が前記抵抗の
１／２で前記基準電圧端子対と前記抵抗列の両端のそれ
ぞれとの間に各々接続される２１１／１１の抵抗と、電
圧比較周期と初期状態設定周期の２つの位相を持ち正入
力が信号入力端子に接続され負入力が前記抵抗列の各々
の抵抗接ワ１１点に接続され正論理出力端子と負論理出
力端子を持ち前記初ｊｔＪＩ状態設定周期では前記論理
出力の両方が論理零となる２Ｎ個の電圧比較器と、相隣
り合う３つの前記電圧比較器の出力のうち前記最小電圧
全力える基準１既圧から近い抵抗接続点を負入力とする
２つの電圧比較器の正出力と最も）Ｉい電圧比較器の負
出力全３つの入力とする２−１個のＮＡＮＤゲートと、
前記ＮＡＮＤゲートの出力を各々の入力とする２Ｎ−１
個のトランスファゲートとこのトランスファゲートの出
力全入力とする２−１個の反転ｊｖ１幅器と、前記反転
増幅器の２−１個の出力から出力状態に対応したＮ個の
ディジタルコード全出力する論理回路と、前記最大電圧
全力える基ｒい電圧端子から１夕も近い抵抗接ｈｒ、Ａ
全負入力とする′ｉｆｆ圧比転器の正論理出力を人力と
する別のトランスファゲートと、このトランスファゲー
トを入力とする別の反転増幅器と、前記Ｎ個のディジタ
ルコードおよび前記別の反転増幅器の出力を保りして出
力するＮ＋１個の保持回路と、前記電圧比較器、前記ト
ランスファゲート、前記Ｎ個のディジタルコードを出力
する論理回路、前記保持回路にクロックを供給する手段
により構成されることを特徴とする相補型ＭＯＳ集積回
路で作られるＡ／Ｄ変換回路にある。
以下本発明の構成を示す第１図を用いて詳細に説明する
。信号入力端子ｆと、Ａ／Ｄ変換する最大電圧を入力す
るψ（７，１子３と、Ａ・Ｊ小電圧を入力する端子２と
、例えば、Ａ／Ｄ変候を行う分解能を８ビ。
。信号入力端子ｆと、Ａ／Ｄ変換する最大電圧を入力す
るψ（７，１子３と、Ａ・Ｊ小電圧を入力する端子２と
、例えば、Ａ／Ｄ変候を行う分解能を８ビ。
トとしたとき２５５個の直列接続されたＲ１からＲ２５
５までの等しい抵抗値を持つ抵抗と、抵抗値が前記抵抗
の１／２で前記端子２と抵抗Ｒ１の一端および前記端子
３とＲ２５５の一端にそれぞれ接続されたＲＯおよびＲ
２５６と、電圧比較周期と初期状態設定周期の２つの位
相を持ち、正入力が前記端子１に接続され、負入力が前
記抵抗列の各々の抵抗接続点ｎ、に接続され正論理出力
Ｑｉと負論理出力Ｑｉミラち前記初期状態設定周期では
前記論理出力ＱｉおよびＱｉの両方が論理零となる２５
６個の電圧比較器Ｃｉと、相隣シ合う３つの前記電圧比
較器ＣＩ−Ｉ＋Ｃｉ 、 Ｃｉ＋＋の出力のうちＱｉ−
１、Ｑｉ ｒ Ｑｉ＋１を入力とする２５５個のＮＡＮ
ＤゲートＮｉと、Ｎｉの出力を各々の入力とする２５５
個のトランスファゲートＴｌと、Ｔｉの出力を入力とす
る２５５個の反転増幅器Ｉｆと、Ｉｉの２５５個の出力
からこの出力状態に対応した８個のディジクルコードを
出力する論理回路Ｒと、電圧比較器Ｃ２５６の正論理出
力Ｑ２５６を入力とするトランスフアゲ−）Ｉ２５６と
、Ｉ２５６の出力を入力とする別の反転増幅器１２５６
と、Ｉ２５６の出力および前記８個のディジタルコード
を保持して出力する作動回路Ｌ１およびＢ２と、Ｃｉと
ＴｉとＲとＬｌとＢ２にクロック信号を供給する手段Ｃ
Ｌによシ構成されている。ここでＮ１の１つの入力端子
４は零准目の電圧比較器出力であるべきであるが、ここ
には電圧比較器がないので論理”ｌ”が供給される。端
子５はクロック入力端子。６は８ビツトコード全出力す
る端子。７は最大電圧を越える入力があったこと全示す
出力端子。
５までの等しい抵抗値を持つ抵抗と、抵抗値が前記抵抗
の１／２で前記端子２と抵抗Ｒ１の一端および前記端子
３とＲ２５５の一端にそれぞれ接続されたＲＯおよびＲ
２５６と、電圧比較周期と初期状態設定周期の２つの位
相を持ち、正入力が前記端子１に接続され、負入力が前
記抵抗列の各々の抵抗接続点ｎ、に接続され正論理出力
Ｑｉと負論理出力Ｑｉミラち前記初期状態設定周期では
前記論理出力ＱｉおよびＱｉの両方が論理零となる２５
６個の電圧比較器Ｃｉと、相隣シ合う３つの前記電圧比
較器ＣＩ−Ｉ＋Ｃｉ 、 Ｃｉ＋＋の出力のうちＱｉ−
１、Ｑｉ ｒ Ｑｉ＋１を入力とする２５５個のＮＡＮ
ＤゲートＮｉと、Ｎｉの出力を各々の入力とする２５５
個のトランスファゲートＴｌと、Ｔｉの出力を入力とす
る２５５個の反転増幅器Ｉｆと、Ｉｉの２５５個の出力
からこの出力状態に対応した８個のディジクルコードを
出力する論理回路Ｒと、電圧比較器Ｃ２５６の正論理出
力Ｑ２５６を入力とするトランスフアゲ−）Ｉ２５６と
、Ｉ２５６の出力を入力とする別の反転増幅器１２５６
と、Ｉ２５６の出力および前記８個のディジタルコード
を保持して出力する作動回路Ｌ１およびＢ２と、Ｃｉと
ＴｉとＲとＬｌとＢ２にクロック信号を供給する手段Ｃ
Ｌによシ構成されている。ここでＮ１の１つの入力端子
４は零准目の電圧比較器出力であるべきであるが、ここ
には電圧比較器がないので論理”ｌ”が供給される。端
子５はクロック入力端子。６は８ビツトコード全出力す
る端子。７は最大電圧を越える入力があったこと全示す
出力端子。
いま端子１にＡ／Ｄ変換全行う最大電圧ｖｍと最小電圧
ｖｎの間のある電圧Ｖ工が印加されているとする。
ｖｎの間のある電圧Ｖ工が印加されているとする。
直列接続された抵抗列の１ｔｌｔ目のタップＮｉには■
１−ｖｎ＋（ｉ−１／２）（ｖｍ−ｖｎ）／２５６の電
圧となる。
１−ｖｎ＋（ｉ−１／２）（ｖｍ−ｖｎ）／２５６の電
圧となる。
ここで電圧比較器に節点８からパルス會印加し、電圧比
較周期に入ると、Ｖ、＞Ｖ、となった電圧比較器出力Ｑ
ｉはすべて論理゛１″となシ、Ｖ、＜Ｖ、 となった
電圧比較器出力Ｑｉはすべて論理零となる。すなわちＶ
、ｏ〈■□〈Ｖｉ。＋１であったとすると、１０ 番
目以下の電圧比較器の正論理出力はすべて論理゛１”と
なυ、ｔｏ番目を越える電圧比較器の正論理出力はすべ
て論理゛０″とガる。これらの出力はそれぞれＮＡＮＤ
ゲートに供給される。電圧比較器は初期状態設定周期で
はすべて論理零で電圧比較周期にのみ論理１全とるよう
になっていれば、電圧比較周期において１０番目のＮＡ
ＮＤゲートだけが３つの入力が論理″１”とな多出力と
して論理”０”となり、他は論理”１”を保つ。との回
路に供する電圧比較器の回路例を第２図に示す。第２図
でＡの部分は通常の差動増幅器、Ｂｌの部分は初期状態
設定周期には論理“】”となる７リツプフロツプを用い
た電圧比軟部、Ｂ２は初期状態設定周期に論理”０”と
なるようにすると供に負荷駆動能力を高めるための反転
増幅器である。第３図は、Ｃ−ＭＯＳによるＮＡＮＤ回
路でそれぞれの入力としてＱｉ−’ 、 Ｑｉ 、 Ｑ
ｉ＋＋となる。第４図は本発明の回路に用いたトランジ
スタの表記方法を示したもので＋ａ）＃： ｎ チャン
ネルＭＯ８）ランジスタ、（ｂｌがｐチャンネルＭＯＳ
トランジスタを示す。
較周期に入ると、Ｖ、＞Ｖ、となった電圧比較器出力Ｑ
ｉはすべて論理゛１″となシ、Ｖ、＜Ｖ、 となった
電圧比較器出力Ｑｉはすべて論理零となる。すなわちＶ
、ｏ〈■□〈Ｖｉ。＋１であったとすると、１０ 番
目以下の電圧比較器の正論理出力はすべて論理゛１”と
なυ、ｔｏ番目を越える電圧比較器の正論理出力はすべ
て論理゛０″とガる。これらの出力はそれぞれＮＡＮＤ
ゲートに供給される。電圧比較器は初期状態設定周期で
はすべて論理零で電圧比較周期にのみ論理１全とるよう
になっていれば、電圧比較周期において１０番目のＮＡ
ＮＤゲートだけが３つの入力が論理″１”とな多出力と
して論理”０”となり、他は論理”１”を保つ。との回
路に供する電圧比較器の回路例を第２図に示す。第２図
でＡの部分は通常の差動増幅器、Ｂｌの部分は初期状態
設定周期には論理“】”となる７リツプフロツプを用い
た電圧比軟部、Ｂ２は初期状態設定周期に論理”０”と
なるようにすると供に負荷駆動能力を高めるための反転
増幅器である。第３図は、Ｃ−ＭＯＳによるＮＡＮＤ回
路でそれぞれの入力としてＱｉ−’ 、 Ｑｉ 、 Ｑ
ｉ＋＋となる。第４図は本発明の回路に用いたトランジ
スタの表記方法を示したもので＋ａ）＃： ｎ チャン
ネルＭＯ８）ランジスタ、（ｂｌがｐチャンネルＭＯＳ
トランジスタを示す。
′電圧比較器の初期状態設定周期が論ｊ埋”１″で電圧
比較周期に陥１理゛０″をとるようにして、ＮＡＮＤ回
路のかわりにＮＯＲ回路を用いれは、ｆｌｊ、圧比恢器
のバ、ファ回１ｉ！ｆ′Ｉ８２が省略ｕＪ能であるが、
ＮＯＲ回路では相互コンダクタンスの小さいｐチャンネ
ルトランジスタが直列となるため、スイッチングスピー
ドを速めるためにはｐチャンネルトランジスタの太き畑
を太きくしなければならない。
比較周期に陥１理゛０″をとるようにして、ＮＡＮＤ回
路のかわりにＮＯＲ回路を用いれは、ｆｌｊ、圧比恢器
のバ、ファ回１ｉ！ｆ′Ｉ８２が省略ｕＪ能であるが、
ＮＯＲ回路では相互コンダクタンスの小さいｐチャンネ
ルトランジスタが直列となるため、スイッチングスピー
ドを速めるためにはｐチャンネルトランジスタの太き畑
を太きくしなければならない。
しかし大きくすると、コンパレータの負Ｌｉｓが大きく
なり、かえって全体としての遅延が大きくなるため、望
ましくなく、本構成が最も高辿化を達成できる構成であ
る。
なり、かえって全体としての遅延が大きくなるため、望
ましくなく、本構成が最も高辿化を達成できる構成であ
る。
ＮＡＮＤゲート列により、１カ所だけ論理”０”となり
、他は論理゛１”となった信号は、電圧比較周期だけ導
通となり、初期状！ル設定周期には非導化となるように
クロック金１↓し給する手段ＣＬから１１１、給される
９、１０の相補信号によシ反転増幅器Ｉｉに供給される
。Ｉｉの出力は電圧比較周期に１０番目だけが論理゛１
”となり、他は論理零となシ、次の′電圧比較周期まで
保持される。この部分も反転増幅器をイＪ加することに
よシ、トランスファゲートの出力そのまま全コード変換
回路Ｒに供給することもＥＪ能であるが、この場合、ト
ランスフアゲ−１升導通とするタイミングは、伝達され
る信号が充分な稲１理振幅に達するまで待たなければな
らない。しかし、反転バッファを挿入することによシ、
伝達される信号が反転増幅器の論理１判値「比圧を越え
ていればよくなるため、Ａｆ子８から出されるストロー
ブ信号から、トランスファゲートＴｉヲ非導通とするま
での時間を短縮できる。すなわち電圧比軟動作周期を短
くできるわけで、１回のＡ／Ｄ変換を行う時間を短くで
きる。
、他は論理゛１”となった信号は、電圧比較周期だけ導
通となり、初期状！ル設定周期には非導化となるように
クロック金１↓し給する手段ＣＬから１１１、給される
９、１０の相補信号によシ反転増幅器Ｉｉに供給される
。Ｉｉの出力は電圧比較周期に１０番目だけが論理゛１
”となり、他は論理零となシ、次の′電圧比較周期まで
保持される。この部分も反転増幅器をイＪ加することに
よシ、トランスファゲートの出力そのまま全コード変換
回路Ｒに供給することもＥＪ能であるが、この場合、ト
ランスフアゲ−１升導通とするタイミングは、伝達され
る信号が充分な稲１理振幅に達するまで待たなければな
らない。しかし、反転バッファを挿入することによシ、
伝達される信号が反転増幅器の論理１判値「比圧を越え
ていればよくなるため、Ａｆ子８から出されるストロー
ブ信号から、トランスファゲートＴｉヲ非導通とするま
での時間を短縮できる。すなわち電圧比軟動作周期を短
くできるわけで、１回のＡ／Ｄ変換を行う時間を短くで
きる。
１０番目の反転増幅器Ｉｉｏの出力だけが論理゛１″と
なり、他は論理”０”となっている２５５個の信号線か
ら８ビット符号をつくるには通常ＲＯＭが用いられる。
なり、他は論理”０”となっている２５５個の信号線か
ら８ビット符号をつくるには通常ＲＯＭが用いられる。
２５５個の入力を１段のＲＯＭとするのは寄生容量が増
大しすぎるので４分割もしくは８分割して２段階にする
ことが望ましい。例えば４分割するｊ箱合の第１段のＲ
ＯＭの回路例を第５図に、第２段のＲＯＭの例を第６図
に示す。ｍ１１段のＲＯＭは４分割されているから６４
人力で、６ビツトのコードと最大数である６４を示す１
ビツトの合計７ピツトの出力が必要である。この符号化
方式として例えばバイナリ符号で考える。第５図は節点
９のクロックにゲートを接続され、ソース電極を正の電
源ｖＤＤＫ接続され、それぞれのドレイン電極を出力Ｊ
ｉ（＋は１から６まで）とするｐチャンネルトランジス
タの各々の出力接点にそれぞれのコードに対応した信号
入力用のｎチャンネルトランジスタのドレイン電極が接
続され、ソース電極は、ゲート電極が節点９に接続され
、ソース電極が接地された別のトランジスタに接続され
る。各信号入力に入するトランジスタの配列は、８１．
８２゜Ｓ６３．Ｓ６４だけが第５図に示されているが、
Ｓ３から８６２４では、丁度Ｓｔの添え字ｉに対応した
２進数の１のたつ位置に対応したＪｉの位置にｎチャン
ネ、Ｌ）ランジスタが接続される。例えばＳ２は添え字
が２であるから２進数はｏｏｏｏｏｉｏである、からＪ
２のところにｎチャンネルトランジスタが接続され、Ｓ
３では０００００１１であるからＪｌとＪ２にそれぞれ
ｎチャンネルトランジスタのドレイン電極が接続される
。Ｓ６５から５１２８．５１２９から５１９２までもそ
れぞれＳｌから８６４までと全く同じ構造のＲＯＭが用
いられる。ただ下位の６ビツト分の符号に対応した位置
および最上位の５１２８および５１２９には最上位出力
の５７にそれぞれｎチャンネルトランジスタが接続され
る。５１９３から５２５５は下位６ビツトの符号に対応
した位置にそれぞれｎチャンネルトランジスタが接続さ
れ、最上位の５７に付随するｐチャンネルトランジスタ
およびｎチャンネルトランジスタは不要である。第５図
の出力Ｊ１から５７まで３組と５１からＪ６ｔでの出力
１組がこのコード変換により得られる。これを順番に５
１−１からＪｌ−１，Ｊｌ−２からＪｌ−２゜５１−３
〜Ｊ７−３．Ｊｌ４から３６−４とする。これら出力が
第６図の第２ＲＯＭに供給される。第１のＲＯＭでは下
位の６ビツト分に対応した符号化が負論理ですんでおり
、第２ＲＯＭでは上位の２ビツト分の７１号がつけ加わ
る。Ｍ２Ｒ０Ｍは６ｑ造的には第１ ＲＯＭと同じです
む。しかし、入力に反転増幅器が伺加され、コードに対
応するｎチャンネルトランジスタの位置および出力が８
本となる。第ｌＲＯＭの出力’１Ｊｉ−ｊで表わすと、
ｉが１から６まではＤｉの出力にそれぞれｎチャンネル
トランジスタが接続１される。Ｊｌ−１の入力に対して
はＤｌにｎチャンネルトランジスタが接続される。さら
にＪｌ−２からＪ６−２までは前記の位置に加うるにＤ
ｌにｎチャンネルトランジスタが接続される。Ｊ２−７
およびＪｌ−３からＪ６−３までの入力に対してはＤ８
の出力にｎチャンネルトランジスタが接ａされ、Ｊｌ−
３およびＪｌ４が５６−４までにはＤｌおよびＤ８の出
力にそれぞれｎチャンネルトランジスタが接続される。
大しすぎるので４分割もしくは８分割して２段階にする
ことが望ましい。例えば４分割するｊ箱合の第１段のＲ
ＯＭの回路例を第５図に、第２段のＲＯＭの例を第６図
に示す。ｍ１１段のＲＯＭは４分割されているから６４
人力で、６ビツトのコードと最大数である６４を示す１
ビツトの合計７ピツトの出力が必要である。この符号化
方式として例えばバイナリ符号で考える。第５図は節点
９のクロックにゲートを接続され、ソース電極を正の電
源ｖＤＤＫ接続され、それぞれのドレイン電極を出力Ｊ
ｉ（＋は１から６まで）とするｐチャンネルトランジス
タの各々の出力接点にそれぞれのコードに対応した信号
入力用のｎチャンネルトランジスタのドレイン電極が接
続され、ソース電極は、ゲート電極が節点９に接続され
、ソース電極が接地された別のトランジスタに接続され
る。各信号入力に入するトランジスタの配列は、８１．
８２゜Ｓ６３．Ｓ６４だけが第５図に示されているが、
Ｓ３から８６２４では、丁度Ｓｔの添え字ｉに対応した
２進数の１のたつ位置に対応したＪｉの位置にｎチャン
ネ、Ｌ）ランジスタが接続される。例えばＳ２は添え字
が２であるから２進数はｏｏｏｏｏｉｏである、からＪ
２のところにｎチャンネルトランジスタが接続され、Ｓ
３では０００００１１であるからＪｌとＪ２にそれぞれ
ｎチャンネルトランジスタのドレイン電極が接続される
。Ｓ６５から５１２８．５１２９から５１９２までもそ
れぞれＳｌから８６４までと全く同じ構造のＲＯＭが用
いられる。ただ下位の６ビツト分の符号に対応した位置
および最上位の５１２８および５１２９には最上位出力
の５７にそれぞれｎチャンネルトランジスタが接続され
る。５１９３から５２５５は下位６ビツトの符号に対応
した位置にそれぞれｎチャンネルトランジスタが接続さ
れ、最上位の５７に付随するｐチャンネルトランジスタ
およびｎチャンネルトランジスタは不要である。第５図
の出力Ｊ１から５７まで３組と５１からＪ６ｔでの出力
１組がこのコード変換により得られる。これを順番に５
１−１からＪｌ−１，Ｊｌ−２からＪｌ−２゜５１−３
〜Ｊ７−３．Ｊｌ４から３６−４とする。これら出力が
第６図の第２ＲＯＭに供給される。第１のＲＯＭでは下
位の６ビツト分に対応した符号化が負論理ですんでおり
、第２ＲＯＭでは上位の２ビツト分の７１号がつけ加わ
る。Ｍ２Ｒ０Ｍは６ｑ造的には第１ ＲＯＭと同じです
む。しかし、入力に反転増幅器が伺加され、コードに対
応するｎチャンネルトランジスタの位置および出力が８
本となる。第ｌＲＯＭの出力’１Ｊｉ−ｊで表わすと、
ｉが１から６まではＤｉの出力にそれぞれｎチャンネル
トランジスタが接続１される。Ｊｌ−１の入力に対して
はＤｌにｎチャンネルトランジスタが接続される。さら
にＪｌ−２からＪ６−２までは前記の位置に加うるにＤ
ｌにｎチャンネルトランジスタが接続される。Ｊ２−７
およびＪｌ−３からＪ６−３までの入力に対してはＤ８
の出力にｎチャンネルトランジスタが接ａされ、Ｊｌ−
３およびＪｌ４が５６−４までにはＤｌおよびＤ８の出
力にそれぞれｎチャンネルトランジスタが接続される。
第６図にはＪｌ−１，Ｊ２−１．Ｊ５−４およびＪ６−
４だけが示されている。ＤｌからＤ８までの出力は第１
図の保持回路Ｌ１に供給される。Ｌｌは８個の通常のマ
スタースレーブ型のＤフリップフロップでよい。Ｌ２も
同じＤフリップフロップ１個でよい。この回路を駆動で
きる最小限のパルスを第７図に示す。φ１は節点８に加
えるパルスで、φ２は９に、φ２は１０に加えるパルス
で、φ２の反転パルスである。まず初期状態ｔ。ではφ
１は論理″０′φ２は論理″１″φ２は論理″Ｏ″であ
る。
４だけが示されている。ＤｌからＤ８までの出力は第１
図の保持回路Ｌ１に供給される。Ｌｌは８個の通常のマ
スタースレーブ型のＤフリップフロップでよい。Ｌ２も
同じＤフリップフロップ１個でよい。この回路を駆動で
きる最小限のパルスを第７図に示す。φ１は節点８に加
えるパルスで、φ２は９に、φ２は１０に加えるパルス
で、φ２の反転パルスである。まず初期状態ｔ。ではφ
１は論理″０′φ２は論理″１″φ２は論理″Ｏ″であ
る。
この場合、電圧比較器は初期設定周期で、トランスフア
ゲ−）Ｔｉは非導通で、ＲＯＭの状態はそれまでの状＝
＝Ｗ保持している。Ｌｌ、Ｌ２のマスタフリップフロッ
プはＲＯＭによシ定まる状態であや、スレイブフリップ
フロップは更に１周期前の状態を保持している。次Ｋｔ
ｌでφ２が“０＃にφ２が′１″になると、Ｌｌ、Ｌ２
のマスタフリップフロップの内容がスレイブフリップフ
ロップに移されて出力すると共に第５図、第６図の左に
１列に並んだｐチャンネルトランジスタが導通し、一方
下部に並んだｎチャンネルトランジスタが非導通となシ
、更に第１図のトランスファゲートが導通状態となる。
ゲ−）Ｔｉは非導通で、ＲＯＭの状態はそれまでの状＝
＝Ｗ保持している。Ｌｌ、Ｌ２のマスタフリップフロッ
プはＲＯＭによシ定まる状態であや、スレイブフリップ
フロップは更に１周期前の状態を保持している。次Ｋｔ
ｌでφ２が“０＃にφ２が′１″になると、Ｌｌ、Ｌ２
のマスタフリップフロップの内容がスレイブフリップフ
ロップに移されて出力すると共に第５図、第６図の左に
１列に並んだｐチャンネルトランジスタが導通し、一方
下部に並んだｎチャンネルトランジスタが非導通となシ
、更に第１図のトランスファゲートが導通状態となる。
次にｔ２でφ工が”１“となり、電圧比較器が電圧比較
周期に入る。ｔ２のタイミングけｔｌよυ後であればよ
い。電圧比較を行った結果はＮＡＮＤ回路。
周期に入る。ｔ２のタイミングけｔｌよυ後であればよ
い。電圧比較を行った結果はＮＡＮＤ回路。
トランスファゲート、反転増幅器をとうしてＲＯＭに伝
えられる。このときＲＯＭはｎチャンネルトランジスタ
が導通、下部のｎチャンネルトランジスタは非導通であ
るのでＪｉ−ｊおよびＤｉは高電位に充′亀されている
。次にＴ３でφ２は”ｌ”φ２は”０”となり、トラン
スファゲートは非導；用となシ、ＮＡＮＤゲートで処理
きれた電圧比較結果は保持されると共にＲＯＭのｐチャ
ントランジスタは非導通、ｎチャンネルトランジスタは
導通してＲＯＭが活性化され、８ビツトコードに変換さ
れた信号がラッチ回路に伝作される。ことで入力電圧が
Ｖｎ４−（２Ｊ ６−２ ） （Ｖ□−Ｖｎ）／２５６
を越える電圧であった場合、ＲＯＭの出力はすべて”１
”となシ、入力型１圧が零の用台と同一であるが、８２
５６は“０”となりオーバーフロー用のラッチ回路Ｌ２
にこの信号が伝達される。次にｔ４では電圧比較器は初
期状態設定周期に入る。ここでｔ４はｔ３の前でなけれ
ばよい。
えられる。このときＲＯＭはｎチャンネルトランジスタ
が導通、下部のｎチャンネルトランジスタは非導通であ
るのでＪｉ−ｊおよびＤｉは高電位に充′亀されている
。次にＴ３でφ２は”ｌ”φ２は”０”となり、トラン
スファゲートは非導；用となシ、ＮＡＮＤゲートで処理
きれた電圧比較結果は保持されると共にＲＯＭのｐチャ
ントランジスタは非導通、ｎチャンネルトランジスタは
導通してＲＯＭが活性化され、８ビツトコードに変換さ
れた信号がラッチ回路に伝作される。ことで入力電圧が
Ｖｎ４−（２Ｊ ６−２ ） （Ｖ□−Ｖｎ）／２５６
を越える電圧であった場合、ＲＯＭの出力はすべて”１
”となシ、入力型１圧が零の用台と同一であるが、８２
５６は“０”となりオーバーフロー用のラッチ回路Ｌ２
にこの信号が伝達される。次にｔ４では電圧比較器は初
期状態設定周期に入る。ここでｔ４はｔ３の前でなけれ
ばよい。
この次けｔｌの周期と同一の周期へつづき、同様のこと
がくり返される。
がくり返される。
本構成をとることにより、従来のバイポーラＩＣで作ら
れていたものに比して変換速度を同程度とした場合には
消費電力はほぼ１／１０程度の性能金有する高速のＡ／
Ｄ変換器が生産性よく構成できる。
れていたものに比して変換速度を同程度とした場合には
消費電力はほぼ１／１０程度の性能金有する高速のＡ／
Ｄ変換器が生産性よく構成できる。
第１図は本発明の回路構成全示した図。Ｃ１〜Ｃ２５６
は電圧比較器Ｒは２５５個の入力から所望の８ビットデ
ィジクル符号に変換する回路、Ｌｌは８ビツトの出力保
持回［、Ｌ２は１ビツトの出力保持回路、ＣＬはクロッ
ク全発生する回路第２図は第１図の電圧比較器の構成例
を示す回路図。 第３図はＮＡＮＤ回路を示す図、第４図は（ａｌがｐチ
ャンネルＭＯ８）ランジスタ、（ｂ）がｎチャンネルト
ランジスタを示す図。 第５図、第６図は２５５個の入力から所望の８ビットデ
ィジタル符号に変換する回路の例で、２５５個の入力を
４分割する場合の回路例。 第７図は第１図の回Ｅｔ動作させるクロック信号のタイ
ミングを示す図。 躬 １ 閉 第 ２ 目 第 ５ 図 躬 ７ 霞
は電圧比較器Ｒは２５５個の入力から所望の８ビットデ
ィジクル符号に変換する回路、Ｌｌは８ビツトの出力保
持回［、Ｌ２は１ビツトの出力保持回路、ＣＬはクロッ
ク全発生する回路第２図は第１図の電圧比較器の構成例
を示す回路図。 第３図はＮＡＮＤ回路を示す図、第４図は（ａｌがｐチ
ャンネルＭＯ８）ランジスタ、（ｂ）がｎチャンネルト
ランジスタを示す図。 第５図、第６図は２５５個の入力から所望の８ビットデ
ィジタル符号に変換する回路の例で、２５５個の入力を
４分割する場合の回路例。 第７図は第１図の回Ｅｔ動作させるクロック信号のタイ
ミングを示す図。 躬 １ 閉 第 ２ 目 第 ５ 図 躬 ７ 霞
Claims (1)
- 【特許請求の範囲】 屯圧を与える基準１υ；圧入力端子対と、Ａ／Ｄ変換金
行う分懇能をＮビットとしたとき２−１個の重列接続さ
れた寺しい抵抗値を持つ抵抗と、抵抗値が前記抵抗の１
／２で前記基準電圧端子対と前記抵抗列の両路１のそれ
ぞれとの間に各々接続される２個の抵抗と、電圧比較周
期と初期状態設定周期の２つの位相を持ち正入力が信号
入力端子に接続され負入力が前記抵わ１４列の各々の抵
抗→及わ゛［点に接続され正餡１理出力端子と負論理出
力端子を持ち前記初期状態設定周期では前記論理出力の
両方が論理零となる２個の電圧比較器と、相隣り合う３
つの前記電圧比較器の出力のうち前記最小′屯圧全与え
る基準電圧から近い抵抗’Ｍ Ｎ＝点を負入力とする２
つの′電圧比較器の正出力と報も遠い電圧比較器の負出
力を３つの入力とする２−１個のＮＡＮＤゲートと、前
記ＮＡＮＤゲー トの出力を各々の入力とする２Ｎ−１
個のトランスファゲートと、このトランスファゲートの
出力を入力とする２−１個の反転増幅器と、前記反転増
幅器の２−１個の出力から出力状態に対応したＮ 個の
ディジタルコード全出力する論理回路と、前記最大′電
圧を与える基準′電圧端子から最も近い抵抗接続点を負
入力とする電圧比較器の正論理出力を入力とする別のト
ランスファゲートと、このトランスファゲートを入力と
する別の反転増幅器と、前記Ｎ個のディジタ化コードお
よび前記別の反転増幅器の出力を保持して出力するＮ＋
１個の保持回路と、前記電圧比較器。 前記トランスファゲート、前記Ｎ個のディジタルコード
を出力する論理回路、前記保持回路にクロックを供給す
る手段とにより構成されることを特徴とする相補型ＭＯ
８集積回路で作られるＡ／Ｄ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5181983A JPS59176924A (ja) | 1983-03-28 | 1983-03-28 | Ａ／ｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5181983A JPS59176924A (ja) | 1983-03-28 | 1983-03-28 | Ａ／ｄ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59176924A true JPS59176924A (ja) | 1984-10-06 |
Family
ID=12897499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5181983A Pending JPS59176924A (ja) | 1983-03-28 | 1983-03-28 | Ａ／ｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59176924A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63220619A (ja) * | 1987-03-10 | 1988-09-13 | Sharp Corp | アナログ・デイジタル変換器 |
| EP0332439A2 (en) * | 1988-03-10 | 1989-09-13 | Harris Corporation | High speed apparatus for a single latch flash analog-to-digital converter |
| JPH01307318A (ja) * | 1988-05-19 | 1989-12-12 | Samsung Electron Co Ltd | 全並列形Ｂｉ―ＣＭＯＳを備えたアナログディジタル変換器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5827424A (ja) * | 1981-07-31 | 1983-02-18 | シ−メンス・アクチエンゲゼルシヤフト | モノリシツク集積化ｍｏｓコンパレ−タ回路 |
-
1983
- 1983-03-28 JP JP5181983A patent/JPS59176924A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5827424A (ja) * | 1981-07-31 | 1983-02-18 | シ−メンス・アクチエンゲゼルシヤフト | モノリシツク集積化ｍｏｓコンパレ−タ回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63220619A (ja) * | 1987-03-10 | 1988-09-13 | Sharp Corp | アナログ・デイジタル変換器 |
| EP0332439A2 (en) * | 1988-03-10 | 1989-09-13 | Harris Corporation | High speed apparatus for a single latch flash analog-to-digital converter |
| JPH01307318A (ja) * | 1988-05-19 | 1989-12-12 | Samsung Electron Co Ltd | 全並列形Ｂｉ―ＣＭＯＳを備えたアナログディジタル変換器 |
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