JPH01307318A - 全並列形Ｂｉ―ＣＭＯＳを備えたアナログディジタル変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野１ 本発明は、影像信号の高速度のアナログ信号をディジタ
ル信号に変換する、全並列形Ｂｉ　−ＣＭＯＳを備えた
アナログディジタル変換器に関するものである。

［従来の技術］ 全並列形のアナログディジタル変換器は、主としてバイ
ポーラトランジスタを用いて製造されてきたが、最近で
はＣＭＯＳトランジスタを用いる傾向にある。

［発明が解決しようとする課題Ｊ バイポーラトランジスタ又はＣＭＯＳトランジスタのみ
を用いたアナログディジタル変換器は、基本素子のバイ
ポーラトランジスタ又−ｕＣＭＯＳトランジスタの特性
によって決定される。バイポーラトランジスタは、ＭＯ
Ｓトランジスタに比べ、整合特性が良く、速度が早いと
いう利点があるが、電力の消費が多く、また比較的大き
い面積を有するという欠点がある。

こ′れに対し、ＭＯＳトランジスタの場合は、寸法は徐
々に縮小されて来ており、且つ信号の処理速度もバイポ
ーラトランジスタと１４じ水準にまで向上してきている
。更に、工程及び回路技術の発達により、オフセット電
圧の差も減少させられてぎた。しかしながら、ＭＯＳト
ランジスタは、精巧なデバイスの整合、高応答、高速度
で信号の処理が要求される回路では不適当であった。

本発明の目的は、このような問題点を解決した全並列形
Ｂｉ　−ＣＭＯＳを備えたアナログディジタル変換器で
あつ°Ｃ１良好な整合、低電力消費及び高集積化の目的
でＢｉ　−ＣＭＯＳトランジスタを使用したものを提供
することである。

Ｅ問題点を解決するための手段］ このような目的は、複数個のバイポーラトランジスタを
備えた比較手段であって、アナログ入力信号と基準電圧
とを比較するものと、複数個のＣＭＯＳトランジスタを
備えた伝達手段であって、前記比較手段からの出力を対
応する入力ノードに伝達するものと、複数個のＣＭＯＳ
トランジスタを備えた記憶手段であって、前記伝達手段
によってコーディングされたディジタル信号を出力する
ものと、を具備する全並列形Ｂｉ　−ＣＭＯＳを備えた
アナログディジタル変換器によって達成される。

従って、本発明によるアナログディジタル変換器は、バ
イポーラ形のアナログ信号処理、並びにＣＭＯＳ形の低
電力消費及び高集積化という利点を有しているので、高
速度を要する影像信号の処理に非常に適している。

［実　施　例１ 以下、添付図面を参照して本発明の実施例について説明
する。

第１図は本発明に係る全並列形Ｂｉ　−ＣＭＯＳを備え
たアナログディジタル変換器の実施例の全体的なブロッ
ク図であり、分配抵抗Ｒ１，Ｒ１”〜Ｒｎ　、　Ｒｎ　
＝によって分割されている比較器ＣＰｉ　−ｎ　−ＣＰ
ｉ　＋ｎの反転入力端子（−）には電圧ｖｖｏｐを供給
する端子がノードＮ１２を介して接続されており、非反
転入力端子（・ト）にはアナログ入力信号Ｖｉｎを供給
する端子がノードＮ１１を介して接続されている。これ
らの比較器ＣＰｉ　−ｎ　−ＣＰｉ　＋ｎは、オフセッ
ト特性が比較的良く、アナログ信号の処理能力が優れた
バイポーラトランジスタで構成されている。ノードＮ１
１、Ｎ１２の比較電圧は、ラッチ・ナンドゲートしＮｉ
　−ｎ〜ＬＮｉ　＋ｎに印加され、これらのラッチ・ナ
ンドゲートは、ＣＭＯＳゲートと、アナログ人力信＠ｖ
ｉｎのレベルに関するノードＮ１５への出力とから構成
されでいる。ラッチ・ナンドゲートは、ＣＭＯＳゲー［
・で構成されているロム・ラッチ１０に接続されており
、下位ビットと上位ビットのディジタル信号が、ノード
Ｎ１６を介して出力される。

バイポーラトランジスタで構成されている比較器ＣＰｉ
　−ｎ　〜ＣＰｉ　＋ｎは、第２図に示されているよう
に、トランジスタＱ１．Ｑ２で構成されているバッフ？
１に、トランジスタＱ３．Ｑ４及び抵抗Ｒ３，Ｒ４で構
成されている差動増幅部２と、トランジスタＱ５．Ｑ６
及び抵抗Ｒ５，Ｒｅで構成されている差動増幅部３と、
トランジスタＱ７．Ｑ８及び抵抗Ｒ７，Ｒ８で構成され
ている差動増幅部４とが順次的に３段に接続されており
、更にＭＯＳトランジスタＭ１６〜Ｍ１９で構成されて
いるレベル変換器７が接続されている。また、抵抗Ｒ９
，ＲＩＯ及びトランジスタＱ９．Ｑ１０で構成されてい
る定ｍ源部６は、抵抗Ｒ１１〜１（１５及びトランジス
タ０１〜Ｑ１５で構成されている電流供給部５に接続さ
れており、前記バッフ？１及び差動増幅部２．３．４を
駆動する。

第３図は本発明に係るラッチ・ナンドゲートの実施例の
回路図である。ノードＮ１３に接続されているスイッチ
Ｔ１は、インバータ１１を介したインバータＩ２の帰還
信号に接続されている。スイッチ■２及びインバータ１
２の出力は、ナンドゲートＮＤ１に接続されているスイ
ッチ１−３に接続されており、このナンドゲートの他方
の入力はインバータ１３の出力に接続されている。

インバータ（４の出力は、ノードＮ１５に接続されてい
ると共に、スイッチ゛１−４を介してノードＮ１４に帰
還させられている。ここで、ナンドゲートＮＤ１は、ア
ナログ入力信号Ｖｉｎに応じてノードＮ１５にＨレベル
信号を出りする。

第４図は、本発明にて使用されるｎビット０ム・ラッチ
の実施例のブロック図である。］−ドＮ１５に接続され
ている第１の０ムＲｔ−ｎ〜Ｒｉ＋口と、前記第１のロ
ムの出力を維持するラッチＬ　Ａ　１〜ＬＡｎとが接続
されており、この結果、下位（ｎ　−ｍ　）ビット信号
とノードＮ３１に境界信号が出力される。

第２のロム及びラッチ［８１〜ＬＢｎから上位湯ビット
のコーディング信号が出力される。第１のロムＲｉ−ｎ
〜Ｒｉ＋ｎは、第５図に示されているように、複数個の
ノードＮ１５とノードＮ３１、Ｎ３２との間の各々のＭ
ＯＳトランジスタで構成されており、前記ノードＮ１５
の出力によってノードＮ３１．Ｎ３２の出力が決定され
る。第２のロムは、第６図に示されているように、複数
個のノードＮ４１．Ｎ４２と出力側の）−ドＮ４５の間
の各々のＭＯＳトランジスタで構成されており、この結
果、出力ノードＮ４５の上位ＭＳＢレベルと下位ＬＳＢ
レベルとが決定される。

第４図に示されているり０ツクバツフアは、第９図に示
されているように、ノードＮ２０．Ｎ２１、Ｎ２２の間
のＭＯＳトランジスタとバイポーラトランジスタとで構
成されている。り０ツクドライバは、第１０図に示され
ているように、ノードＮ２１．Ｎ２２．Ｎ２３．Ｎ２４
の間のＭＯＳトランジスタとバイポーラトランジスタと
で構成されている。また、本発明で使用されているラッ
チＬＡＩ〜ＬＡｎは、第７図に示されているように、ノ
ードＮ３１．Ｎ３２．Ｎ４１．Ｎ４２の間のスイッチＴ
５とインバータＩ５とで構成されており、インバータ１
６とスイッチＴ６とに帰還させられている。ラッチＬ８
１〜ＬＢｎは、第８図に示されているように、ノードＮ
４５．Ｎ４６の間のスイッチＴ７とインバータ■７とで
構成されており、インバータ１８とスイッチ■８とに帰
還させられている。

以上のように構成されている回路の動作について説明す
る。

第１図において、比較器ＣＰｉ　−ｎ　〜ＣＰｉ　＋ｎ
は、アナログ入力信＠ｖｉｎと供給電圧ｙｒｏｐ。

ＶＢＴＩＪとを印加され、そして、それらを、基準電圧
を分圧する分配抵抗Ｒ１〜Ｒｎを介して比較する。例え
ば、ｉ番目の比較ｖ！ＡＣＰｉにはアナログ入力信号ｖ
ｉｎと、基準電圧ｖｔｈとが供給される。

比較された信号は、第２図に示されているバッファ１を
介して、順次、差動増幅部２．３．４に供給される。

トランジスタＱ３〜Ｑ８からなる差動増幅部２゜３．４
は、ノードＮ１１．Ｎ１２の間に発生する僅かな電圧差
を増幅してレベル変換器７のＭＯＳトランジスタＭ１６
．Ｍ１７のゲートに供給する。

この結果、出力ノードＮ１３は、ｒ　Ｈレベル」又は「
Ｌレベル」のＣＭＯＳ論理レベルを有する。

ここで、トランジスタＱ３〜Ｑ８からなる差動増幅３２
．３．４の数は、後段の出力レベルによって増減させら
れ得、また、■ミッタホロワで構成されている入力側の
バッファ１が省略されても動作に大きな影費を与えない
。

定電１１１ｉＰＢ６は、トランジスタＱ９．Ｑ１０を介
して一定の電圧を供給して電流供給部５のトランジスタ
０１１〜Ｑ１５をターンオンし、もって、バッファ１及
び差動増幅部２．３．４が動作するのを可能にする。

また、ノードＮ１３の出力は、第３図に示されているラ
ッチ・ナンドゲートＬＮｉに供給される。

第１図のノードＮ２０にクロックＣＫが１」・レベルで
供給される時、すなわち第３図のノードＮ２４がＨレベ
ル、ノードＮ２３がＬレベルの場合、スイッチＴ１．Ｔ
４はターンオフ、スイッチＴ２゜Ｔ３はターンオフされ
てインバータ１１．１２に伝達され、出力ノードＮ１５
は、ナンドゲートＮＤ１、インバータ■４、スイッチ■
４の正帰還ループを介してそれ迄の状態を維持する。

また、第１図のノードＮ２０に供給されるり［１ツクＣ
ＫがＬレベルの場合、すなわち第３図のノードＮ２４が
Ｌレベル、ノードＮ２３がＨレベルである場合、スイッ
チＴ１．Ｔ４はターンオフ、スイッチＴ２．Ｔ３はター
ンオンされ、比較器ＣＰ：からラッチ・ナンドゲートＬ
Ｎｉへの信号の伝達がスイッチＴ１によって遮断され、
そして、ノードＮ１５は、正帰還ループを介してラッチ
されている信号を有する。

ここで、ナンドゲートＮＤＩは、ラッチ・ナンドゲート
ＬＮｉ−ｎ〜１−Ｎｉ＋ｎの出力中で一つだけをＨレベ
ルにし、他の出力はすべてＬレベルの状態にするという
役ｖ１を為しており、その動作は以下の通りである。

アナログ入力信号■ｉｎが、ｉ番目の７−ドＮ１２の基
準電圧より大きく、ｉ＋１番目の基準電圧より小さいと
、ｉ番目以下の比較器の出力はすべん１〜ルベルの状態
になり、：＋１番目以上の比較器の出りはすべてＬレベ
ルの状態になる。従って、ノードＮ２０に供給されるク
ロックＣＫがＬレベルをｆｉ　Ｌｌ　、そして、上記の
出力信号が、第３図に示されているインバータＩ１．１
２及びスイッチＴ２によってラッチされた状態でスイッ
チ■３を介してナンドゲートＮＤ１に供給されると、ｉ
番目のノードＮ１４はＨレベル、ｉ＋１番目のノードは
Ｌレベルの状態になり、この結果、ｉ番目の出力ノード
Ｎ１５はＨレベルの状態になる。

しかながら、ｉ＋１？！目以上のラッチ・ナンドゲート
の出力は、ナンゲートＮＤＩに入力させられる際のノー
ドＮ１４の入力がＬレベルの状態であるので、Ｌレベル
の状態になる。ｉ−１番目以下の出力は、ナンドゲート
のノードＮ１４から来るインバータＩ３の入力とラッチ
がＨレベルの状態であるので、Ｌレベルの状態になる。

すなわち、この動作により、アナログ入力信号が電圧Ｖ
１３ＴＭより大きく、且つりＤツクがＬレベルの場合は
、ラッチ・ナンドゲート１Ｊｌｉ　−ｎ−１−１’４ｉ
＋ｎの内の一つだけがＨレベルの出力信号を送出し、残
りの出力は１べてＬレベルの状態になる。

また、上記の状態からクロックＣＫがトｌレベルの状態
に変化すると、スイッチＴ３がターンオフされ、スイッ
チ■４がターンオンされ、この結果、出力はラッチ状態
になる。この時、ｉ番目のノードＮ１５だけが）４レベ
ルであり、ｉ＋１番目以上とｉ　−１以下の出力ノード
Ｎ１５は１−レベルの状態にあるので、ｉ＋１番目以上
とｉ　−１ｆＩｉ目以下のナンドゲートＮＤ１の入力は
、スイッチＴ４を介してＬレベルの状態になる。従って
、ｉ番目を除いたすべてのノードＮ１５の出力は、しレ
ベルの状態を維持するようになる。

ｉ番目のノードＮ１５のＨレベルの出力状態がスイッチ
Ｔ４を介してナンドゲートＮＤ１に供給され、インバー
タ１３の八りにはしレベル信号が供給されるので、ｉ番
目の出力ノードＮ１５だけがＨレベルの状態になる。

結果的に、アナログ入力信号ｖｉｎが任意のノードＮ１
２の基準レベルより大きく、且つその直ぐ」二のノード
Ｎ１２の基準レベルより小さいところのノードＮ１５の
出力だけがＨレベルになって第４図に示されているロム
・ラッチ１０に供給される。

アナログ信号の大きさに関する情報を有する信号は、ノ
ードＮ１５を介して第１のロムＲｉ　−ｎ〜Ｒｒ　＋ｎ
に供給され、第１図に示されているノードＮ１２に供給
されたアナログ信号の大きざに対応させられるようにコ
ーディングされて第１のロムＲｉ　−ｎ　〜Ｒｉ　＋ｎ
内の各ＮＭＯＳゲートに入力する。

第１のロムにおいては、コーディング信号は下位ビット
ｐｎと境界信号が供給されるノードＮ３１の出力で決定
され、そして、ノードＮ１５の入力信号は、ラッチ・ナ
ンドゲートＬＲｉ−ｎ〜ＬＲｉ十ｎから選択された一つ
の信号だけがＨレベル信号になって第１のＯムＲ１ｎ−
Ｒ１→−ｎに供給されるので、コーディングされた、Ｈ
レベルのゲート入力を有するＮＭＯＳトランジスタだ１
ノがターンオンされる（第５図参照）。この結果、ター
ンオンされたＮＭＯＳトランジスタに接続されている出
力だけがＬレベルになり、そして残りの出力はＨレベル
になり、６つて下位（ｎ　−ｍ　）ビットのコーディン
グが決定され、残りの上位ビットｌは、第２のロムにお
けるノードＮ３１．Ｎ３２の出力によって決定される。

第６図は、ｎ　＝５、Ｉ　＝２の時の第１のロムの具体
的な実施例を示し、この回路では、コーディングされた
ＮＭＯＳトランジスタのロードとしてＰＭＯ８トランジ
スタが使用されているが、この方式はプリチＶ−ジ回路
方式で代Ｈさせることができる。

このように、第１の０ムにて決定された、下位（ｎ　−
ａ＋　）ビット信号等のノードＮ３１の出力と、ノード
Ｎ３２の境界信号は、ラッチＬＡＩ〜ＬＡｉのクロック
ＣＫがＨレベルの時にはノードＮ２３はＬレベル、ノー
ドＮ２４はＨレベルを有するので、スイッチＴ５及びイ
ンバータ１５を介し′（ノードＮ４１．Ｎ４２に反転さ
れて伝達され、クロックＧＫがＬレベルの時にはインバ
ータＩ５゜１６、スイッチＴ６にラッチされた状態が維
持されて第２のロムに伝達される。

第２のロムは、未だ決定されていない上位−ビットの値
を決定する役割と、既に決定された下位（ｎ　−ｓ　）
ビットの出力を伝達づる役割を果たす。

第６図はｎ　＝５、ｙｉ　＝２の時の具体的な回路図で
ある。第１の［ｌムＲｉ−ｎ〜Ｒｉ＋ｌから出力された
状態信号がラッチＬＡ１〜ＬＡｎを介して第２のロムに
伝達される場合、ノードＮ４１、Ｎ４２のＨレベルのゲ
ート入力を有するＮＭＯＳトランジスタだけがターナオ
ンさせられるので、ノードＮ４１．Ｎ４２の１ルベル信
号と、トｌレベルゲート入力を有するＮＭＯＳトランジ
スタのドレインノードＮ４５だけがＬレベルになり、残
りのノードＮ４５はＨレベルになる。この結果、ｎビッ
トのディジタルコーディング信号が出力される。

ラッチＬＢＩ〜ＬＢｎから出力されたノードＮ４５のデ
ィジタル出力は、インバータ１７を介して反転された後
、ノードＮ１６に伝達される（第８図参照）。

ラッチ舎ナンゲード１Ｎｉ−ｎ〜ＬＮｉ＋ｎ及びビット
ロム−ラッチ１０にノードＮ２３．Ｎ２４を介して供給
されるクロックＯＫは、ノードＮ２０に外部クロックと
して供給され、そしで、インバータ用バッフ？ｌＡ、Ｉ
Ｂを介し−ＣノードＮ２１にはノードＮ２０の複合信号
が供給され、この信号はり０ツクドライバＢＡ、８Ｂを
介してノードＮ２３に供給され、そして、ノードＮ２１
の信号はインバータ用バッファｌＡ、ＩＢを介して、ノ
ードＮ２２．Ｎ２０と同位相の信号に再びなりてノード
Ｎ２４に供給される。

［発明の効果１ 以上のように、本発明は、比較手段にオーツセット特性
が良く、アナログ信号の処理能力＆：優れた゛バイポー
ラトランジスタを使用したので、高速石のアナログ信号
を正確に伝達することができる。

また、本発明によれば、ラッチ及びロムからなる論理手
段にＣＭＯＳトランジスタを使用することにより、比較
器の前端において増幅された信号がＣＭＯＳレベルで変
換処理されるので、消費電力が減少され得、しかもＩＣ
への１！積化が容易である。

【図面の簡単な説明】

゛第１図は本発明に係る全並列形Ｂｉ　−ＣＭＯＳを備
えたアナログディジタル変換器の実施例の全体的なブロ
ック図、 第２図は本発明において使用される比較器の実施例の回
路図、 第３図は本発明において使用されるラッチ・ナンドゲー
トの実施例の回路図、 第４図は本発明において使用されるｎピットロム・ラッ
チの実施例のブロック図、 第５図及び第６図は本発明において使用されるロムの実
施例の回路図、 第７図及び第８図は本発明において使用されるラッチの
実施例の回路図、 第９図は本発明において使用されるクロックバッファの
実施例の回路図、並びに 第１０図は本発明において使用されるクロックトライバ
の実施例の回路図である。 １・・・バッファ　　　　２，３．４・・・ＩＩＷｈ！
１幅部５・・・電流供給部　　　６・・・定電源部７・
・・レベル変換器　　Ｔ・・・スイッチＮ・・・ノード
　　　　ＲＯＭ・・・ロムＣＰ・・・比較器 ＬＮ・・・ラッチ舎ナンドゲート ｔＡ、ＩＢ・・・インバータ用バッフ１ＢＡ、ＢＢ・・
・り０ツクドライバ Ｑ・・・トランジスタ Ｒ１−Ｒｎ、Ｒ１′〜Ｒｎ′・・・抵抗ＮＤ１・・・ナ
ンドゲート　ｌ・・・インバータＲｉ　−ｎ　〜Ｒ４＋
ｎ−ｏム し八、ＬＢ・・・ラッチ ＦＩＧ、１ ＦＩＧ　、４ ＦＩＧ　、５ ＦＩＧ、７ ＦＩＧ、８

Claims (1)

1. 【特許請求の範囲】 １、複数個のバイポーラトランジスタを備えた比較手段
   であつて、アナログ入力信号と基準電圧とを比較するも
   のと、 複数個のＣＭＯＳトランジスタを備えた伝達手段であっ
   て、前記比較手段からの出力を対応する入力ノードに伝
   達するものと、 複数個のＣＭＯＳトランジスタを備えた記憶手段であつ
   て、前記伝達手段によつてコーディングされたディジタ
   ル信号を出力するものと、 を具備する全並列形Ｂｉ−ＣＭＯＳを備えたアナログデ
   ィジタル変換器。 ２、前記比較手段が複数個の比較器（ＣＰｉ−ｎ〜ＣＰ
   ｉ＋ｎ）からなり、前記伝達手段が複数個のラッチ・ナ
   ンドゲート（ＬＮｉ−ｎ〜ＬＮｉ＋ｎ）からなり、且つ
   、前記記憶手段が複数個のビットロム・ラッチ（１０）
   からなる請求項１記載のアナログディジタル変換器。 ３、各前記比較器が、トランジスタ（Ｑ１、Ｑ２）から
   なるバッファ（１）と、トランジスタ（Ｑ３〜Ｑ８）及
   び抵抗（Ｒ３〜Ｒ６）からなる差動増幅部（２、３、４
   ）と、ＭＯＳトランジスタ（Ｍ１６〜Ｍ１９）からなる
   レベル変換器（７）とを具備する請求項２記載のアナロ
   グディジタル変換器。 ４、前記ラッチ・ナンゲートが、スイッチ（Ｔ１、Ｔ３
   ）の間のインバータ（Ｉ１、Ｉ２）及びスイッチ（Ｔ２
   ）を含む第１の帰還回路と、ナンドゲート（ＮＤ１）、
   インバータ（１４）及びスイッチ（Ｔ４）を含む第２の
   帰還回路とを具備する請求項２記載のアナログディジタ
   ル変換器。 ５、前記ロム・ラッチが、境界信号及び下位（ｎ−ｍ）
   ビット信号を出力する第１のロム（Ｒｉ−ｎ〜Ｒｉ＋ｎ
   ）と、上位ｍビットのコーディング信号を出力する第２
   のロム（ＲＯＭ）と、前記第１のロムと前記第２のロム
   との間のラッチ（ＬＡ１〜ＬＡｎ）と、ラッチ（ＬＢ１
   〜ＬＢｎ）とを具備する請求項２記載のアナログディジ
   タル変換器。 ６、前記ラッチ・ナンドゲートが、抵抗（Ｒ１０〜Ｒ１
   ５）及びトランジスタ（Ｑ１０〜Ｑ１５）からなる電流
   供給部（５）であつて、前記バッファ（１）及び前記差
   動増幅部（２、３、４）を駆動するものを具備し、該電
   流供給部は、抵抗（Ｒ９、Ｒ１０）及びトランジスタ（
   Ｑ９、Ｑ１０）からなる定電源部（６）に接続されてい
   る請求項３記載のアナログディジタル変換器。 ７、前記第２の帰還回路内のナンドゲート（ＮＤ１）及
   びインバータ（１４）が、同一の論理特性を有する論理
   ゲートに置き換えられている請求項４記載のアナログデ
   ィジタル変換器。 ８、前記第１のロムが、該第１のロムの複数個の入力側
   のノード（Ｎ１５）と出力側のノード（Ｎ３１、Ｎ３２
   ）との間に接続されるＣＭＯＳトランジスタを具備する
   請求項５記載のアナログディジタル変換器。 ９、前記ロムが、該第２のロムの複数個の入力側のノー
   ド（Ｎ４１、Ｎ４２）と出力側のノード（Ｎ４５）との
   間に接続される多段のＭＯＳトランジスタを具備する請
   求項５記載のアナログディジタル変換器。 １０、前記ラッチが、各入出力ノード（Ｎ２１〜Ｎ２４
   ）の間に接続される複数個のＭＯＳトランジスタ及びバ
   イポーラトランジスタを具備する請求項５記載のアナロ
   グディジタル変換器。