JP3226171B2 - コンパレータ - Google Patents
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Description
【発明の詳細な説明】
〔概要〕
基準電圧と入力電圧とを交互に選択入力して比較結果
を得るコンパレータに関し、 低消費電力化及び高速化を目的とし、 基準電圧と入力電圧とを交互に選択出力するスイッチ
回路と、該スイッチ回路の出力側に接続されるコンデン
サと、通常のインバータよりなり、該コンデンサを介し
て該スイッチ回路と接続された第１のインバータと、該
第１のインバータの入出力端子間を短絡又は非短絡とす
る第１のスイッチとよりなる回路部が一段または２段以
上縦続接続されてなる比較回路部と、該比較回路部の出
力側に接続されたクロックドインバータと、該クロック
ドインバータの出力を反転する第２のインバータと、該
第２のインバータの出力を反転する第３のインバータ
と、該第２のインバータの入力と該第３のインバータの
出力とを短絡又は非短絡する第２のスイッチとよりなる
ラッチ回路と、該スイッチ回路より前記基準電圧及び入
力電圧のうち一方の電圧を選択出力し、かつ、該比較回
路部中の該第１のスイッチ、及び、該ラッチ回路中の該
第２のスイッチがオンのときは該クロックドインバータ
をオープン状態とし、該スイッチ回路より前記基準電圧
及び入力電圧のうち他方の電圧を選択出力し、かつ、該
比較回路部中の該第１、及び、該ラッチ回路中の該第２
のスイッチがオフのときは該クロックドインバータをイ
ンバータとして動作させる制御回路とを具備した構成と
してなる。 〔産業上の利用分野〕 本発明はコンパレータに係り、特に基準電圧と入力電
圧とを交互に選択入力して比較結果を得るコンパレータ
に関する。 Ａ≠Ｄコンバータの一つとして第３図に示す如きフラ
ッシュ型ADコンバータが知られている。このフラッシュ
型ADコンバータはｎ（＝2m）個のコンパレータ61〜6nを
並列に並べ、各々に抵抗R0〜Rnよりなる抵抗分圧回路に
よって分圧された基準電圧を各別に供給すると共に、入
力電圧（アナログ電圧）Vinを共通に供給し、両電圧の
大小比較をコンパレータ61〜6nで夫々行ない、その比較
結果をエンコーダ９に夫々供給することにより、エンコ
ーダ９よりｍビットのディジタル信号を出力する構成と
されている。 このフラッシュ型ADコンバータで使用されるコンパレ
ータ61〜6nの夫々はコンパレータ部71〜7nとラッチ部81
〜8nとからなり、更にコンパレータ部71〜7nは比較結果
を高精度で、かつ、高速で得るために、入力電圧Vinと
基準電圧とをスイッチにより交互に選択入力する構成と
されていた。このようなコンパレータ61〜6nにおいて
は、オートゼロの期間中に電流が多く流れ、その期間中
の消費電流を低減することが必要とされる。 〔従来の技術〕 第４図は従来のコンパレータの一例の回路図を示す。
同図中、７はコンパレータ部、８はラッチ部で、前記コ
ンパレータ部71〜7nラッチ部81〜8nのうちの任意の一つ
のコンパレータ部及びラッチ部に相当する。 また、S1〜S6はスイッチ、G1〜G3は増幅用インバー
タ、G4及びG5はラッチ用インバータ、C1及びC2は記憶用
コンデンサを示す。コンパレータ部７は入力電圧Vinと
基準電圧Vrefとを交互に選択入力するためのスイッチS1
及びS2と、コンデンサC1（C2）を介してインバータG1
（G2）に接続され、かつ、インバータG1（G2）の入出力
端子間を短絡又は非短絡とするスイッチS3（S4）とから
なる回路部と、最終段に接続されたインバータG3とから
なる。また、ラッチ部８はスイッチS5,S6と、インバー
タG4及びG5とよりなる。 上記のインバータG1,G2は夫々第５図に示す如く、Ｐ
チャンネルMOS型電界効果トランジスタ（FET）T1とＮチ
ャンネルMOS型FET T2の各ゲート間が共通に接続され、
かつ、両ドレインが共通に接続されたCMOSインバータＧ
により構成とされている。なお、第５図中、Ｓは第４図
のスイッチS3,S4に相当するスイッチである。 次に従来のコンパレータの動作につき説明する。ま
ず、オートゼロ時には、スイッチS1,S3,S4及びS6が夫々
オンとされ、かつ、スイッチS2及びS5が夫々オフとされ
る。これにより、基準電圧VrefのみがスイッチS1を通し
てコンデンサC1のS1,S2側に印加され、これを充電す
る。コンデンサC1のG1,S3側はスイッチS3、インバータG
1によってG1のしきい値付近の電圧に充電される。コン
デンサC2のS4,G2側も同様にしてG2のしきい値付近の電
圧に充電される。しかし、スイッチS5はオフだから、イ
ンバータG3の出力はG4に印加されない。 次に比較時の動作に移る。すなわち、まずスイッチS
3,S4が順次にオフとされた後、スイッチS1がオフ、スイ
ッチS2及びS5がオン、スイッチS6がオフとされる。これ
により、基準電圧Vrefの入力が阻止され、かつ、入力電
圧ＶINがスイッチS2を通してコンデンサC1に印加され
る。ここで、この入力電圧ＶINが前記基準電圧Vrefより
大レベルであるものとすると、コンデンサC1のスイッチ
S1,S2側端子が正，インバータG1側端子が負となるの
で、インバータG1の入力端の電位は正、出力端の電位は
負となる。これにより、コンデンサC2のインバータG1側
端子の電位は負、インバータG2側端子の電位は正となる
ので、インバータG2の入力端と出力端の各電位は負、正
となり、インバータG3の出力は負となる。従って、基準
電圧Vrefより入力電圧ＶINが大レベルのときはインバー
タG3の出力電位は負となる。 同様にして、基準電圧Vrefより入力電圧ＶINが小レベ
ルのときはインバータG3の出力電位は正となる。このよ
うにして、インバータG3より取り出された、大小比較結
果を示す電圧はスイッチS5を通してインバータG4,G5及
びスイッチS6よりなるラッチ部８によりラッチされる。 次に、コンパレータ部７及びラッチ部８は再び前記し
たオートゼロ状態とされ、スイッチS3,S4が夫々オンと
されることにより、インバータG1,G2の各入力電位と出
力電位とが夫々同電位とされる。以下、上記と同様にし
て、このオートゼロ状態と前記比較状態とが交互に繰り
返される。 〔発明が解決しようとする問題点〕 しかるに、上記の従来のコンパレータは、インバータ
G3を構成するCMOSインバータの入力ゲート電圧が、オー
トゼロ時において、そのドレイン電圧をVDD、ソース電
圧をVSSとすると、（VDD＋VSS）/2付近にあるため、イ
ンバータG3のVDD,VSS間に電流が流れ、消費電力が大で
あるという問題点があった。 他方、ADコンバータの変換速度の高速化を図る場合、
オートゼロ状態から比較状態へ切換えた際に、スイッチ
S5とインバータG4の入力端との接続点N1に直前まで残っ
ていた電荷の影響を相対的に小さくするため、インバー
タG1〜G3のトランジスタサイズは幅Ｗが大きい方が有利
である。しかし、前記の消費電力が大であることから、
幅Ｗを大きくすることに制約を受けていた。 本発明は上記の点に鑑みて創作されたもので、低消費
電力化及び高速化を実現できるコンパレータを提供する
ことを目的とする。 〔問題点を解決するための手段〕 第１図は本発明の原理ブロック図を示す。同図中、１
は基準電圧と入力電圧とを交互に選択出力するスイッチ
回路、２は比較回路部、３はクロックドインバータ、４
はスイッチ回路１、比較回路部２及びクロックドインバ
ータ３を制御する制御回路である。 比較回路部２はコンデンサと、通常のインバータより
なり、このコンデンサを介して接続された第１のインバ
ータと、第１のインバータの入出力端子間を短絡又は非
短絡とする第１のスイッチとよりなる回路部が一段又は
２段以上縦続接続されてなる。 クロックドインバータ３は制御回路４の出力信号によ
りオープン状態の動作とイン４バータとしての動作とを
交互に行なうように制御される。なお、クロックドイン
バータ３の出力信号はラッチ回路でラッチされる。 また、ラッチ回路は、クロックドインバータ（３）の
出力を反転する第２のインバータ（G4）と、第２のイン
バータ（G4）の出力を反転する第３のインバータ（G5）
と、第２のインバータ（G4）の入力と該第３のインバー
タ（G5）の出力とを短絡又は非短絡する第２のスイッチ
とより構成される。 〔作用〕 スイッチ回路１は基準電圧と入力電圧とを交互に選択
出力するわけであるが、例えば基準電圧を出力するオー
トゼロ時には、比較回路部２内の前記スイッチがオンと
されると共に、クロックドインバータ３がオープン状態
とされる。 また、スイッチ回路１が例えば入力電圧を出力する比
較時には、比較回路部２内の前記スイッチがオフとされ
ると共に、クロックドインバータ３がインバータとして
動作するように制御される。 従って、従来オートゼロ時に前記第２のインバータに
流れていた電流は、クロックドインバータ３をオープン
状態とすることにより全く流えることがない。また、第
２のインバータの出力信号を選択出力したり阻止するス
イッチ（第４図のS5）は、クロックドインバータ３がオ
ープン状態のときは入力信号の後段への通路を阻止する
ので、不要となる。また、クロックドインバータは第１
のインバータの出力側の最終段に接続され、クロックド
インバータの入力側は通常のインバータで構成されるた
め、クロックドインバータの入力には正確なオフセット
キャンセルが実現でき、クロックドインバータでのオフ
セットキャンセルを考える必要がなくなるので、クロッ
クドインバータのオフセットキャンセルを行うためのバ
イアス回路が不要となり、回路を簡略化できる。 〔実施例〕 第２図は本発明の要部の一実施例の回路図を示す。同
図中、第１図及び第４図と同一構成部分には同一符号を
付し、その説明を省略する。第２図は第４図中のコンデ
ンサC2〜インバータG5に相当する回路部を示しており、
第２図中、図示していない回路部は第４図と同一であ
る。また、第２図では、第１図に示した制御回路４は図
示を省略してある。 第２図において、コンデンサC2、インバータG2及びス
イッチS4は前記した比較回路部２の最終段で、インバー
タG2の出力端がＰチャンネルMOS型FETTGPとＮチャンネ
ルMOS型FETTGNの両ゲートに夫々接続されている。 FETTGPのソースはＰチャンネルMOS型FETTPのソース、
ドレインを介して電源電圧VDD端子に接続され、また、
そのドレインはTGNのドレインに接続されている。FETTG
NのソースはＮチャンネルMOS型FETTNのドレイン、ソー
スを介して電源電圧VSS（ここではGND）端子に接続され
ている。更に、TP,TNの各ゲートは入力端子11,12を介し
てクロック信号CL,▲▼が印加される構成とされて
いる。 また、TGPとTGNの両ドレインは直接にインバータG4の
入力端に接続されており、ラッチ部８′には第４図に示
したスイッチS5は存在しない。 次に本実施例の動作について説明する。オートゼロ時
には前記したようにスイッチS4がオン,S6がオンでホー
ルド状態とされると共に、クロック信号CLがハイレベル
（以下“H"と記す）、クロック信号▲▼がローレベ
ル（以下“L"と記す）となる。これにより、FETTP及びT
Nが夫々オフとなるため、真中のTGP及びTGNよりなるCMO
Sインバータ部分は電源回路より切離された状態とな
り、FETTP,TGP,TGN及びTNよりなるクロックドインバー
タ３はオープン状態となる。従って、FETTGP及びTGNに
は電流は全く流れず、またTGP及びTGN両ドレインから信
号は全く取り出されない。 次に比較状態に切換わり、前記したようにスイッチS4
がオフ、S6がオフとされると共に、クロック信号CLが
“L",▲▼が“H"とされた後、前記したスイッチS1
がオフ、S2がオンされてレベル比較されるべき入力電圧
が入力される。 上記のクロック信号CLが“L",▲▼が“H"になる
と、FETTP及びTNが夫々オン状態になるので、真中のTGP
及びTGNよりなるCMOSインバータ部分は電源回路と接続
された状態となり、インバータG2の出力電圧が反転され
てラッチ部８に供給される。すなわち、上記のクロック
ドインバータ３はこのときインバータとして動作する。 このように、本実施例によれば、オートゼロ時には前
記インバータG3に相当するCMOSインバータには全く電流
を流さないようにできるので消費電力を低減することが
でき、また、出力信号を完全に遮断できるので、スイッ
チS5も省略できる。 なお、本発明は上記の実施例に限定さるものではな
く、例えばインバータG2、コンデンサC2及びスイッチS4
よりなる回路部はなくてもよい。 〔発明の効果〕 上述の如く、本発明によれば、オートゼロ時にはクロ
ックドインバータがオープン状態とされるので、消費電
力を低減することができ、このためコンパレータを多数
個必要とするフラッシュ型ADコンバータ等に適用して特
に有効であり、また消費電力の低減により比較回路部内
のトランジスタの幅Ｗのサイズの大型化が可能となるの
で、変換速度を高速化することができ、更にクロックド
インバータの出力信号をオートゼロ時に阻止し、かつ、
比較時に通過させるスイッチを省略することができ、ま
た、クロックドインバータは第１のインバータの出力側
の最終段に接続され、クロックドインバータの入力側は
通常のインバータで構成されるため、クロックドインバ
ータの入力には正確なオフセットキャンセルが実現で
き、クロックドインバータでのオフセットキャンセルを
考える必要がなくなるので、クロックドインバータのオ
フセットキャンセルを行うためのバイアス回路が不要と
なり、回路を簡略化できる等の特長を有するものであ
る。
を得るコンパレータに関し、 低消費電力化及び高速化を目的とし、 基準電圧と入力電圧とを交互に選択出力するスイッチ
回路と、該スイッチ回路の出力側に接続されるコンデン
サと、通常のインバータよりなり、該コンデンサを介し
て該スイッチ回路と接続された第１のインバータと、該
第１のインバータの入出力端子間を短絡又は非短絡とす
る第１のスイッチとよりなる回路部が一段または２段以
上縦続接続されてなる比較回路部と、該比較回路部の出
力側に接続されたクロックドインバータと、該クロック
ドインバータの出力を反転する第２のインバータと、該
第２のインバータの出力を反転する第３のインバータ
と、該第２のインバータの入力と該第３のインバータの
出力とを短絡又は非短絡する第２のスイッチとよりなる
ラッチ回路と、該スイッチ回路より前記基準電圧及び入
力電圧のうち一方の電圧を選択出力し、かつ、該比較回
路部中の該第１のスイッチ、及び、該ラッチ回路中の該
第２のスイッチがオンのときは該クロックドインバータ
をオープン状態とし、該スイッチ回路より前記基準電圧
及び入力電圧のうち他方の電圧を選択出力し、かつ、該
比較回路部中の該第１、及び、該ラッチ回路中の該第２
のスイッチがオフのときは該クロックドインバータをイ
ンバータとして動作させる制御回路とを具備した構成と
してなる。 〔産業上の利用分野〕 本発明はコンパレータに係り、特に基準電圧と入力電
圧とを交互に選択入力して比較結果を得るコンパレータ
に関する。 Ａ≠Ｄコンバータの一つとして第３図に示す如きフラ
ッシュ型ADコンバータが知られている。このフラッシュ
型ADコンバータはｎ（＝2m）個のコンパレータ61〜6nを
並列に並べ、各々に抵抗R0〜Rnよりなる抵抗分圧回路に
よって分圧された基準電圧を各別に供給すると共に、入
力電圧（アナログ電圧）Vinを共通に供給し、両電圧の
大小比較をコンパレータ61〜6nで夫々行ない、その比較
結果をエンコーダ９に夫々供給することにより、エンコ
ーダ９よりｍビットのディジタル信号を出力する構成と
されている。 このフラッシュ型ADコンバータで使用されるコンパレ
ータ61〜6nの夫々はコンパレータ部71〜7nとラッチ部81
〜8nとからなり、更にコンパレータ部71〜7nは比較結果
を高精度で、かつ、高速で得るために、入力電圧Vinと
基準電圧とをスイッチにより交互に選択入力する構成と
されていた。このようなコンパレータ61〜6nにおいて
は、オートゼロの期間中に電流が多く流れ、その期間中
の消費電流を低減することが必要とされる。 〔従来の技術〕 第４図は従来のコンパレータの一例の回路図を示す。
同図中、７はコンパレータ部、８はラッチ部で、前記コ
ンパレータ部71〜7nラッチ部81〜8nのうちの任意の一つ
のコンパレータ部及びラッチ部に相当する。 また、S1〜S6はスイッチ、G1〜G3は増幅用インバー
タ、G4及びG5はラッチ用インバータ、C1及びC2は記憶用
コンデンサを示す。コンパレータ部７は入力電圧Vinと
基準電圧Vrefとを交互に選択入力するためのスイッチS1
及びS2と、コンデンサC1（C2）を介してインバータG1
（G2）に接続され、かつ、インバータG1（G2）の入出力
端子間を短絡又は非短絡とするスイッチS3（S4）とから
なる回路部と、最終段に接続されたインバータG3とから
なる。また、ラッチ部８はスイッチS5,S6と、インバー
タG4及びG5とよりなる。 上記のインバータG1,G2は夫々第５図に示す如く、Ｐ
チャンネルMOS型電界効果トランジスタ（FET）T1とＮチ
ャンネルMOS型FET T2の各ゲート間が共通に接続され、
かつ、両ドレインが共通に接続されたCMOSインバータＧ
により構成とされている。なお、第５図中、Ｓは第４図
のスイッチS3,S4に相当するスイッチである。 次に従来のコンパレータの動作につき説明する。ま
ず、オートゼロ時には、スイッチS1,S3,S4及びS6が夫々
オンとされ、かつ、スイッチS2及びS5が夫々オフとされ
る。これにより、基準電圧VrefのみがスイッチS1を通し
てコンデンサC1のS1,S2側に印加され、これを充電す
る。コンデンサC1のG1,S3側はスイッチS3、インバータG
1によってG1のしきい値付近の電圧に充電される。コン
デンサC2のS4,G2側も同様にしてG2のしきい値付近の電
圧に充電される。しかし、スイッチS5はオフだから、イ
ンバータG3の出力はG4に印加されない。 次に比較時の動作に移る。すなわち、まずスイッチS
3,S4が順次にオフとされた後、スイッチS1がオフ、スイ
ッチS2及びS5がオン、スイッチS6がオフとされる。これ
により、基準電圧Vrefの入力が阻止され、かつ、入力電
圧ＶINがスイッチS2を通してコンデンサC1に印加され
る。ここで、この入力電圧ＶINが前記基準電圧Vrefより
大レベルであるものとすると、コンデンサC1のスイッチ
S1,S2側端子が正，インバータG1側端子が負となるの
で、インバータG1の入力端の電位は正、出力端の電位は
負となる。これにより、コンデンサC2のインバータG1側
端子の電位は負、インバータG2側端子の電位は正となる
ので、インバータG2の入力端と出力端の各電位は負、正
となり、インバータG3の出力は負となる。従って、基準
電圧Vrefより入力電圧ＶINが大レベルのときはインバー
タG3の出力電位は負となる。 同様にして、基準電圧Vrefより入力電圧ＶINが小レベ
ルのときはインバータG3の出力電位は正となる。このよ
うにして、インバータG3より取り出された、大小比較結
果を示す電圧はスイッチS5を通してインバータG4,G5及
びスイッチS6よりなるラッチ部８によりラッチされる。 次に、コンパレータ部７及びラッチ部８は再び前記し
たオートゼロ状態とされ、スイッチS3,S4が夫々オンと
されることにより、インバータG1,G2の各入力電位と出
力電位とが夫々同電位とされる。以下、上記と同様にし
て、このオートゼロ状態と前記比較状態とが交互に繰り
返される。 〔発明が解決しようとする問題点〕 しかるに、上記の従来のコンパレータは、インバータ
G3を構成するCMOSインバータの入力ゲート電圧が、オー
トゼロ時において、そのドレイン電圧をVDD、ソース電
圧をVSSとすると、（VDD＋VSS）/2付近にあるため、イ
ンバータG3のVDD,VSS間に電流が流れ、消費電力が大で
あるという問題点があった。 他方、ADコンバータの変換速度の高速化を図る場合、
オートゼロ状態から比較状態へ切換えた際に、スイッチ
S5とインバータG4の入力端との接続点N1に直前まで残っ
ていた電荷の影響を相対的に小さくするため、インバー
タG1〜G3のトランジスタサイズは幅Ｗが大きい方が有利
である。しかし、前記の消費電力が大であることから、
幅Ｗを大きくすることに制約を受けていた。 本発明は上記の点に鑑みて創作されたもので、低消費
電力化及び高速化を実現できるコンパレータを提供する
ことを目的とする。 〔問題点を解決するための手段〕 第１図は本発明の原理ブロック図を示す。同図中、１
は基準電圧と入力電圧とを交互に選択出力するスイッチ
回路、２は比較回路部、３はクロックドインバータ、４
はスイッチ回路１、比較回路部２及びクロックドインバ
ータ３を制御する制御回路である。 比較回路部２はコンデンサと、通常のインバータより
なり、このコンデンサを介して接続された第１のインバ
ータと、第１のインバータの入出力端子間を短絡又は非
短絡とする第１のスイッチとよりなる回路部が一段又は
２段以上縦続接続されてなる。 クロックドインバータ３は制御回路４の出力信号によ
りオープン状態の動作とイン４バータとしての動作とを
交互に行なうように制御される。なお、クロックドイン
バータ３の出力信号はラッチ回路でラッチされる。 また、ラッチ回路は、クロックドインバータ（３）の
出力を反転する第２のインバータ（G4）と、第２のイン
バータ（G4）の出力を反転する第３のインバータ（G5）
と、第２のインバータ（G4）の入力と該第３のインバー
タ（G5）の出力とを短絡又は非短絡する第２のスイッチ
とより構成される。 〔作用〕 スイッチ回路１は基準電圧と入力電圧とを交互に選択
出力するわけであるが、例えば基準電圧を出力するオー
トゼロ時には、比較回路部２内の前記スイッチがオンと
されると共に、クロックドインバータ３がオープン状態
とされる。 また、スイッチ回路１が例えば入力電圧を出力する比
較時には、比較回路部２内の前記スイッチがオフとされ
ると共に、クロックドインバータ３がインバータとして
動作するように制御される。 従って、従来オートゼロ時に前記第２のインバータに
流れていた電流は、クロックドインバータ３をオープン
状態とすることにより全く流えることがない。また、第
２のインバータの出力信号を選択出力したり阻止するス
イッチ（第４図のS5）は、クロックドインバータ３がオ
ープン状態のときは入力信号の後段への通路を阻止する
ので、不要となる。また、クロックドインバータは第１
のインバータの出力側の最終段に接続され、クロックド
インバータの入力側は通常のインバータで構成されるた
め、クロックドインバータの入力には正確なオフセット
キャンセルが実現でき、クロックドインバータでのオフ
セットキャンセルを考える必要がなくなるので、クロッ
クドインバータのオフセットキャンセルを行うためのバ
イアス回路が不要となり、回路を簡略化できる。 〔実施例〕 第２図は本発明の要部の一実施例の回路図を示す。同
図中、第１図及び第４図と同一構成部分には同一符号を
付し、その説明を省略する。第２図は第４図中のコンデ
ンサC2〜インバータG5に相当する回路部を示しており、
第２図中、図示していない回路部は第４図と同一であ
る。また、第２図では、第１図に示した制御回路４は図
示を省略してある。 第２図において、コンデンサC2、インバータG2及びス
イッチS4は前記した比較回路部２の最終段で、インバー
タG2の出力端がＰチャンネルMOS型FETTGPとＮチャンネ
ルMOS型FETTGNの両ゲートに夫々接続されている。 FETTGPのソースはＰチャンネルMOS型FETTPのソース、
ドレインを介して電源電圧VDD端子に接続され、また、
そのドレインはTGNのドレインに接続されている。FETTG
NのソースはＮチャンネルMOS型FETTNのドレイン、ソー
スを介して電源電圧VSS（ここではGND）端子に接続され
ている。更に、TP,TNの各ゲートは入力端子11,12を介し
てクロック信号CL,▲▼が印加される構成とされて
いる。 また、TGPとTGNの両ドレインは直接にインバータG4の
入力端に接続されており、ラッチ部８′には第４図に示
したスイッチS5は存在しない。 次に本実施例の動作について説明する。オートゼロ時
には前記したようにスイッチS4がオン,S6がオンでホー
ルド状態とされると共に、クロック信号CLがハイレベル
（以下“H"と記す）、クロック信号▲▼がローレベ
ル（以下“L"と記す）となる。これにより、FETTP及びT
Nが夫々オフとなるため、真中のTGP及びTGNよりなるCMO
Sインバータ部分は電源回路より切離された状態とな
り、FETTP,TGP,TGN及びTNよりなるクロックドインバー
タ３はオープン状態となる。従って、FETTGP及びTGNに
は電流は全く流れず、またTGP及びTGN両ドレインから信
号は全く取り出されない。 次に比較状態に切換わり、前記したようにスイッチS4
がオフ、S6がオフとされると共に、クロック信号CLが
“L",▲▼が“H"とされた後、前記したスイッチS1
がオフ、S2がオンされてレベル比較されるべき入力電圧
が入力される。 上記のクロック信号CLが“L",▲▼が“H"になる
と、FETTP及びTNが夫々オン状態になるので、真中のTGP
及びTGNよりなるCMOSインバータ部分は電源回路と接続
された状態となり、インバータG2の出力電圧が反転され
てラッチ部８に供給される。すなわち、上記のクロック
ドインバータ３はこのときインバータとして動作する。 このように、本実施例によれば、オートゼロ時には前
記インバータG3に相当するCMOSインバータには全く電流
を流さないようにできるので消費電力を低減することが
でき、また、出力信号を完全に遮断できるので、スイッ
チS5も省略できる。 なお、本発明は上記の実施例に限定さるものではな
く、例えばインバータG2、コンデンサC2及びスイッチS4
よりなる回路部はなくてもよい。 〔発明の効果〕 上述の如く、本発明によれば、オートゼロ時にはクロ
ックドインバータがオープン状態とされるので、消費電
力を低減することができ、このためコンパレータを多数
個必要とするフラッシュ型ADコンバータ等に適用して特
に有効であり、また消費電力の低減により比較回路部内
のトランジスタの幅Ｗのサイズの大型化が可能となるの
で、変換速度を高速化することができ、更にクロックド
インバータの出力信号をオートゼロ時に阻止し、かつ、
比較時に通過させるスイッチを省略することができ、ま
た、クロックドインバータは第１のインバータの出力側
の最終段に接続され、クロックドインバータの入力側は
通常のインバータで構成されるため、クロックドインバ
ータの入力には正確なオフセットキャンセルが実現で
き、クロックドインバータでのオフセットキャンセルを
考える必要がなくなるので、クロックドインバータのオ
フセットキャンセルを行うためのバイアス回路が不要と
なり、回路を簡略化できる等の特長を有するものであ
る。
【図面の簡単な説明】
第１図は本発明の原理ブロック図、
第２図は本発明の一実施例の回路図、
第３図は本発明を適用し得るフラッシュ型ADコンバータ
の一例の構成図、 第４図は従来のコンパレータの一例の回路図、 第５図はコンパレータの要部の回路図 を示す。 図において、 １はスイッチ回路、 ２は比較回路部、 ３はクロックドインバータ、 ４は制御回路、 TP,TGPはＰチャンネルMOS型電界効果トランジスタ（FE
T）、 TN,TGNはＮチャンネルMOS型電界効果トランジスタ（FE
T） を示す。
の一例の構成図、 第４図は従来のコンパレータの一例の回路図、 第５図はコンパレータの要部の回路図 を示す。 図において、 １はスイッチ回路、 ２は比較回路部、 ３はクロックドインバータ、 ４は制御回路、 TP,TGPはＰチャンネルMOS型電界効果トランジスタ（FE
T）、 TN,TGNはＮチャンネルMOS型電界効果トランジスタ（FE
T） を示す。
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(72)発明者 塚本 三六
愛知県春日井市高蔵寺町２丁目1844番２
富士通ヴィエルエスアイ株式会社内
(56)参考文献 特開 昭61−84110（ＪＰ，Ａ)
特開 昭61−196614（ＪＰ，Ａ)
特開 昭57−202118（ＪＰ，Ａ)
特開 昭58−79333（ＪＰ，Ａ)
特開 昭61−252707（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．基準電圧と入力電圧とを交互に選択出力するスイッ
チ回路（１）と、 該スイッチ回路（１）の出力側に接続されるコンデンサ
と、 通常のインバータよりなり、該コンデンサを介して該ス
イッチ回路（１）と接続された第１のインバータと、該
第１のインバータの入出力端子間を短絡又は非短絡とす
る第１のスイッチとよりなる回路部が一段または２段以
上継続接続されてなる比較回路部（２）と、 該比較回路部（２）の出力側に接続されたクロックドイ
ンバータ（３）と、該クロックドインバータ（３）の出
力を反転する第２のインバータ（G4）と、該第２のイン
バータ（G4）の出力を反転する第３のインバータ（G5）
と、該第２のインバータ（G4）の入力と該第３のインバ
ータ（G5）の出力とを短絡又は非短絡する第２のスイッ
チとよりなるラッチ回路（８）と、 該スイッチ回路（１）より前記基準電圧及び入力電圧の
うち一方の電圧を選択出力し、かつ、該比較回路部
（２）中の該第１のスイッチ、及び、該ラッチ回路
（８）中の該第２のスイッチがオンのときは該クロック
ドインバータ（３）をオープン状態とし、該スイッチ回
路（１）より前記基準電圧及び入力電圧のうち他方の電
圧を選択出力し、かつ、該比較回路部（２）中の該第１
のスイッチ、及び、該ラッチ回路（８）中の該第２のス
イッチがオフのときは該クロックドインバータ（３）を
インバータとして動作させる制御回路（４）とを具備し
たことを特徴とするコンパレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29282487A JP3226171B2 (ja) | 1987-11-19 | 1987-11-19 | コンパレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29282487A JP3226171B2 (ja) | 1987-11-19 | 1987-11-19 | コンパレータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01133410A JPH01133410A (ja) | 1989-05-25 |
| JP3226171B2 true JP3226171B2 (ja) | 2001-11-05 |
Family
ID=17786821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29282487A Expired - Fee Related JP3226171B2 (ja) | 1987-11-19 | 1987-11-19 | コンパレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3226171B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW200942320A (en) | 2008-03-26 | 2009-10-16 | Honda Motor Co Ltd | Catalyst apparatus, method for production of catalyst apparatus, and structure retaining catalyst carrier |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57202118A (en) * | 1981-06-08 | 1982-12-10 | Nippon Denso Co Ltd | Chopper type mos comparator |
| JPS6184110A (ja) * | 1984-10-01 | 1986-04-28 | Nec Corp | 電圧比較器 |
| JPS61196614A (ja) * | 1985-02-26 | 1986-08-30 | Mitsubishi Electric Corp | チヨツパ型比較器 |
| JPS61288615A (ja) * | 1985-06-17 | 1986-12-18 | Fuji Electric Co Ltd | スイツチトコンパレ−タ |
| JPS61288614A (ja) * | 1985-06-17 | 1986-12-18 | Toko Inc | Ａｍ受信機の電子同調回路 |
-
1987
- 1987-11-19 JP JP29282487A patent/JP3226171B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01133410A (ja) | 1989-05-25 |
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|---|---|---|---|
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