JP5314705B2 - Ａｄ変換装置、ｄａ変換装置および調整方法 - Google Patents

Description

本発明は、ＡＤ変換装置、ＤＡ変換装置および調整方法に関する。特に本発明は、複数のＤＡ変換器を有するＡＤ変換装置、ＤＡ変換装置および調整方法に関する。米国において本出願は、米国出願１２／３４２０７８（出願日：２００８年１２月２３日）の継続出願である。

電荷再配分型のＡＤ変換装置が知られている（例えば、特許文献１参照。）。特許文献１に記載されたＡＤ変換装置は、容量アレイ型のメインＤＡ変換器と、容量アレイ型の補正ＤＡ変換器と、コンパレータと、コントロールロジックとを備える。

メインＤＡ変換器は、コントロールロジックから与えられたデータに応じたアナログ電圧を出力する。補正ＤＡ変換器は、メインＤＡ変換器の１ＬＳＢ未満の分解能を表すデータがコントロールロジックから与えられ、与えられたデータに応じたアナログ電圧を出力する。コンパレータは、メインＤＡ変換器から出力された電圧および補正ＤＡ変換器から出力された電圧を加算した加算電圧と、入力電圧とを比較する。

コントロールロジックは、メインＤＡ変換器および補正ＤＡ変換器に与えるデータを変化させて、入力電圧と加算電圧とが一致するデータをサーチする。そして、コントロールロジックは、入力電圧と加算電圧とが一致したデータを外部に出力する。

ここで、コントロールロジックは、メインＤＡ変換器のＤＮＬ（Ｄｉｆｆｅｒｅｎｔｉａｌ Ｎｏｎ Ｌｉｎｅａｒｉｔｙ）に応じて補正されたデータを、メインＤＡ変換器および補正ＤＡ変換器に与える。より詳しくは、コントロールロジックは、ＤＮＬに応じて補正されたデータの整数部をメインＤＡ変換器に与える。また、コントロールロジックは、ＤＮＬに応じて補正されたデータの小数部を補正ＤＡ変換器に与える。これにより、特許文献１に記載されたＡＤ変換装置は、１ＬＳＢ未満の精度でＤＮＬが補正された電圧を出力することができる。

また、複数のＡＤ変換器を備えるインタリーブ型のＡＤ変換装置が知られている。また、正側ＡＤ変換器および負側ＡＤ変換器を備え、差動信号をＡＤ変換する差動型のＡＤ変換装置も知られている。

ところで、インタリーブ型および差動型のような複数のＡＤ変換器を備えるＡＤ変換装置は、それぞれのＡＤ変換器のリニアリティ誤差が小さくても、複数のＡＤ変換器の互いのゲインが異なる場合、全体として大きなリニアリティ誤差を発生する。従って、校正用ＤＡコンバータを用いてそれぞれのＡＤ変換器の入出力特性を精度良く測定し、これらの測定結果に基づきそれぞれのＡＤ変換器の入出力特性を補正することにより、ＡＤ変換装置の全体のリニアリティ誤差を小さくしていた。

しかし、このようにリニアリティ誤差を補正する場合、精度の良い校正用ＤＡコンバータを用いなければならない。従って、このようなＡＤ変換装置は、コストが高くなってしまっていた。

米国特許公開公報 ＵＳ２００７／０１３２６２６

そこで本発明の１つの側面においては、上記の課題を解決することのできるＡＤ変換装置、ＤＡ変換装置および調整方法を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

本発明の第１の態様によると、入力データの各ビットに対応する複数のビットコンデンサを含むＤＡ変換器と、前記ＤＡ変換器の出力電圧からアナログの入力電圧を減じた差分電圧を基準電圧と比較する比較部と、前記差分電圧が前記基準電圧と略一致するような前記入力データのデータ値を検出して当該データ値を前記入力電圧に応じたデジタルデータとして出力する制御部とをそれぞれ有する第１のＡＤ変換部および第２のＡＤ変換部と、同一のビットに対応する、前記第１のＡＤ変換部の前記ＤＡ変換器および前記第２のＡＤ変換部の前記ＤＡ変換器内のビットコンデンサ同士を直列に接続して、２つのビットコンデンサ間の電圧が、２つのビットコンデンサの両端電圧の中点に近づくように少なくとも一方のビットコンデンサの容量を調整する調整部と、を備えるＡＤ変換装置、および、調整方法を提供する。

本発明の第２の態様によると、入力データの各ビットに対応する複数のビットコンデンサを有する第１ＤＡ変換器および第２ＤＡ変換器と、同一のビットに対応する前記第１ＤＡ変換器および前記第２ＤＡ変換器のビットコンデンサ同士を直列に接続して、２つのビットコンデンサ間の電圧が、２つのビットコンデンサの両端電圧の中点に近づくように少なくとも一方のビットコンデンサの容量を調整する調整部と、を備えるＤＡ変換装置を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。

図１は、本実施形態に係るＡＤ変換装置１０の構成を示す。 図２は、各ＡＤ変換部１２の構成を示す。 図３は、補正データ出力部３２の構成の一例を、メインＤＡ変換器３０、サブＤＡ変換器３４および加算部３６とともに示す。 図４は、ＡＤ変換装置１０によるＡＤ変換処理フローを示す。 図５は、調整部１８による、複数のＡＤ変換部１２の調整処理フローを示す。 図６は、電荷再配分型のメインＤＡ変換器３０の構成の第１例を示す。 図７は、電荷再配分型のメインＤＡ変換器３０の構成の第２例を示す。 図８は、電荷再配分型のメインＤＡ変換器３０の構成の第３例を示す。 図９は、調整部１８の処理フローのより具体的な一例を示す。 図１０は、図９のステップＳ３１において、第１のＡＤ変換部１２−１内の比較部２２のオフセット誤差を測定する場合の制御例を示す。 図１１は、図９のステップＳ３２において、第１のＡＤ変換部１２−１内のＤＡ変換器２０について、一の補正対象ビットに対応するビット毎の補正データを測定する場合の制御例を示す。 図１２は、図９のステップＳ３８において、第１の出力端子間スイッチ１６−１を接続状態として、第２のＡＤ変換部１２−２内のＤＡ変換器２０について、一の補正対象ビットに対応するビット毎の補正データを測定する場合の制御例を示す。 図１３は、本実施形態の変形例に係るＡＤ変換装置１０が備える第１のＡＤ変換部１２−１および第２のＡＤ変換部１２−２の構成を示す。

以下、発明の実施の形態を通じて本発明の一側面を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本実施形態に係るＡＤ変換装置１０の構成を示す。ＡＤ変換装置１０は、アナログの入力電圧Ｖ_ＩＮをＡＤ変換してデジタルの出力データを出力する。

ＡＤ変換装置１０は、複数のＡＤ変換部１２と、多重化部１４と、複数の出力端子間スイッチ１６と、調整部１８とを備える。本実施形態において、ＡＤ変換装置１０は、複数のＡＤ変換部１２として第１〜第４のＡＤ変換部１２−１〜１２−４を備え、複数の出力端子間スイッチ１６として第１〜第３の出力端子間スイッチ１６−１〜１６−３を備える。

各ＡＤ変換部１２は、逐次比較型のＡＤ変換を行う。各ＡＤ変換部１２は、入力データの各ビットに対応する複数のビットコンデンサを含むＤＡ変換器を有する。複数のビットコンデンサは、ＤＡ変換器の出力端子に接続される。

また、複数のＡＤ変換部１２は、入力電圧Ｖ_ＩＮをインタリーブしてＡＤ変換してデジタルの出力データＤ_ＯＵＴとして出力してよい。即ち、各ＡＤ変換部１２は、互いに位相が異なる同一周波数のサンプリングクロックが与えられ、与えられたサンプリングクロックのタイミングにおいて入力電圧Ｖ_ＩＮをサンプルしてＡＤ変換してよい。

多重化部１４は、複数のＡＤ変換部１２から出力された出力データのそれぞれを、位相順に巡回的に選択して多重化する。そして、多重化部１４は、多重化した出力データ列を出力する。このような多重化部１４は、サンプリングクロックの周波数より高い変換周波数により入力電圧Ｖ_ＩＮをＡＤ変換した場合と同等の出力データ列を出力することができる。

複数の出力端子間スイッチ１６のそれぞれは、複数のＡＤ変換部１２のうちの隣接する２個のＡＤ変換部１２内のＤＡ変換器における出力端子同士を接続するか否かを切り換える。本例において、第１の出力端子間スイッチ１６−１は、第１のＡＤ変換部１２−１内のＤＡ変換器における出力端子と、第２のＡＤ変換部１２−２内のＤＡ変換器における出力端子とを接続するか否かを切り換える。第２の出力端子間スイッチ１６−２は、第２のＡＤ変換部１２−２内のＤＡ変換器における出力端子と、第３のＡＤ変換部１２−３内のＤＡ変換器における出力端子とを接続するか否かを切り換える。第３の出力端子間スイッチ１６−３は、第３のＡＤ変換部１２−３内のＤＡ変換器における出力端子と、第４のＡＤ変換部１２−４内のＤＡ変換器における出力端子とを接続するか否かを切り換える。

調整部１８は、複数のＡＤ変換部１２のそれぞれにおける入力電圧に対する出力データの特性（即ち、入出力特性）を調整する。より詳しくは、調整部１８は、第１の出力端子間スイッチ１６−１を接続状態として、第１のＡＤ変換部１２−１のＤＡ変換器および第２のＡＤ変換部１２−２のＤＡ変換器内の同一のビットに対応するビットコンデンサ同士を直列に接続する。この場合において、調整部１８は、ビットコンデンサを予め放電して、ビットコンデンサが蓄積する初期電荷を０とする。そして、調整部１８は、同一のビットに対応する、２つのビットコンデンサ間の電圧が、２つのビットコンデンサの両端電圧の中点に近づくように少なくとも一方のビットコンデンサの容量を調整する。これにより、調整部１８は、第１のＡＤ変換部１２−１のＤＡ変換器および第２のＡＤ変換部１２−２のＤＡ変換器内の同一のビットに対応するビットコンデンサの容量を、一致させることができる。

更に、調整部１８は、第２の出力端子間スイッチ１６−２を接続状態として、第２のＡＤ変換部１２−２のＤＡ変換器および第３のＡＤ変換部１２−３のＤＡ変換器内の同一のビットに対応するビットコンデンサ同士を直列に接続する。この場合も、調整部１８は、ビットコンデンサを予め放電して、ビットコンデンサが蓄積する初期電荷を０とする。そして、調整部１８は、同一のビットに対応する、２つのビットコンデンサ間の電圧が、２つのビットコンデンサの両端電圧の中点に近づくように、第３のＡＤ変換部１２−３のＤＡ変換器内のビットコンデンサの容量を調整する。これにより、調整部１８は、第３のＡＤ変換部１２−３のＤＡ変換器のビットコンデンサの容量を、第２のＡＤ変換部１２−２のＤＡ変換器内の同一のビットに対応するビットコンデンサの容量に一致させることができる。

更に、調整部１８は、第３の出力端子間スイッチ１６−３を接続状態として、第３のＡＤ変換部１２−３のＤＡ変換器および第４のＡＤ変換部１２−４のＤＡ変換器内の同一のビットに対応するビットコンデンサ同士を直列に接続する。この場合も、調整部１８は、ビットコンデンサを予め放電して、ビットコンデンサが蓄積する初期電荷を０とする。そして、調整部１８は、同一のビットに対応する、２つのビットコンデンサ間の電圧が、２つのビットコンデンサの両端電圧の中点に近づくように、第４のＡＤ変換部１２−４のＤＡ変換器内のビットコンデンサの容量を調整する。これにより、調整部１８は、第４のＡＤ変換部１２−４のＤＡ変換器のビットコンデンサの容量を、第３のＡＤ変換部１２−３のＤＡ変換器内の同一のビットに対応するビットコンデンサの容量に一致させることができる。

図２は、各ＡＤ変換部１２の構成を示す。なお、各ＡＤ変換部１２は、内部の構成が互いに同一であってよい。

ＡＤ変換部１２は、ＤＡ変換器２０と、比較部２２と、制御部２４とを有する。ＡＤ変換部１２は、アナログの入力電圧Ｖ_ＩＮに応じた所定数ビットのデジタルの出力データＤ_ＯＵＴを出力する。

ＤＡ変換器２０は、制御部２４から与えられたデジタルの入力データに応じたアナログの電圧を発生する。本実施形態において、ＤＡ変換器２０は、メインＤＡ変換器３０と、補正データ出力部３２と、サブＤＡ変換器３４と、加算部３６とを有する。

メインＤＡ変換器３０は、制御部２４から入力データが与えられる。メインＤＡ変換器３０は、与えられた入力データに応じたメイン電圧を出力する。そして、メインＤＡ変換器３０は、メイン電圧を当該ＤＡ変換器２０の出力端子２６に与える。

本実施形態において、メインＤＡ変換器３０は、入力データの各ビットに対応する複数のビットコンデンサを含むコンデンサラダー回路を有する、電荷再配分型のＤＡ変換器である。即ち、メインＤＡ変換器３０は、サンプル時において、入力電圧Ｖ_ＩＮに応じた電荷をコンデンサラダー回路に取り込むことにより入力電圧Ｖ_ＩＮをサンプルする。メインＤＡ変換器３０は、ホールド時において、コンデンサラダー回路に取り込んだ電荷を外部に放出させずに、入力電圧Ｖ_ＩＮをホールドする。さらに、メインＤＡ変換器３０は、ホールド時において、制御部２４から入力データを受けて、入力データに応じた電圧から入力電圧Ｖ_ＩＮを減じたメイン電圧を出力する。

補正データ出力部３２は、制御部２４から入力データが与えられる。補正データ出力部３２は、与えられた入力データに応じた補正データを出力する。補正データ出力部３２は、当該入力データに応じたメインＤＡ変換器３０の理想的な電圧と、当該入力データに応じたメインＤＡ変換器３０の実際の出力電圧との誤差（リニアリティ誤差）を、相殺する電圧（補正電圧）をサブＤＡ変換器３４から出力させる補正データを出力してよい。さらに、補正データ出力部３２は、リニアリティ誤差に加えて比較部２２におけるオフセット誤差も相殺する電圧を、サブＤＡ変換器３４から出力させる補正データを出力してもよい。

サブＤＡ変換器３４は、補正データ出力部３２が出力する補正データが与えられる。サブＤＡ変換器３４は、与えられた補正データに応じた補正電圧を出力する。

本実施形態において、サブＤＡ変換器３４は、補正データの各ビットに対応する少なくとも１つの補正コンデンサを含むコンデンサラダー回路を有する、電荷再配分型のＤＡ変換器である。即ち、サブＤＡ変換器３４は、サンプル時において、入力電圧Ｖ_ＩＮに応じた電荷をコンデンサラダー回路に取り込むことにより入力電圧Ｖ_ＩＮをサンプルする。サブＤＡ変換器３４は、ホールド時において、コンデンサラダー回路に取り込んだ電荷を外部に放出させずに、入力電圧Ｖ_ＩＮをホールドする。さらに、サブＤＡ変換器３４は、ホールド時において、補正データ出力部３２から補正データを受けて、補正データに応じた電圧から入力電圧Ｖ_ＩＮを減じた補正電圧を出力する。

加算部３６は、サブＤＡ変換器３４から出力された補正電圧を、メインＤＡ変換器３０から出力されたメイン電圧に加算する。加算部３６は、一例として、サブＤＡ変換器３４の出力端とメインＤＡ変換器３０の出力端とを接続する接続ノードであってよい。このような本実施形態に係るＤＡ変換器２０は、ホールド時において、入力データに応じた電圧からアナログの入力電圧Ｖ_ＩＮを減じた差分電圧Ｖ_Ｒを出力端子２６から出力することができる。

比較部２２は、入力データに応じたＤＡ変換器２０の出力電圧からアナログの入力電圧Ｖ_ＩＮを減じた差分電圧Ｖ_Ｒを、基準電圧（例えばコモン電圧）と比較する。本実施形態において、比較部２２は、ＤＡ変換器２０の出力端子２６から出力された差分電圧Ｖ_Ｒと基準電圧とを比較して、比較結果を出力する。比較部２２は、一例として、比較電圧Ｖ_Ｒのいずれが大きいかを表す論理値を、比較結果として出力してよい。

制御部２４は、差分電圧Ｖ_Ｒが基準電圧と略一致するような入力データのデータ値を検出して当該データ値を入力電圧Ｖ_ＩＮに応じたデジタルの出力データＤ_ＯＵＴとして出力する。より詳しくは、制御部２４は、入力電圧Ｖ_ＩＮのホールド中に、ＤＡ変換器２０に対して、出力データＤ_ＯＵＴと例えば同一ビット数の入力データを与える。制御部２４は、入力データを変化させ、変化させた入力データの各値での比較部２２の比較結果に基づき入力電圧Ｖ_ＩＮと差分電圧Ｖ_Ｒとが一致する入力データを検出する。制御部２４は、一例として、入力電圧Ｖ_ＩＮと差分電圧Ｖ_Ｒとが一致する入力データを、逐次比較処理により検出してよい。

制御部２４は、一例として、入力電圧Ｖ_ＩＮ以下の最大の差分電圧Ｖ_Ｒを発生させる入力データ、または、入力電圧Ｖ_ＩＮ以上の最小の差分電圧Ｖ_Ｒを発生させる入力データを、入力電圧Ｖ_ＩＮと差分電圧Ｖ_Ｒとが一致する入力データとして検出してよい。そして、このような制御部２４は、検出した入力データを出力データＤ_ＯＵＴとして出力する。

なお、メインＤＡ変換器３０およびサブＤＡ変換器３４は、サンプル／ホールド機能を有さない構成であってよい。すなわち、メインＤＡ変換器３０およびサブＤＡ変換器３４は、入力電圧Ｖ_ＩＮが与えられず、入力データに応じた電圧を出力する機能のみを有する構成であってよい。この場合、ＡＤ変換部１２は、入力電圧Ｖ_ＩＮをサンプルおよびホールドするサンプルホールド回路と、減算部とを更に備える。減算部は、ＤＡ変換器２０から出力された電圧からサンプルホールド回路によりサンプルされた入力電圧Ｖ_ＩＮを減じた差分電圧Ｖ_Ｒを、比較部２２に与える。これにより、比較部２２は、入力電圧Ｖ_ＩＮと差分電圧Ｖ_Ｒとを比較した比較結果を出力することができる。

また、メインＤＡ変換器３０およびサブＤＡ変換器３４がサンプル／ホールド機能を有する場合であっても、ＡＤ変換部１２は、別個のサンプルホールド回路を、更に備えてよい。この場合、ＡＤ変換部１２は、ＤＡ変換器２０の前段にサンプルホールド回路を更に備える。

図３は、補正データ出力部３２の構成の一例を、メインＤＡ変換器３０、サブＤＡ変換器３４および加算部３６とともに示す。ＤＡ変換器２０は、一例として、入力データの複数のビットのそれぞれに対応して、ビット毎の補正データが設定されてよい。ビット毎の補正データは、一例として、対象のビットの値が１、他のビットの値が０とされた入力データに対する補正データと同一であってよい。

このような場合、補正データ出力部３２は、入力データの値が１のビットに対応するビット毎の補正データを累加算して、累加算結果を補正データとしてサブＤＡ変換器３４に出力する。これにより、補正データ出力部３２は、メインＤＡ変換器３０のリニアリティ誤差を、サブＤＡ変換器３４により補正させることができる。

さらに、メインＤＡ変換器３０のリニアリティ誤差は、入力データの全てのビットのうち上位側のビットの誤差に大きく依存する場合がある。そこで、ＤＡ変換器２０は、一例として、入力データの上位側の一部のビットが、補正対象ビットとして定められてよい。そして、補正データ出力部３２は、入力データの１以上の補正対象ビットのうち値が１の補正対象ビットに対応するビット毎の補正データを累加算して、累加算結果を補正データとして出力してよい。

補正データ出力部３２は、一例として、メモリ７２と、補正データ生成部７４とを含んでよい。メモリ７２は、補正対象ビットのビット毎の補正データを記憶する。

補正データ生成部７４は、入力データを制御部２４から受ける。補正データ生成部７４は、入力データの１以上の補正対象ビットのうち、値が１の補正対象ビットを選択する。補正データ生成部７４は、選択した補正対象ビットに対応するビット毎の補正データをメモリ７２から読み出して、読み出したビット毎の補正データを累加算する。そして、補正データ生成部７４は、累加算結果を、補正データとして出力する。このようにして、補正データ出力部３２は、ビット毎の補正データを累加算した補正データを出力することができる。

図４は、ＡＤ変換装置１０によるＡＤ変換処理フローを示す。ＡＤ変換装置１０は、ＡＤ変換周期（サンプリング周期）毎に、ステップＳ１２〜ステップＳ１４の処理を繰返し実行する（Ｓ１１、Ｓ１５）。

まず、ＡＤ変換装置１０は、入力電圧Ｖ_ＩＮをサンプルする（Ｓ１２）。本実施形態において、メインＤＡ変換器３０およびサブＤＡ変換器３４は、入力電圧Ｖ_ＩＮに応じた電荷をコンデンサラダー回路に取り込む。

続いて、ＡＤ変換装置１０は、サンプルした入力電圧Ｖ_ＩＮをホールドする。本実施形態において、メインＤＡ変換器３０およびサブＤＡ変換器３４は、コンデンサラダー回路に取り込んだ電荷を、外部に放出させないように制御する。そして、ＡＤ変換装置１０は、入力電圧Ｖ_ＩＮのホールド中において、入力電圧Ｖ_ＩＮに応じたデジタル値を表す出力データＤ_ＯＵＴを逐次比較処理により検出する（Ｓ１３）。

出力データＤ_ＯＵＴの検出が完了すると、続いて、ＡＤ変換装置１０は、検出した出力データＤ_ＯＵＴを外部に出力する。なお、ＡＤ変換装置１０は、当該ＡＤ変換周期において検出した出力データＤ_ＯＵＴを、当該ＡＤ変換周期以降の周期において出力してもよい。

ＡＤ変換装置１０は、以上のステップＳ１２〜ステップＳ１４の処理を、ＡＤ変化処理の終了命令が与えられるまで繰り返す。これにより、ＡＤ変換装置１０は、アナログ電圧信号をデジタルデータ系列に変換することができる。

図５は、調整部１８による複数のＡＤ変換部１２の調整処理フローを示す。本実施形態において、調整部１８は、ＡＤ変換処理に先立って、第１のＡＤ変換部１２−１から第４のＡＤ変換部１２−４を順次に１ずつ選択して、内部のＤＡ変換器２０における補正データを調整する調整処理を行う。

まず、調整部１８は、第１のＡＤ変換部１２−１のＤＡ変換器２０を調整する第１調整処理（Ｓ２１）を実行する。第１調整処理において、調整部１８は、当該ＤＡ変換器２０が出力する電圧を入力データに応じた電圧に近づけるように補正データを校正する。この場合において、調整部１８は、第１のＡＤ変換部１２−１内の比較部２２が出力する、第１のＡＤ変換部１２−１のＤＡ変換器２０の出力電圧および基準電圧の比較結果に基づいて、補正データを校正してよい。これにより、調整部１８は、第１のＡＤ変換部１２−１のＤＡ変換器内の各ビットコンデンサの容量を、予め定められた値に調整することができる。

続いて、調整部１８は、第１の調整処理の後に、第２のＡＤ変換部１２−２のＤＡ変換器２０を調整する第２調整処理（Ｓ２２）を実行する。第２調整処理において、調整部１８は、第１の出力端子間スイッチ１６−１を接続状態として、第１のＡＤ変換部１２−１内の少なくとも１つの補正コンデンサによって容量が補正されたビットコンデンサと、第２のＡＤ変換部１２−２内の、調整対象の補正データに応じた少なくとも１つの補正コンデンサによって容量が補正された、第１のＡＤ変換部１２−１と同一のビットに対応するビットコンデンサとを直列に接続する。この場合において、調整部１８は、ビットコンデンサを予め放電して、ビットコンデンサが蓄積する初期電荷を０とする。そして、調整部１８は、２つのビットコンデンサ間の電圧が、２つのビットコンデンサの両端電圧の中点に近づくように第２のＡＤ変換部１２−２内の補正データ出力部３２が出力する補正データを調整してよい。これにより、調整部１８は、第１のＡＤ変換部１２−１のＤＡ変換器および第２のＡＤ変換部１２−２のＤＡ変換器内の同一のビットに対応するビットコンデンサ同士の容量を、一致させるように調整することができる。

また、第２調整処理において、調整部１８は、第１のＡＤ変換部１２−１および第２のＡＤ変換部１２−２の少なくとも一方の比較部２２が出力する、２つのビットコンデンサの間の電圧および基準電圧の比較結果に基づいて、補正データを調整してよい。これに代えて、調整部１８は、第１のＡＤ変換部１２−１および第２のＡＤ変換部１２−２の比較部２２が出力する、２つのビットコンデンサの間の電圧および基準電圧の比較結果に基づいて、補正データを補正してもよい。

続いて、調整部１８は、第２調整処理の後に、第３のＡＤ変換部１２−３のＤＡ変換器２０を調整する第３調整処理（Ｓ２３）を実行する。第３調整処理において、調整部１８は、第２のＡＤ変換部１２−２を基準として、第２調整処理と同様に、第３のＡＤ変換部１２−３内の補正データ出力部３２が出力する補正データを調整する。

即ち、第３調整処理（Ｓ２３）において、調整部１８は、第２の出力端子間スイッチ１６−２を接続状態として、第２のＡＤ変換部１２−２内の少なくとも１つの補正コンデンサによって容量が補正されたビットコンデンサと、第３のＡＤ変換部１２−３内の、調整対象の補正データに応じた少なくとも１つの補正コンデンサによって容量が補正された、第２のＡＤ変換部１２−２と同一のビットに対応するビットコンデンサとを直列に接続する。この場合も、調整部１８は、ビットコンデンサを予め放電して、ビットコンデンサが蓄積する初期電荷を０とする。そして、調整部１８は、２つのビットコンデンサの間の電圧が、２つのビットコンデンサの両端電圧の中点に近づくように第３のＡＤ変換部１２−３内の補正データ出力部３２が出力する補正データを調整する。これにより、調整部１８は、第３のＡＤ変換部１２−３のＤＡ変換器内の各ビットコンデンサの容量を、第２のＡＤ変換部１２−２のＤＡ変換器内の同一のビットに対応するビットコンデンサ同士の容量に、一致させるように調整することができる。

続いて、調整部１８は、第３調整処理の後に、第４のＡＤ変換部１２−４のＤＡ変換器２０を調整する第４調整処理（Ｓ２４）を実行する。第４調整処理において、調整部１８は、第３のＡＤ変換部１２−３を基準として、第３調整処理と同様に、第４のＡＤ変換部１２−４内の補正データ出力部３２が出力する補正データを調整する。これにより、調整部１８は、第４のＡＤ変換部１２−４のＤＡ変換器内の各ビットコンデンサの容量を、第３のＡＤ変換部１２−３のＤＡ変換器内の同一のビットに対応するビットコンデンサ同士の容量に、一致させるように調整することができる。

以上の処理により、調整部１８は、第１のＡＤ変換部１２−１内のＤＡ変換器２０の入出力特性を予め定められた特性に調整することができる。さらに、調整部１８は、第２〜第４のＡＤ変換部１２−２〜１２−４内の各ＤＡ変換器２０の入出力特性を、第１のＤＡ変換器２０−１内のＤＡ変換器２０の入出力特性に一致させることができる。

このようなＡＤ変換装置１０によれば、複数のＡＤ変換部１２のそれぞれの入出力特性を、簡単に精度良く一致させることができる。これにより、ＡＤ変換装置１０によれば、リニアリティ誤差の小さい精度の良いＡＤ変換を実行することができる。

図６は、電荷再配分型のメインＤＡ変換器３０の構成の第１例を示す。図７は、電荷再配分型のメインＤＡ変換器３０の構成の第２例を示す。図８は、電荷再配分型のメインＤＡ変換器３０の構成の第３例を示す。なお、メインＤＡ変換器３０およびサブＤＡ変換器３４は、与えられるデータ（入力データまたは補正データ）のビット数が異なる点、および、メインＤＡ変換器３０においてビットコンデンサ５４と称している部材が、サブＤＡ変換器３４においては補正コンデンサと称される部材となる点において相違する。しかし、メインＤＡ変換器３０およびサブＤＡ変換器３４は、その他の点においては略同一機能および構成を有するので、図６、図７および図８においてサブＤＡ変換器３４についての説明を省略する。

メインＤＡ変換器３０は、サンプルスイッチ５０と、ダミーコンデンサ５２と、ダミー用スイッチ５３と、複数のビットコンデンサ５４と、複数の第１スイッチ５６とを備える。サンプルスイッチ５０は、当該メインＤＡ変換器３０の出力端６２と、基準電位との間に配置される。サンプルスイッチ５０は、サンプル時において、出力端６２と基準電位とを短絡する。サンプルスイッチ５０は、ホールド時において、出力端６２と基準電位とを開放する。

ダミーコンデンサ５２は、一端がダミー用スイッチ５３を介して基準電位または入力電圧Ｖ_ＩＮに接続される。また、ダミーコンデンサ５２は、基準電位または入力電圧Ｖ_ＩＮが接続されていない他端（以下、ダミーコンデンサ５２の他端という。）が出力配線６４を介して、当該メインＤＡ変換器３０の出力端６２に接続される。ダミー用スイッチ５３は、サンプル時において、ダミーコンデンサ５２の出力配線６４が接続されていない一端を、入力電圧Ｖ_ＩＮに接続する。ダミー用スイッチ５３は、ホールド時において、ダミーコンデンサ５２の出力配線６４が接続されていない一端を、基準電位に接続する。

複数のビットコンデンサ５４のそれぞれは、入力データの複数のビットのそれぞれに対応して設けられ、入力データの各ビットの重みに応じた容量を有する。メインＤＡ変換器３０は、一例として、入力データの下位１ビット目（最下位ビット）に対応する第１のビットコンデンサ５４−１と、入力データの下位２ビット目に対応する第２のビットコンデンサ５４−２と、…、入力データの最上位ビットに対応する第Ｎ（Ｎは入力データのビット数）のビットコンデンサ５４−Ｎとを備えてよい。

複数のビットコンデンサ５４のそれぞれは、一端が、ダミーコンデンサ５２の他端と出力端６２との間を接続する出力配線６４に、接続される。さらに、複数のビットコンデンサ５４は、一例として、当該メインＤＡ変換器３０の出力端６２側の出力配線６４に、より上位のビットに対応するビットコンデンサ５４が接続される。なお、複数のビットコンデンサ５４は、サブＤＡ変換器３４においては、補正データの複数のビットのそれぞれに対応して設けられ、補正データの各ビットの重みに応じた容量を有する補正コンデンサとして機能する。

複数の第１スイッチ５６は、入力データの複数のビットに対応して設けられる。メインＤＡ変換器３０は、一例として、入力データの下位から１ビット目に対応する第１の第１スイッチ５６−１と、入力データの下位から２ビット目に対応する第２の第１スイッチ５６−２と、…、入力データの最上位ビットに対応する第Ｎの第１スイッチ５６−Ｎとを備えてよい。

複数の第１スイッチ５６のそれぞれは、サンプル時において、対応するビットコンデンサ５４の出力配線６４が接続されていない他端（以下、ビットコンデンサ５４の他端という。）を、入力電圧Ｖ_ＩＮに接続する。また、複数の第１スイッチ５６のそれぞれは、ホールド時において、対応するビットコンデンサ５４の他端を、入力データの対応するビットの値に応じて、参照電位または基準電位に接続する。複数の第１スイッチ５６のそれぞれは、一例として、入力データの対応するビットの値が１の場合、対応するビットコンデンサ５４の他端を参照電位Ｖ_ＲＥＦに接続してよい。複数の第１スイッチ５６のそれぞれは、一例として、入力データの対応するビットの値が０の場合、対応するビットコンデンサ５４の他端を基準電位に接続してよい。

さらに、メインＤＡ変換器３０は、図７および図８に示されるように、少なくとも１つの直列コンデンサ６０を更に備えてもよい。直列コンデンサ６０は、出力配線６４上に直列に挿入して配置される。すなわち、各直列コンデンサ６０は、隣接する２つのビットコンデンサ５４の間の出力配線６４に、挿入して配置される。直列コンデンサ６０を備えるメインＤＡ変換器３０は、出力端６２側から見た全体の合成容量を小さくすることができる。

メインＤＡ変換器３０は、図７に示されるように、隣接する２つのビットコンデンサ５４の全ての間に、直列コンデンサ６０を備えてよい。これに代えて、メインＤＡ変換器３０は、図８に示されるように、隣接する２つのビットコンデンサ５４の全ての間のうちのいずれかに、直列コンデンサ６０を備えてもよい。

このようなメインＤＡ変換器３０は、一のビットコンデンサ５４の容量が、当該一のビットコンデンサ５４より下位のビット側の出力配線６４に接続された、ビットコンデンサ５４、直列コンデンサ６０およびダミーコンデンサ５２の合成容量と同一とされるように、それぞれのコンデンサの容量が設定される。すなわち、ｋビット目のビットコンデンサ５４の容量Ｃｋと、当該ｋビット目のビットコンデンサ５４が接続された出力配線６４の接続点から下位側（ダミーコンデンサ５２側）を見た回路の合成容量とが同一となるように、それぞれのコンデンサの容量が設定される。これにより、メインＤＡ変換器３０は、入力データの複数のビットの各値に応じて、対応するビットの重みに比例した容量を、参照電位Ｖ_ＲＥＦまたは基準電位に切り換えて接続することができる。

このような電荷再配分型のメインＤＡ変換器３０は、サンプル時において、サンプルスイッチ５０がオンして出力端６２が基準電位に接続され、且つ、複数の第１スイッチ５６が入力電圧Ｖ_ＩＮを選択して複数のビットコンデンサ５４の他端のそれぞれに入力電圧Ｖ_ＩＮが印加される。これによりメインＤＡ変換器３０は、サンプル時において、入力電圧Ｖ_ＩＮに応じた電荷を取り込んで、入力電圧Ｖ_ＩＮをサンプルすることができる。

また、このような電荷再配分型のメインＤＡ変換器３０は、ホールド時において、サンプルスイッチ５０がオフして出力端６２が開放され、且つ、複数のビットコンデンサ５４の他端のそれぞれに対する入力電圧Ｖ_ＩＮの印加が停止される。これにより、メインＤＡ変換器３０は、ホールド時において、入力電圧Ｖ_ＩＮに応じた電荷を外部に放出させないので、出力端６２に対して入力電圧Ｖ_ＩＮの逆電圧（−Ｖ_ＩＮ）を印加して、この電圧をホールドすることができる。

これに加えて、ホールド時において、複数のビットコンデンサ５４のそれぞれは、入力データの対応するビットの値が１の場合には他端に参照電位Ｖ_ＲＥＦが接続され、入力データの対応するビットの値が０の場合には他端に基準電位が接続される。これにより、出力端６２は、値が１のビットの重みを合計した値に比例した容量を介して参照電位Ｖ_ＲＥＦに接続され、値が０のビットの重みを合計した値に比例した容量を介して基準電位に接続される。

従って、ホールド時において、入力電圧Ｖ _ＩＮ が０であると仮定すると、ダミーコンデンサ５２および複数のビットコンデンサ５４は、入力データに応じて下記式（１）により表される差分電圧Ｖ_Ｒ 'を、当該メインＤＡ変換器３０の出力端６２に印加することができる。なお、式（１）において、Ｔ_１は入力データの下位から第１ビット目（最下位ビット）の値を示し、Ｔ_２は入力データの下位から第２ビット目の値を示し、…、Ｔ_Ｎは入力データの下位から第Ｎビット目（最上位ビット）の値を示す。
Ｖ_Ｒ '＝｛（Ｖ_ＲＥＦ／２^１）×（Ｔ_Ｎ）＋（Ｖ_ＲＥＦ／２^２）×（Ｔ_Ｎ−１）＋…＋（Ｖ_ＲＥＦ／２^Ｎ−１）×（Ｔ_２）＋（Ｖ_ＲＥＦ／２^Ｎ）×（Ｔ_１）｝ …（１）

以上から、ホールド時において、出力端６２には、入力電圧Ｖ_ＩＮの逆電圧（−Ｖ_ＩＮ）と、上記式（１）により表される入力電圧Ｖ _ＩＮ が０であると仮定した場合における入力データに応じた差分電圧Ｖ_Ｒ 'とが印加される。従って、電荷再配分型のメインＤＡ変換器３０は、ホールド時において、入力電圧Ｖ_ＩＮの逆電圧（−Ｖ_ＩＮ）と、入力データに応じた電圧とを加算した電圧（即ち、実際の差分電圧Ｖ_Ｒ）を、出力端６２から出力することができる。

図９は、調整部１８の処理フローのより具体的な一例を示す。ＤＡ変換器２０が図６〜図８に示されるようなメインＤＡ変換器３０およびサブＤＡ変換器３４を有する場合、調整部１８は、一例として、ステップＳ３１〜ステップＳ４０の処理を実行してよい。

まず、調整部１８は、第１のＡＤ変換部１２−１内における比較部２２のオフセット誤差を測定する（Ｓ３１）。なお、ステップＳ３１における、第１のＡＤ変換部１２−１内の比較部２２のオフセット誤差の測定方法については、詳細を図１０において説明する。

続いて、調整部１８は、第１のＡＤ変換部１２−１内のＤＡ変換器２０について、補正対象ビットのそれぞれに対するビット毎の補正データを測定する（Ｓ３２）。なお、ステップＳ３２における、第１のＡＤ変換部１２−１内のＤＡ変換器２０についてのビット毎の補正データの測定方法については、詳細を図１１において説明する。

続いて、調整部１８は、ステップＳ３２において測定された補正対象ビットのビット毎の補正データのそれぞれから、ステップＳ３１において測定されたオフセット誤差を減じる。そして、調整部１８は、オフセット誤差を減じたビット毎の補正データのそれぞれを、第１のＡＤ変換部１２−１内の補正データ出力部３２に設定する（Ｓ３３）。調整部１８は、一例として、第１のＡＤ変換部１２−１の補正データ出力部３２内のメモリ７２に、オフセット誤差が除かれたビット毎の補正データを書き込んでよい。以上のステップＳ３１からＳ３３の処理により、調整部１８は、第１のＡＤ変換部１２−１内の比較部２２のオフセット誤差およびＤＡ変換器２０のリニアリティ誤差を相殺させる補正データを、補正データ出力部３２から出力させることができる。

続いて、調整部１８は、第２のＡＤ変換部１２−２から第４のＡＤ変換部１２−４を順次に１ずつ選択して、選択した調整対象のＡＤ変換部１２について、以下のステップＳ３５からステップＳ３９の各処理を実行する（Ｓ３４、Ｓ４０）。

なお、以下、調整対象のＡＤ変換部１２を、第ＭのＡＤ変換部１２−Ｍとする（Ｍは２以上の整数を表わす。）。また、調整対象のＡＤ変換部１２の直前に調整対象として選択された調整済みのＡＤ変換部１２を、第（Ｍ−１）のＡＤ変換部１２−（Ｍ−１）とする。さらに、第（Ｍ−１）のＡＤ変換部１２−（Ｍ−１）と、第ＭのＡＤ変換部１２−Ｍとの間に設けられた出力端子間スイッチ１６を、第（Ｍ−１）の出力端子間スイッチ１６−（Ｍ−１）とする。

まず、調整部１８は、第ＭのＡＤ変換部１２−Ｍ内の比較部２２のオフセット誤差を測定する（Ｓ３５）。本ステップＳ３５における第ＭのＡＤ変換部１２−Ｍ内の比較部２２のオフセット誤差の測定方法は、図１０において詳細を説明する、ステップＳ３１における第１のＡＤ変換部１２−１内の比較部２２のオフセット誤差の測定方法と同様である。

続いて、調整部１８は、第（Ｍ−１）の出力端子間スイッチ１６−（Ｍ−１）を接続状態とする（Ｓ３６）。続いて、調整部１８は、第（Ｍ−１）の出力端子間スイッチ１６−（Ｍ−１）を接続状態として、第ＭのＡＤ変換部１２−Ｍ内の比較部２２のオフセット誤差を測定する（Ｓ３７）。比較部２２のオフセット誤差は、当該比較部２２の入力端に接続される容量に応じて変化する。従って、第（Ｍ−１）の出力端子間スイッチ１６−（Ｍ−１）を接続状態とした場合、第ＭのＡＤ変換部１２−Ｍ内の比較部２２のオフセット誤差は、ステップＳ３５において測定されたオフセット誤差とは異なる値となる。本ステップＳ３７におけるオフセット誤差の測定方法は、図１０において詳細を説明する、ステップＳ３１における第１のＡＤ変換部１２−１内の比較部２２のオフセット誤差の測定方法と同様である。

続いて、調整部１８は、第（Ｍ−１）の出力端子間スイッチ１６−（Ｍ−１）を接続状態として、第ＭのＡＤ変換部１２−Ｍ内のＤＡ変換器２０について、補正対象ビット毎に、ビット毎の補正データを測定する（Ｓ３８）。なお、ステップＳ３８における、第ＭのＡＤ変換部１２−Ｍ内のＤＡ変換器２０のビット毎の補正データの測定方法については、詳細を図１２において説明する。

続いて、調整部１８は、ステップＳ３８において測定された補正対象ビットのビット毎の補正データのそれぞれから、ステップＳ３５において測定されたオフセット誤差およびステップＳ３７において測定されたオフセット誤差を減じる。

そして、調整部１８は、オフセット誤差を減じたビット毎の補正データのそれぞれを、第ＭのＡＤ変換部１２−Ｍ内の補正データ出力部３２に設定する（Ｓ３９）。調整部１８は、一例として、第ＭのＡＤ変換部１２−Ｍの補正データ出力部３２内のメモリ７２に、オフセット誤差が除かれたビット毎の補正データを書き込んでよい。以上のステップＳ３５からＳ３９の処理により、調整部１８は、第ＭのＡＤ変換部１２−Ｍ内のＤＡ変換器２０の入力出力特性を、第（Ｍ−１）のＡＤ変換部１２−（Ｍ−１）内のＤＡ変換器２０の入力出力特性と一致させるような補正データを、補正データ出力部３２から出力させることができる。

図１０は、図９のステップＳ３１において、第１のＡＤ変換部１２−１内の比較部２２のオフセット誤差を測定する場合の制御例を示す。なお、図９のステップＳ３５およびステップＳ３７において、第ＭのＡＤ変換部１２−Ｍ内の比較部２２のオフセット誤差を測定する場合の接続例も同様である。

比較部２２のオフセット誤差を測定する場合、調整部１８は、複数のビットコンデンサ５４の他端を基準電位に接続させるように、メインＤＡ変換器３０を設定する。このように設定された結果、メインＤＡ変換器３０は、出力端子２６に基準電位を印加する。

続いて、調整部１８は、メインＤＡ変換器３０を以上のように設定した状態として、サブＤＡ変換器３４に対して補正データに代えてサーチデータを与える。調整部１８は、サーチデータを変化させ、変化させたサーチデータの各値での比較部２２の比較結果に基づき出力端子２６の出力電圧とオフセット電圧Ｖ_{ＯＦＦＳＥＴ}とが一致するサーチデータを検出する。

ここで、比較部２２は、理想的には、出力端子２６の出力電圧と基準電位とを比較した結果を出力する。しかし、比較部２２は、実際には、基準電圧にオフセット誤差Ｖ_{ＯＦＦＳＥＴ}を加えた電圧と、出力端子２６の出力電圧とを比較した結果を出力する。従って、このようにして検出されたサーチデータは、比較部２２のオフセット誤差電圧Ｖ_{ＯＦＦＳＥＴ}を、サブＤＡ変換器３４を用いてＡＤ変換した結果と等しい。このことから、調整部１８は、このようにしてサーチデータを検出することにより、比較部２２のオフセット誤差を表わすデータを取得することができる。

なお、この場合において、調整部１８は、サブＤＡ変換器３４に与える参照電位として、正側参照電位Ｖ_ＲＥＦＰと、正側参照電位Ｖ_ＲＥＦＰに対して基準電位を挟んで対称の負側参照電位Ｖ_ＲＥＦＮとを切り換えてよい。これにより、調整部１８は、基準電位に対して正側のオフセット誤差および負側のオフセット誤差電圧を、測定することができる。

図１１は、図９のステップＳ３２において、第１のＡＤ変換部１２−１内のＤＡ変換器２０について、一の補正対象ビットに対応するビット毎の補正データを測定する場合の制御例を示す。第１のＡＤ変換部１２−１内のＤＡ変換器２０について、一の補正対象ビット（下位からｋ番目のビット）に対応するビット毎の補正データを測定する場合、調整部１８は、次のように、第１のＡＤ変換部１２−１内のＤＡ変換器２０におけるメインＤＡ変換器３０を設定する。

すなわち、調整部１８は、一の補正対象ビットより下位のビット（下位から１〜（ｋ−１）番目のビット）に対応するビットコンデンサ５４の他端を負側参照電位Ｖ_ＲＥＦＮに接続する。調整部１８は、一の補正対象ビット（下位からｋ番目のビット）に対応するビットコンデンサ５４の他端を正側参照電位Ｖ_ＲＥＦＰに接続する。調整部１８は、一の補正対象ビットより上位のビット（下位から（ｋ＋１）〜Ｎ番目のビット）に対応するビットコンデンサ５４の他端を基準電位に接続する。

一の補正対象ビット（ｋ番目のビット）に割り付けられた容量（Ｃｋ）と、一の補正対象ビット（ｋ番目のビット）より下位のビットに割り付けられた容量の合成容量（Ｃｅｑ（１〜ｋ−１）とは、理想的には同一である。従って、このように設定された結果、メインＤＡ変換器３０は、理想的には、出力端子２６に基準電位を印加する。

しかしながら、一の補正対象ビット（ｋ番目のビット）に割り付けられた容量（Ｃｋ）は、誤差容量（ΔＣｋ＿ｅｒｒ）を含む。従って、このように設定された結果、メインＤＡ変換器３０は、現実には、基準電位から誤差容量（ΔＣｋ＿ｅｒｒ）に応じた電位分ずれた電圧を出力端子２６に印加する。

そこで、メインＤＡ変換器３０を以上のように設定した状態において、調整部１８は、サブＤＡ変換器３４に対して補正データに代えてサーチデータを与える。そして、調整部１８は、サーチデータを変化させ、変化させたサーチデータの各値での比較部２２の比較結果に基づき出力端子２６の出力電圧と基準電位とが一致するサーチデータを検出する。

このようにして検出されたサーチデータは、一の補正対象ビットの誤差容量（ΔＣｋ＿ｅｒｒ）に応じた電圧を、サブＤＡ変換器３４を用いてＡＤ変換した結果と等しい。従って、調整部１８は、このように検出したサーチデータに基づき、一の補正対象ビットに対応するビット毎の補正データを決定する。調整部１８は、一例として、一の補正対象ビットの誤差容量（ΔＣｋ＿ｅｒｒ）に応じた電圧を相殺する補正電圧を、サブＤＡ変換器３４から出力させるようなデータを、一の補正対象ビットに対応するビット毎の補正データとしてよい。

なお、この場合において、調整部１８は、サブＤＡ変換器３４に与える参照電位として、正側参照電位Ｖ_ＲＥＦＰと負側参照電位Ｖ_ＲＥＦＮとを切り換えてよい。これにより、調整部１８は、ｋ番目のビットに割り付けられた容量Ｃｋが理想値より大きい場合および理想値より小さい場合のいずれの場合も、出力端子２６の出力電圧を測定することができる。

図１２は、図９のステップＳ３８において、第１の出力端子間スイッチ１６−１を接続状態として、第２のＡＤ変換部１２−２内のＤＡ変換器２０について、一の補正対象ビットに対応するビット毎の補正データを測定する場合の制御例を示す。第１の出力端子間スイッチ１６−１を接続状態として、第２のＡＤ変換部１２−２内のＤＡ変換器２０について、一の補正対象ビット（下位からｋ番目のビット）に対応するビット毎の補正データを測定する場合、調整部１８は、次のように、第１のＡＤ変換部１２−１内のＤＡ変換器２０におけるメインＤＡ変換器３０を設定する。

すなわち、調整部１８は、第１のＡＤ変換部１２−１内のメインＤＡ変換器３０における、一の補正対象ビットより下位のビット（下位から１〜（ｋ−１）番目のビット）に対応するビットコンデンサ５４の他端を基準電位に接続する。調整部１８は、第１のＡＤ変換部１２−１内のメインＤＡ変換器３０における、一の補正対象ビット（下位からｋ番目のビット）に対応するビットコンデンサ５４の他端を負側参照電位Ｖ_ＲＥＦＮに接続する。調整部１８は、第１のＡＤ変換部１２−１内のメインＤＡ変換器３０における、一の補正対象ビットより上位のビット（下位から（ｋ＋１）〜Ｎ番目のビット）に対応するビットコンデンサ５４の他端を基準電位に接続する。

更に、調整部１８は、第１のＡＤ変換部１２−１内のメインＤＡ変換器３０について測定された、ｋ番目のビットに対応するビット毎の補正データを、第１のＡＤ変換部１２−１内のＤＡ変換器２０におけるサブＤＡ変換器３４に与える。これにより、調整部１８は、第１のＡＤ変換部１２−１内のメインＤＡ変換器３０における、補正対象ビット（ｋ番目のビット）のビットコンデンサ５４の容量を予め定められた値に補正することができる。

さらに、調整部１８は、次のように、第２のＡＤ変換部１２−２内のＤＡ変換器２０におけるメインＤＡ変換器３０を設定する。すなわち、調整部１８は、第２のＡＤ変換部１２−２内のメインＤＡ変換器３０における、一の補正対象ビットより下位のビット（下位から１〜（ｋ−１）番目のビット）に対応するビットコンデンサ５４の他端を基準電位に接続する。調整部１８は、第２のＡＤ変換部１２−２内のメインＤＡ変換器３０における、一の補正対象ビット（下位からｋ番目のビット）に対応するビットコンデンサ５４の他端を正側参照電位Ｖ_ＲＥＦＰに接続する。調整部１８は、第２のＡＤ変換部１２−２内のメインＤＡ変換器３０における、一の補正対象ビットより上位のビット（下位から（ｋ＋１）〜Ｎ番目のビット）に対応するビットコンデンサ５４の他端を基準電位に接続する。

以上のように設定した状態において、調整部１８は、第２のＡＤ変換部１２−２内のＤＡ変換器２０におけるサブＤＡ変換器３４に対して補正データに代えてサーチデータを与える。そして、調整部１８は、サーチデータを変化させて、変化させたサーチデータの各値での比較部２２の比較結果に基づき、第２のＡＤ変換部１２−２内のＤＡ変換器２０の出力端子２６の出力電圧と基準電位とが一致するサーチデータを検出する。

ここで、第１のＡＤ変換部１２−１内のメインＤＡ変換器３０における一の補正対象ビットに対応するビットコンデンサ５４の他端は、負側参照電位Ｖ_ＲＥＦＮに接続され、第２のＡＤ変換部１２−２内のメインＤＡ変換器３０における一の補正対象ビットに対応するビットコンデンサ５４の他端は、正側参照電位Ｖ_ＲＥＦＰに接続される。さらに、第１のＡＤ変換部１２−１のＤＡ変換器２０の出力端子２６と、第２のＡＤ変換部１２−２のＤＡ変換器２０の出力端子２６とは、出力端子間スイッチ１６により接続されている。従って、第１のＡＤ変換部１２−１内のメインＤＡ変換器３０における、サブＤＡ変換器３４により補正された一の補正対象ビットのビットコンデンサ５４の容量と、第２のＡＤ変換部１２−２内のメインＤＡ変換器３０における、サブＤＡ変換器３４により補正された一の補正対象ビットのビットコンデンサ５４の容量とが、同一であれば、第２のＡＤ変換部１２−２内のＤＡ変換器２０の出力端子２６の電位は、負側参照電位Ｖ_ＲＥＦＮと正側参照電位Ｖ_ＲＥＦＰとの中点電位（即ち、基準電位）となる。

このことから、このように検出したサーチデータは、第２のＡＤ変換部１２−２内のメインＤＡ変換器３０における、サブＤＡ変換器３４により補正された一の補正対象ビットのビットコンデンサ５４の容量を、第１のＡＤ変換部１２−１内のメインＤＡ変換器３０における、サブＤＡ変換器３４により補正された一の補正対象ビットのビットコンデンサ５４の容量と同一にする補正データと等しい。従って、調整部１８は、このように検出したサーチデータを、第２のＡＤ変換部１２−２内のＤＡ変換器２０における一の補正対象ビットに対応するビット毎の補正データとして決定する。

なお、この場合において、調整部１８は、第１のＡＤ変換部１２−１内の比較部２２による比較結果に基づき、第２のＡＤ変換部１２−２内のＤＡ変換器２０の出力端子２６の出力電圧と基準電位とが一致するサーチデータを検出してもよい。これに代えて、第１のＡＤ変換部１２−１内の比較部２２による比較結果に基づき検出されたサーチデータ、および、第２のＡＤ変換部１２−２内の比較部２２による比較結果に基づき検出されたサーチデータの平均等に基づき、補正データを算出してもよい。

図１３は、本実施形態の変形例に係るＡＤ変換装置１０が備える第１のＡＤ変換部１２−１および第２のＡＤ変換部１２−２の構成を示す。本変形例に係るＡＤ変換装置１０は、図１〜図１２において説明したＡＤ変換装置１０と略同一の構成および機能を採るので、図１〜図１２に示した部材と略同一の構成および機能の部材に同一の符号を付け、以下相違点を除き説明を省略する。

本変形例に係るＡＤ変換装置１０は、複数の差動のＡＤ変換部１２を備える。本例においては、ＡＤ変換装置１０は、第１のＡＤ変換部１２−１と、第２のＡＤ変換部１２−２とを備える。

各ＡＤ変換部１２は、差動のアナログの入力電圧（Ｖ_ＩＮＰ、Ｖ_ＩＮＮ）に応じたデジタルの出力データＤ_ＯＵＴを出力する。本変形例に係る差動のＡＤ変換部１２のそれぞれは、正側のＤＡ変換器２０−Ｐと、負側のＤＡ変換器２０−Ｎと、比較部２２と、制御部２４とを備える。

正側のＤＡ変換器２０−Ｐは、正側の入力データを受け、正側の入力データに応じた電圧を出力する。さらに、正側のＤＡ変換器２０−Ｐは、サンプル時において正側の入力電圧Ｖ_ＩＮＰをサンプルして、ホールド時においてサンプルした正側の入力電圧Ｖ_ＩＮＰをホールドする。そして、正側のＤＡ変換器２０−Ｐは、ホールド時において、正側の入力データが与えられることにより、正側の入力データに応じた出力電圧から正側の入力電圧Ｖ_ＩＮＰを減じた正側の差分電圧Ｖ_ＲＰを出力する。

負側のＤＡ変換器２０−Ｎは、負側の入力データを受け、負側の入力データに応じた電圧を出力する。さらに、負側のＤＡ変換器２０−Ｎは、サンプル時において負側の入力電圧Ｖ_ＩＮＮをサンプルして、ホールド時においてサンプルした負側の入力電圧Ｖ_ＩＮＮをホールドする。そして、負側のＤＡ変換器２０−Ｎは、ホールド時において、負側の入力データが与えられることにより、負側の入力データに応じた出力電圧から負側の入力電圧Ｖ_ＩＮＮを減じた負側の差分電圧Ｖ_ＲＮを出力する。

正側のＤＡ変換器２０−Ｐおよび負側のＤＡ変換器２０−Ｎのそれぞれは、図２に示すＤＡ変換器２０と同一の構成であってよい。すなわち、正側のＤＡ変換器２０−Ｐおよび負側のＤＡ変換器２０−Ｎのそれぞれは、メインＤＡ変換器３０と、補正データ出力部３２と、サブＤＡ変換器３４と、加算部３６とを有してよい。

比較部２２は、正側のＤＡ変換器２０の出力電圧から正側の入力電圧Ｖ_ＩＮを減じた電圧および負側の入力電圧Ｖ_ＩＮから負側のＤＡ変換器２０の出力電圧を減じた電圧を比較した比較結果を出力する。本例において、比較部２２は、正側のＤＡ変換器２０−Ｐの出力端子２６から出力された出力電圧と、負側のＤＡ変換器２０−Ｎの出力端子２６から出力された出力電圧とを比較した結果を、出力する。

制御部２４は、正側のＤＡ変換器２０−Ｐに対して正側の入力データを与える。また、制御部２４は、負側のＤＡ変換器２０−Ｎに対して、正側の入力データと正負符号が反転した負側の入力データ与える。

制御部２４は、正側のＤＡ変換器２０および負側のＤＡ変換器２０の出力電圧が略一致するような正側の入力データ及び負側の入力データのデータ値を検出する。即ち、制御部２４は、正側の入力電圧Ｖ_ＩＮＰと負側の入力電圧Ｖ_ＩＮＮとの差電圧と、正側の差分電圧Ｖ_ＲＰと負側の差分電圧Ｖ_ＲＮとの差電圧とが一致するような、正側の入力データおよび負側の入力データを検出する。制御部２４は、検出したデータ値を入力電圧Ｖ_ＩＮに応じたデジタルの出力データＤ_ＯＵＴとして出力する。

また、本例において、出力端子間スイッチ１６は、第１のＡＤ変換部１２−１の正側のＤＡ変換器２０−Ｐにおける出力端子２６と、第２のＡＤ変換部１２−２の負側のＤＡ変換器２０−Ｎにおける出力端子２６同士を接続するか否かを切り換える。更に、出力端子間スイッチ１６は、第１のＡＤ変換部１２−１の負側のＤＡ変換器２０−Ｎにおける出力端子２６と、第２のＡＤ変換部１２−２の正側のＤＡ変換器２０−Ｐにおける出力端子２６同士を接続するか否かを切り換える。

本変形例に係る調整部１８は、同一のビットに対応する、第１のＡＤ変換部１２−１の正側のＤＡ変換器２０−Ｐおよび第２のＡＤ変換部１２−２の負側のＤＡ変換器２０−Ｎ内のビットコンデンサ同士を直列に接続する。この場合において、調整部１８は、ビットコンデンサを予め放電して、ビットコンデンサが蓄積する初期電荷を０とする。そして、調整部１８は、２つのビットコンデンサ間の電圧が、２つのビットコンデンサの両端電圧の中点に近づくように少なくとも一方のビットコンデンサの容量を調整する。

これにより、調整部１８は、第１のＡＤ変換部１２−１内のＤＡ変換器２０の入出力特性を予め定められた特性に調整することができる。さらに、調整部１８は、第１の差動のＡＤ変換部１２−１の入出力特性と、第２の差動のＡＤ変換部１２−２の入出力特性とを互いに一致させることができる。これにより、ＡＤ変換装置１０によれば、リニアリティ誤差の小さい精度の良い差動のＡＤ変換することができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１０ ＡＤ変換装置、１２ ＡＤ変換部、１４ 多重化部、１６ 出力端子間スイッチ、１８ 調整部、２０ ＤＡ変換器、２２ 比較部、２４ 制御部、２６ 出力端子、３０ メインＤＡ変換器、３２ 補正データ出力部、３４ サブＤＡ変換器、３６ 加算部、５０ サンプルスイッチ、５２ ダミーコンデンサ、５３ ダミー用スイッチ、５４ ビットコンデンサ、５６ 第１スイッチ、６０ 直列コンデンサ、６２ 出力端、６４ 配線、７２ メモリ、７４ 補正データ生成部

Claims (11)

1. 入力データの各ビットに対応する複数のビットコンデンサを含むＤＡ変換器と、前記ＤＡ変換器の出力電圧からアナログの入力電圧を減じた差分電圧を基準電圧と比較する比較部と、前記差分電圧が前記基準電圧と略一致するような前記入力データのデータ値を検出して当該データ値を前記入力電圧に応じたデジタルデータとして出力する制御部とをそれぞれ有する第１のＡＤ変換部および第２のＡＤ変換部と、
   同一のビットに対応する、前記第１のＡＤ変換部の前記ＤＡ変換器および前記第２のＡＤ変換部の前記ＤＡ変換器内のビットコンデンサ同士を直列に接続して、２つのビットコンデンサ間の電圧が、２つのビットコンデンサの両端電圧の中点に近づくように少なくとも一方のビットコンデンサの容量を調整する調整部と、
   を備えるＡＤ変換装置。
2. 前記第１のＡＤ変換部内の前記ＤＡ変換器における、前記複数のビットコンデンサが接続される出力端子と、前記第２のＡＤ変換部内の前記ＤＡ変換器における、前記複数のビットコンデンサが接続される出力端子との間を接続するか否かを切り替える出力端子間スイッチを更に備え、
   前記調整部は、前記出力端子間スイッチを接続状態として、前記第１のＡＤ変換部の前記ＤＡ変換器および前記第２のＡＤ変換部の前記ＤＡ変換器内の同一のビットに対応するビットコンデンサ同士を直列に接続する
   請求項１に記載のＡＤ変換装置。
3. 前記第２のＡＤ変換部内の前記ＤＡ変換器は、
   入力データの各ビットに対応する前記複数のビットコンデンサを有するメインＤＡ変換器と、
   入力データに応じた補正データを出力する補正データ出力部と、
   前記補正データ出力部が出力する前記補正データの各ビットに対応する少なくとも１つの補正コンデンサを有するサブＤＡ変換器と、
   を含み、
   前記調整部は、前記第１のＡＤ変換部の前記ＤＡ変換器内のビットコンデンサと、調整対象の前記補正データに応じた前記補正コンデンサによって容量が補正された、前記第２のＡＤ変換部の前記ＤＡ変換器内の同一のビットに対応するビットコンデンサとを直列に接続して、２つのビットコンデンサの間の電圧が、２つのビットコンデンサの両端電圧の中点に近づくように前記補正データを調整する
   請求項２に記載のＡＤ変換装置。
4. 前記調整部は、前記第１のＡＤ変換部の前記ＤＡ変換器および前記第２のＡＤ変換部の前記ＤＡ変換器内のビットコンデンサ同士を直列に接続して、前記第１のＡＤ変換部および前記第２のＡＤ変換部の少なくとも一方の前記比較部が出力する、２つのビットコンデンサの間の電圧および前記基準電圧の比較結果に基づいて、前記補正データを補正する請求項３に記載のＡＤ変換装置。
5. 前記調整部は、前記第１のＡＤ変換部の前記ＤＡ変換器および前記第２のＡＤ変換部の前記ＤＡ変換器内のビットコンデンサ同士を直列に接続して、前記第１のＡＤ変換部および前記第２のＡＤ変換部の前記比較部が出力する、２つのビットコンデンサの間の電圧および前記基準電圧の比較結果に基づいて、前記補正データを補正する請求項３に記載のＡＤ変換装置。
6. 前記第１のＡＤ変換部および前記第２のＡＤ変換部内の前記ＤＡ変換器のそれぞれは、
   入力データの各ビットに対応する前記複数のビットコンデンサを有するメインＤＡ変換器と、
   入力データに応じた補正データを出力する補正データ出力部と、
   前記補正データ出力部が出力する前記補正データの各ビットに対応する少なくとも１つの補正コンデンサを有するサブＤＡ変換器と、
   を含み、
   前記調整部は、
   前記第１のＡＤ変換部の前記ＤＡ変換器を調整する第１調整処理において、当該ＤＡ変換器が出力する電圧を入力データに応じた電圧に近づけるように前記補正データを校正し、
   前記第２のＡＤ変換部の前記ＤＡ変換器を調整する第２調整処理において、前記第１のＡＤ変換部内の少なくとも１つの前記補正コンデンサによって容量が補正されたビットコンデンサと、前記第２のＡＤ変換部内の、調整対象の補正データに応じた少なくとも１つの前記補正コンデンサによって容量が補正された、前記第１のＡＤ変換部と同一のビットに対応するビットコンデンサとを直列に接続して、２つのビットコンデンサの間の電圧が、２つのビットコンデンサの両端電圧の中点に近づくように前記第２のＡＤ変換部内の前記補正データ出力部が出力する補正データを調整する
   請求項１に記載のＡＤ変換装置。
7. 入力データの各ビットに対応する複数のビットコンデンサを含むＤＡ変換器と、前記ＤＡ変換器の出力電圧からアナログの入力電圧を減じた差分電圧を基準電圧と比較する比較部と、前記差分電圧が前記基準電圧と略一致するような前記入力データのデータ値を検出して当該データ値を前記入力電圧に応じたデジタルデータとして出力する制御部とを有する第３のＡＤ変換部を更に備え、
   前記調整部は、
   前記第２調整処理の後に前記第３のＡＤ変換部の前記ＤＡ変換器を調整する第３調整処理において、前記第２のＡＤ変換部内の少なくとも１つの前記補正コンデンサによって容量が補正されたビットコンデンサと、前記第３のＡＤ変換部内の、調整対象の補正データに応じた少なくとも１つの前記補正コンデンサによって容量が補正された、前記第２のＡＤ変換部と同一のビットに対応するビットコンデンサとを直列に接続して、２つのビットコンデンサの間の電圧が、２つのビットコンデンサの両端電圧の中点に近づくように前記第３のＡＤ変換部内の前記補正データ出力部が出力する補正データを調整する
   請求項６に記載のＡＤ変換装置。
8. 前記第１のＡＤ変換部および前記第２のＡＤ変換部は、入力電圧をインタリーブしてＡＤ変換してデジタルデータとして出力する請求項１に記載のＡＤ変換装置。
9. 入力データの各ビットに対応する複数のビットコンデンサを含む正側および負側のＤＡ変換器と、前記正側のＤＡ変換器の出力電圧から正側の入力電圧を減じた電圧および負側の入力電圧から前記負側のＤＡ変換器の出力電圧を減じた電圧を比較する比較部と、前記正側のＤＡ変換器および前記負側のＤＡ変換器の前記出力電圧が略一致するような前記入力データのデータ値を検出して当該データ値を前記入力電圧に応じたデジタルデータとして出力する制御部とをそれぞれ有する第１のＡＤ変換部および第２のＡＤ変換部と、
   同一のビットに対応する、前記第１のＡＤ変換部の前記正側のＤＡ変換器および前記第２のＡＤ変換部の前記負側のＤＡ変換器内のビットコンデンサ同士を直列に接続して、２つのビットコンデンサ間の電圧が、２つのビットコンデンサの両端電圧の中点に近づくように少なくとも一方のビットコンデンサの容量を調整する調整部と、
   を備えるＡＤ変換装置。
10. 入力データの各ビットに対応する複数のビットコンデンサを有する第１ＤＡ変換器および第２ＤＡ変換器と、
    同一のビットに対応する前記第１ＤＡ変換器および前記第２ＤＡ変換器のビットコンデンサ同士を直列に接続して、２つのビットコンデンサ間の電圧が、２つのビットコンデンサの両端電圧の中点に近づくように少なくとも一方のビットコンデンサの容量を調整する調整部と、
    を備えるＤＡ変換装置。
11. 入力データの各ビットに対応する複数のビットコンデンサを含むＤＡ変換器と、前記ＤＡ変換器の出力電圧からアナログの入力電圧を減じた差分電圧を基準電圧と比較する比較部と、前記差分電圧が前記基準電圧と略一致するような前記入力データのデータ値を検出して当該データ値を前記入力電圧に応じたデジタルデータとして出力する制御部とをそれぞれ有する第１のＡＤ変換部および第２のＡＤ変換部とを備えるＡＤ変換装置の調整方法であって、
    同一のビットに対応する、前記第１のＡＤ変換部の前記ＤＡ変換器および前記第２のＡＤ変換部の前記ＤＡ変換器内のビットコンデンサ同士を直列に接続して、２つのビットコンデンサ間の電圧が、２つのビットコンデンサの両端電圧の中点に近づくように少なくとも一方のビットコンデンサの電気容量を調整する
    調整方法。

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