JP5314705B2 - Ad変換装置、da変換装置および調整方法 - Google Patents

Ad変換装置、da変換装置および調整方法 Download PDF

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Description

本発明は、AD変換装置、DA変換装置および調整方法に関する。特に本発明は、複数のDA変換器を有するAD変換装置、DA変換装置および調整方法に関する。米国において本出願は、米国出願12/342078(出願日:2008年12月23日)の継続出願である。

電荷再配分型のAD変換装置が知られている(例えば、特許文献1参照。)。特許文献1に記載されたAD変換装置は、容量アレイ型のメインDA変換器と、容量アレイ型の補正DA変換器と、コンパレータと、コントロールロジックとを備える。

メインDA変換器は、コントロールロジックから与えられたデータに応じたアナログ電圧を出力する。補正DA変換器は、メインDA変換器の1LSB未満の分解能を表すデータがコントロールロジックから与えられ、与えられたデータに応じたアナログ電圧を出力する。コンパレータは、メインDA変換器から出力された電圧および補正DA変換器から出力された電圧を加算した加算電圧と、入力電圧とを比較する。

コントロールロジックは、メインDA変換器および補正DA変換器に与えるデータを変化させて、入力電圧と加算電圧とが一致するデータをサーチする。そして、コントロールロジックは、入力電圧と加算電圧とが一致したデータを外部に出力する。

ここで、コントロールロジックは、メインDA変換器のDNL(Differential Non Linearity)に応じて補正されたデータを、メインDA変換器および補正DA変換器に与える。より詳しくは、コントロールロジックは、DNLに応じて補正されたデータの整数部をメインDA変換器に与える。また、コントロールロジックは、DNLに応じて補正されたデータの小数部を補正DA変換器に与える。これにより、特許文献1に記載されたAD変換装置は、1LSB未満の精度でDNLが補正された電圧を出力することができる。

また、複数のAD変換器を備えるインタリーブ型のAD変換装置が知られている。また、正側AD変換器および負側AD変換器を備え、差動信号をAD変換する差動型のAD変換装置も知られている。

ところで、インタリーブ型および差動型のような複数のAD変換器を備えるAD変換装置は、それぞれのAD変換器のリニアリティ誤差が小さくても、複数のAD変換器の互いのゲインが異なる場合、全体として大きなリニアリティ誤差を発生する。従って、校正用DAコンバータを用いてそれぞれのAD変換器の入出力特性を精度良く測定し、これらの測定結果に基づきそれぞれのAD変換器の入出力特性を補正することにより、AD変換装置の全体のリニアリティ誤差を小さくしていた。

しかし、このようにリニアリティ誤差を補正する場合、精度の良い校正用DAコンバータを用いなければならない。従って、このようなAD変換装置は、コストが高くなってしまっていた。

米国特許公開公報 US2007/0132626

そこで本発明の1つの側面においては、上記の課題を解決することのできるAD変換装置、DA変換装置および調整方法を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

本発明の第1の態様によると、入力データの各ビットに対応する複数のビットコンデンサを含むDA変換器と、前記DA変換器の出力電圧からアナログの入力電圧を減じた差分電圧を基準電圧と比較する比較部と、前記差分電圧が前記基準電圧と略一致するような前記入力データのデータ値を検出して当該データ値を前記入力電圧に応じたデジタルデータとして出力する制御部とをそれぞれ有する第1のAD変換部および第2のAD変換部と、同一のビットに対応する、前記第1のAD変換部の前記DA変換器および前記第2のAD変換部の前記DA変換器内のビットコンデンサ同士を直列に接続して、2つのビットコンデンサ間の電圧が、2つのビットコンデンサの両端電圧の中点に近づくように少なくとも一方のビットコンデンサの容量を調整する調整部と、を備えるAD変換装置、および、調整方法を提供する。

本発明の第2の態様によると、入力データの各ビットに対応する複数のビットコンデンサを有する第1DA変換器および第2DA変換器と、同一のビットに対応する前記第1DA変換器および前記第2DA変換器のビットコンデンサ同士を直列に接続して、2つのビットコンデンサ間の電圧が、2つのビットコンデンサの両端電圧の中点に近づくように少なくとも一方のビットコンデンサの容量を調整する調整部と、を備えるDA変換装置を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。

図1は、本実施形態に係るAD変換装置10の構成を示す。 図2は、各AD変換部12の構成を示す。 図3は、補正データ出力部32の構成の一例を、メインDA変換器30、サブDA変換器34および加算部36とともに示す。 図4は、AD変換装置10によるAD変換処理フローを示す。 図5は、調整部18による、複数のAD変換部12の調整処理フローを示す。 図6は、電荷再配分型のメインDA変換器30の構成の第1例を示す。 図7は、電荷再配分型のメインDA変換器30の構成の第2例を示す。 図8は、電荷再配分型のメインDA変換器30の構成の第3例を示す。 図9は、調整部18の処理フローのより具体的な一例を示す。 図10は、図9のステップS31において、第1のAD変換部12−1内の比較部22のオフセット誤差を測定する場合の制御例を示す。 図11は、図9のステップS32において、第1のAD変換部12−1内のDA変換器20について、一の補正対象ビットに対応するビット毎の補正データを測定する場合の制御例を示す。 図12は、図9のステップS38において、第1の出力端子間スイッチ16−1を接続状態として、第2のAD変換部12−2内のDA変換器20について、一の補正対象ビットに対応するビット毎の補正データを測定する場合の制御例を示す。 図13は、本実施形態の変形例に係るAD変換装置10が備える第1のAD変換部12−1および第2のAD変換部12−2の構成を示す。

以下、発明の実施の形態を通じて本発明の側面を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図1は、本実施形態に係るAD変換装置10の構成を示す。AD変換装置10は、アナログの入力電圧VINをAD変換してデジタルの出力データを出力する。

AD変換装置10は、複数のAD変換部12と、多重化部14と、複数の出力端子間スイッチ16と、調整部18とを備える。本実施形態において、AD変換装置10は、複数のAD変換部12として第1〜第4のAD変換部12−1〜12−4を備え、複数の出力端子間スイッチ16として第1〜第3の出力端子間スイッチ16−1〜16−3を備える。

各AD変換部12は、逐次比較型のAD変換を行う。各AD変換部12は、入力データの各ビットに対応する複数のビットコンデンサを含むDA変換器を有する。複数のビットコンデンサは、DA変換器の出力端子に接続される。

また、複数のAD変換部12は、入力電圧VINをインタリーブしてAD変換してデジタルの出力データDOUTとして出力してよい。即ち、各AD変換部12は、互いに位相が異なる同一周波数のサンプリングクロックが与えられ、与えられたサンプリングクロックのタイミングにおいて入力電圧VINをサンプルしてAD変換してよい。

多重化部14は、複数のAD変換部12から出力された出力データのそれぞれを、位相順に巡回的に選択して多重化する。そして、多重化部14は、多重化した出力データ列を出力する。このような多重化部14は、サンプリングクロックの周波数より高い変換周波数により入力電圧VINをAD変換した場合と同等の出力データ列を出力することができる。

複数の出力端子間スイッチ16のそれぞれは、複数のAD変換部12のうちの隣接する2個のAD変換部12内のDA変換器における出力端子同士を接続するか否かを切り換える。本例において、第1の出力端子間スイッチ16−1は、第1のAD変換部12−1内のDA変換器における出力端子と、第2のAD変換部12−2内のDA変換器における出力端子とを接続するか否かを切り換える。第2の出力端子間スイッチ16−2は、第2のAD変換部12−2内のDA変換器における出力端子と、第3のAD変換部12−3内のDA変換器における出力端子とを接続するか否かを切り換える。第3の出力端子間スイッチ16−3は、第3のAD変換部12−3内のDA変換器における出力端子と、第4のAD変換部12−4内のDA変換器における出力端子とを接続するか否かを切り換える。

調整部18は、複数のAD変換部12のそれぞれにおける入力電圧に対する出力データの特性(即ち、入出力特性)を調整する。より詳しくは、調整部18は、第1の出力端子間スイッチ16−1を接続状態として、第1のAD変換部12−1のDA変換器および第2のAD変換部12−2のDA変換器内の同一のビットに対応するビットコンデンサ同士を直列に接続する。この場合において、調整部18は、ビットコンデンサを予め放電して、ビットコンデンサが蓄積する初期電荷を0とする。そして、調整部18は、同一のビットに対応する、2つのビットコンデンサ間の電圧が、2つのビットコンデンサの両端電圧の中点に近づくように少なくとも一方のビットコンデンサの容量を調整する。これにより、調整部18は、第1のAD変換部12−1のDA変換器および第2のAD変換部12−2のDA変換器内の同一のビットに対応するビットコンデンサの容量を、一致させることができる。

更に、調整部18は、第2の出力端子間スイッチ16−2を接続状態として、第2のAD変換部12−2のDA変換器および第3のAD変換部12−3のDA変換器内の同一のビットに対応するビットコンデンサ同士を直列に接続する。この場合も、調整部18は、ビットコンデンサを予め放電して、ビットコンデンサが蓄積する初期電荷を0とする。そして、調整部18は、同一のビットに対応する、2つのビットコンデンサ間の電圧が、2つのビットコンデンサの両端電圧の中点に近づくように、第3のAD変換部12−3のDA変換器内のビットコンデンサの容量を調整する。これにより、調整部18は、第3のAD変換部12−3のDA変換器のビットコンデンサの容量を、第2のAD変換部12−2のDA変換器内の同一のビットに対応するビットコンデンサの容量に一致させることができる。

更に、調整部18は、第3の出力端子間スイッチ16−3を接続状態として、第3のAD変換部12−3のDA変換器および第4のAD変換部12−4のDA変換器内の同一のビットに対応するビットコンデンサ同士を直列に接続する。この場合も、調整部18は、ビットコンデンサを予め放電して、ビットコンデンサが蓄積する初期電荷を0とする。そして、調整部18は、同一のビットに対応する、2つのビットコンデンサ間の電圧が、2つのビットコンデンサの両端電圧の中点に近づくように、第4のAD変換部12−4のDA変換器内のビットコンデンサの容量を調整する。これにより、調整部18は、第4のAD変換部12−4のDA変換器のビットコンデンサの容量を、第3のAD変換部12−3のDA変換器内の同一のビットに対応するビットコンデンサの容量に一致させることができる。

図2は、各AD変換部12の構成を示す。なお、各AD変換部12は、内部の構成が互いに同一であってよい。

AD変換部12は、DA変換器20と、比較部22と、制御部24とを有する。AD変換部12は、アナログの入力電圧VINに応じた所定数ビットのデジタルの出力データDOUTを出力する。

DA変換器20は、制御部24から与えられたデジタルの入力データに応じたアナログの電圧を発生する。本実施形態において、DA変換器20は、メインDA変換器30と、補正データ出力部32と、サブDA変換器34と、加算部36とを有する。

メインDA変換器30は、制御部24から入力データが与えられる。メインDA変換器30は、与えられた入力データに応じたメイン電圧を出力する。そして、メインDA変換器30は、メイン電圧を当該DA変換器20の出力端子26に与える。

本実施形態において、メインDA変換器30は、入力データの各ビットに対応する複数のビットコンデンサを含むコンデンサラダー回路を有する、電荷再配分型のDA変換器である。即ち、メインDA変換器30は、サンプル時において、入力電圧VINに応じた電荷をコンデンサラダー回路に取り込むことにより入力電圧VINをサンプルする。メインDA変換器30は、ホールド時において、コンデンサラダー回路に取り込んだ電荷を外部に放出させずに、入力電圧VINをホールドする。さらに、メインDA変換器30は、ホールド時において、制御部24から入力データを受けて、入力データに応じた電圧から入力電圧VINを減じたメイン電圧を出力する。

補正データ出力部32は、制御部24から入力データが与えられる。補正データ出力部32は、与えられた入力データに応じた補正データを出力する。補正データ出力部32は、当該入力データに応じたメインDA変換器30の理想的な電圧と、当該入力データに応じたメインDA変換器30の実際の出力電圧との誤差(リニアリティ誤差)を、相殺する電圧(補正電圧)をサブDA変換器34から出力させる補正データを出力してよい。さらに、補正データ出力部32は、リニアリティ誤差に加えて比較部22におけるオフセット誤差も相殺する電圧を、サブDA変換器34から出力させる補正データを出力してもよい。

サブDA変換器34は、補正データ出力部32が出力する補正データが与えられる。サブDA変換器34は、与えられた補正データに応じた補正電圧を出力する。

本実施形態において、サブDA変換器34は、補正データの各ビットに対応する少なくとも1つの補正コンデンサを含むコンデンサラダー回路を有する、電荷再配分型のDA変換器である。即ち、サブDA変換器34は、サンプル時において、入力電圧VINに応じた電荷をコンデンサラダー回路に取り込むことにより入力電圧VINをサンプルする。サブDA変換器34は、ホールド時において、コンデンサラダー回路に取り込んだ電荷を外部に放出させずに、入力電圧VINをホールドする。さらに、サブDA変換器34は、ホールド時において、補正データ出力部32から補正データを受けて、補正データに応じた電圧から入力電圧VINを減じた補正電圧を出力する。

加算部36は、サブDA変換器34から出力された補正電圧を、メインDA変換器30から出力されたメイン電圧に加算する。加算部36は、一例として、サブDA変換器34の出力端とメインDA変換器30の出力端とを接続する接続ノードであってよい。このような本実施形態に係るDA変換器20は、ホールド時において、入力データに応じた電圧からアナログの入力電圧VINを減じた差分電圧Vを出力端子26から出力することができる。

比較部22は、入力データに応じたDA変換器20の出力電圧からアナログの入力電圧VINを減じた差分電圧Vを、基準電圧(例えばコモン電圧)と比較する。本実施形態において、比較部22は、DA変換器20の出力端子26から出力された差分電圧Vと基準電圧とを比較して、比較結果を出力する。比較部22は、一例として、比較電圧Vのいずれが大きいかを表す論理値を、比較結果として出力してよい。

制御部24は、差分電圧Vが基準電圧と略一致するような入力データのデータ値を検出して当該データ値を入力電圧VINに応じたデジタルの出力データDOUTとして出力する。より詳しくは、制御部24は、入力電圧VINのホールド中に、DA変換器20に対して、出力データDOUTと例えば同一ビット数の入力データを与える。制御部24は、入力データを変化させ、変化させた入力データの各値での比較部22の比較結果に基づき入力電圧VINと差分電圧Vとが一致する入力データを検出する。制御部24は、一例として、入力電圧VINと差分電圧Vとが一致する入力データを、逐次比較処理により検出してよい。

制御部24は、一例として、入力電圧VIN以下の最大の差分電圧Vを発生させる入力データ、または、入力電圧VIN以上の最小の差分電圧Vを発生させる入力データを、入力電圧VINと差分電圧Vとが一致する入力データとして検出してよい。そして、このような制御部24は、検出した入力データを出力データDOUTとして出力する。

なお、メインDA変換器30およびサブDA変換器34は、サンプル/ホールド機能を有さない構成であってよい。すなわち、メインDA変換器30およびサブDA変換器34は、入力電圧VINが与えられず、入力データに応じた電圧を出力する機能のみを有する構成であってよい。この場合、AD変換部12は、入力電圧VINをサンプルおよびホールドするサンプルホールド回路と、減算部とを更に備える。減算部は、DA変換器20から出力された電圧からサンプルホールド回路によりサンプルされた入力電圧VINを減じた差分電圧Vを、比較部22に与える。これにより、比較部22は、入力電圧VINと差分電圧Vとを比較した比較結果を出力することができる。

また、メインDA変換器30およびサブDA変換器34がサンプル/ホールド機能を有する場合であっても、AD変換部12は、別個のサンプルホールド回路を、更に備えてよい。この場合、AD変換部12は、DA変換器20の前段にサンプルホールド回路を更に備える。

図3は、補正データ出力部32の構成の一例を、メインDA変換器30、サブDA変換器34および加算部36とともに示す。DA変換器20は、一例として、入力データの複数のビットのそれぞれに対応して、ビット毎の補正データが設定されてよい。ビット毎の補正データは、一例として、対象のビットの値が1、他のビットの値が0とされた入力データに対する補正データと同一であってよい。

このような場合、補正データ出力部32は、入力データの値が1のビットに対応するビット毎の補正データを累加算して、累加算結果を補正データとしてサブDA変換器34に出力する。これにより、補正データ出力部32は、メインDA変換器30のリニアリティ誤差を、サブDA変換器34により補正させることができる。

さらに、メインDA変換器30のリニアリティ誤差は、入力データの全てのビットのうち上位側のビットの誤差に大きく依存する場合がある。そこで、DA変換器20は、一例として、入力データの上位側の一部のビットが、補正対象ビットとして定められてよい。そして、補正データ出力部32は、入力データの1以上の補正対象ビットのうち値が1の補正対象ビットに対応するビット毎の補正データを累加算して、累加算結果を補正データとして出力してよい。

補正データ出力部32は、一例として、メモリ72と、補正データ生成部74とを含んでよい。メモリ72は、補正対象ビットのビット毎の補正データを記憶する。

補正データ生成部74は、入力データを制御部24から受ける。補正データ生成部74は、入力データの1以上の補正対象ビットのうち、値が1の補正対象ビットを選択する。補正データ生成部74は、選択した補正対象ビットに対応するビット毎の補正データをメモリ72から読み出して、読み出したビット毎の補正データを累加算する。そして、補正データ生成部74は、累加算結果を、補正データとして出力する。このようにして、補正データ出力部32は、ビット毎の補正データを累加算した補正データを出力することができる。

図4は、AD変換装置10によるAD変換処理フローを示す。AD変換装置10は、AD変換周期(サンプリング周期)毎に、ステップS12〜ステップS14の処理を繰返し実行する(S11、S15)。

まず、AD変換装置10は、入力電圧VINをサンプルする(S12)。本実施形態において、メインDA変換器30およびサブDA変換器34は、入力電圧VINに応じた電荷をコンデンサラダー回路に取り込む。

続いて、AD変換装置10は、サンプルした入力電圧VINをホールドする。本実施形態において、メインDA変換器30およびサブDA変換器34は、コンデンサラダー回路に取り込んだ電荷を、外部に放出させないように制御する。そして、AD変換装置10は、入力電圧VINのホールド中において、入力電圧VINに応じたデジタル値を表す出力データDOUTを逐次比較処理により検出する(S13)。

出力データDOUTの検出が完了すると、続いて、AD変換装置10は、検出した出力データDOUTを外部に出力する。なお、AD変換装置10は、当該AD変換周期において検出した出力データDOUTを、当該AD変換周期以降の周期において出力してもよい。

AD変換装置10は、以上のステップS12〜ステップS14の処理を、AD変化処理の終了命令が与えられるまで繰り返す。これにより、AD変換装置10は、アナログ電圧信号をデジタルデータ系列に変換することができる。

図5は、調整部18による複数のAD変換部12の調整処理フローを示す。本実施形態において、調整部18は、AD変換処理に先立って、第1のAD変換部12−1から第4のAD変換部12−4を順次に1ずつ選択して、内部のDA変換器20における補正データを調整する調整処理を行う。

まず、調整部18は、第1のAD変換部12−1のDA変換器20を調整する第1調整処理(S21)を実行する。第1調整処理において、調整部18は、当該DA変換器20が出力する電圧を入力データに応じた電圧に近づけるように補正データを校正する。この場合において、調整部18は、第1のAD変換部12−1内の比較部22が出力する、第1のAD変換部12−1のDA変換器20の出力電圧および基準電圧の比較結果に基づいて、補正データを校正してよい。これにより、調整部18は、第1のAD変換部12−1のDA変換器内の各ビットコンデンサの容量を、予め定められた値に調整することができる。

続いて、調整部18は、第1の調整処理の後に、第2のAD変換部12−2のDA変換器20を調整する第2調整処理(S22)を実行する。第2調整処理において、調整部18は、第1の出力端子間スイッチ16−1を接続状態として、第1のAD変換部12−1内の少なくとも1つの補正コンデンサによって容量が補正されたビットコンデンサと、第2のAD変換部12−2内の、調整対象の補正データに応じた少なくとも1つの補正コンデンサによって容量が補正された、第1のAD変換部12−1と同一のビットに対応するビットコンデンサとを直列に接続する。この場合において、調整部18は、ビットコンデンサを予め放電して、ビットコンデンサが蓄積する初期電荷を0とする。そして、調整部18は、2つのビットコンデンサ間の電圧が、2つのビットコンデンサの両端電圧の中点に近づくように第2のAD変換部12−2内の補正データ出力部32が出力する補正データを調整してよい。これにより、調整部18は、第1のAD変換部12−1のDA変換器および第2のAD変換部12−2のDA変換器内の同一のビットに対応するビットコンデンサ同士の容量を、一致させるように調整することができる。

また、第2調整処理において、調整部18は、第1のAD変換部12−1および第2のAD変換部12−2の少なくとも一方の比較部22が出力する、2つのビットコンデンサの間の電圧および基準電圧の比較結果に基づいて、補正データを調整してよい。これに代えて、調整部18は、第1のAD変換部12−1および第2のAD変換部12−2の比較部22が出力する、2つのビットコンデンサの間の電圧および基準電圧の比較結果に基づいて、補正データを補正してもよい。

続いて、調整部18は、第2調整処理の後に、第3のAD変換部12−3のDA変換器20を調整する第3調整処理(S23)を実行する。第3調整処理において、調整部18は、第2のAD変換部12−2を基準として、第2調整処理と同様に、第3のAD変換部12−3内の補正データ出力部32が出力する補正データを調整する。

即ち、第3調整処理(S23)において、調整部18は、第2の出力端子間スイッチ16−2を接続状態として、第2のAD変換部12−2内の少なくとも1つの補正コンデンサによって容量が補正されたビットコンデンサと、第3のAD変換部12−3内の、調整対象の補正データに応じた少なくとも1つの補正コンデンサによって容量が補正された、第2のAD変換部12−2と同一のビットに対応するビットコンデンサとを直列に接続する。この場合も、調整部18は、ビットコンデンサを予め放電して、ビットコンデンサが蓄積する初期電荷を0とする。そして、調整部18は、2つのビットコンデンサの間の電圧が、2つのビットコンデンサの両端電圧の中点に近づくように第3のAD変換部12−3内の補正データ出力部32が出力する補正データを調整する。これにより、調整部18は、第3のAD変換部12−3のDA変換器内の各ビットコンデンサの容量を、第2のAD変換部12−2のDA変換器内の同一のビットに対応するビットコンデンサ同士の容量に、一致させるように調整することができる。

続いて、調整部18は、第3調整処理の後に、第4のAD変換部12−4のDA変換器20を調整する第4調整処理(S24)を実行する。第4調整処理において、調整部18は、第3のAD変換部12−3を基準として、第3調整処理と同様に、第4のAD変換部12−4内の補正データ出力部32が出力する補正データを調整する。これにより、調整部18は、第4のAD変換部12−4のDA変換器内の各ビットコンデンサの容量を、第3のAD変換部12−3のDA変換器内の同一のビットに対応するビットコンデンサ同士の容量に、一致させるように調整することができる。

以上の処理により、調整部18は、第1のAD変換部12−1内のDA変換器20の入出力特性を予め定められた特性に調整することができる。さらに、調整部18は、第2〜第4のAD変換部12−2〜12−4内の各DA変換器20の入出力特性を、第1のDA変換器20−1内のDA変換器20の入出力特性に一致させることができる。

このようなAD変換装置10によれば、複数のAD変換部12のそれぞれの入出力特性を、簡単に精度良く一致させることができる。これにより、AD変換装置10によれば、リニアリティ誤差の小さい精度の良いAD変換を実行することができる。

図6は、電荷再配分型のメインDA変換器30の構成の第1例を示す。図7は、電荷再配分型のメインDA変換器30の構成の第2例を示す。図8は、電荷再配分型のメインDA変換器30の構成の第3例を示す。なお、メインDA変換器30およびサブDA変換器34は、与えられるデータ(入力データまたは補正データ)のビット数が異なる点、および、メインDA変換器30においてビットコンデンサ54と称している部材が、サブDA変換器34においては補正コンデンサと称される部材となる点において相違する。しかし、メインDA変換器30およびサブDA変換器34は、その他の点においては略同一機能および構成を有するので、図6、図7および図8においてサブDA変換器34についての説明を省略する。

メインDA変換器30は、サンプルスイッチ50と、ダミーコンデンサ52と、ダミー用スイッチ53と、複数のビットコンデンサ54と、複数の第1スイッチ56とを備える。サンプルスイッチ50は、当該メインDA変換器30の出力端62と、基準電位との間に配置される。サンプルスイッチ50は、サンプル時において、出力端62と基準電位とを短絡する。サンプルスイッチ50は、ホールド時において、出力端62と基準電位とを開放する。

ダミーコンデンサ52は、一端がダミー用スイッチ53を介して基準電位または入力電圧VINに接続される。また、ダミーコンデンサ52は、基準電位または入力電圧VINが接続されていない他端(以下、ダミーコンデンサ52の他端という。)が出力配線64を介して、当該メインDA変換器30の出力端62に接続される。ダミー用スイッチ53は、サンプル時において、ダミーコンデンサ52の出力配線64が接続されていない一端を、入力電圧VINに接続する。ダミー用スイッチ53は、ホールド時において、ダミーコンデンサ52の出力配線64が接続されていない一端を、基準電位に接続する。

複数のビットコンデンサ54のそれぞれは、入力データの複数のビットのそれぞれに対応して設けられ、入力データの各ビットの重みに応じた容量を有する。メインDA変換器30は、一例として、入力データの下位1ビット目(最下位ビット)に対応する第1のビットコンデンサ54−1と、入力データの下位2ビット目に対応する第2のビットコンデンサ54−2と、…、入力データの最上位ビットに対応する第N(Nは入力データのビット数)のビットコンデンサ54−Nとを備えてよい。

複数のビットコンデンサ54のそれぞれは、一端が、ダミーコンデンサ52の他端と出力端62との間を接続する出力配線64に、接続される。さらに、複数のビットコンデンサ54は、一例として、当該メインDA変換器30の出力端62側の出力配線64に、より上位のビットに対応するビットコンデンサ54が接続される。なお、複数のビットコンデンサ54は、サブDA変換器34においては、補正データの複数のビットのそれぞれに対応して設けられ、補正データの各ビットの重みに応じた容量を有する補正コンデンサとして機能する。

複数の第1スイッチ56は、入力データの複数のビットに対応して設けられる。メインDA変換器30は、一例として、入力データの下位から1ビット目に対応する第1の第1スイッチ56−1と、入力データの下位から2ビット目に対応する第2の第1スイッチ56−2と、…、入力データの最上位ビットに対応する第Nの第1スイッチ56−Nとを備えてよい。

複数の第1スイッチ56のそれぞれは、サンプル時において、対応するビットコンデンサ54の出力配線64が接続されていない他端(以下、ビットコンデンサ54の他端という。)を、入力電圧VINに接続する。また、複数の第1スイッチ56のそれぞれは、ホールド時において、対応するビットコンデンサ54の他端を、入力データの対応するビットの値に応じて、参照電位または基準電位に接続する。複数の第1スイッチ56のそれぞれは、一例として、入力データの対応するビットの値が1の場合、対応するビットコンデンサ54の他端を参照電位VREFに接続してよい。複数の第1スイッチ56のそれぞれは、一例として、入力データの対応するビットの値が0の場合、対応するビットコンデンサ54の他端を基準電位に接続してよい。

さらに、メインDA変換器30は、図7および図8に示されるように、少なくとも1つの直列コンデンサ60を更に備えてもよい。直列コンデンサ60は、出力配線64上に直列に挿入して配置される。すなわち、各直列コンデンサ60は、隣接する2つのビットコンデンサ54の間の出力配線64に、挿入して配置される。直列コンデンサ60を備えるメインDA変換器30は、出力端62側から見た全体の合成容量を小さくすることができる。

メインDA変換器30は、図7に示されるように、隣接する2つのビットコンデンサ54の全ての間に、直列コンデンサ60を備えてよい。これに代えて、メインDA変換器30は、図8に示されるように、隣接する2つのビットコンデンサ54の全ての間のうちのいずれかに、直列コンデンサ60を備えてもよい。

このようなメインDA変換器30は、一のビットコンデンサ54の容量が、当該一のビットコンデンサ54より下位のビット側の出力配線64に接続された、ビットコンデンサ54、直列コンデンサ60およびダミーコンデンサ52の合成容量と同一とされるように、それぞれのコンデンサの容量が設定される。すなわち、kビット目のビットコンデンサ54の容量Ckと、当該kビット目のビットコンデンサ54が接続された出力配線64の接続点から下位側(ダミーコンデンサ52側)を見た回路の合成容量とが同一となるように、それぞれのコンデンサの容量が設定される。これにより、メインDA変換器30は、入力データの複数のビットの各値に応じて、対応するビットの重みに比例した容量を、参照電位VREFまたは基準電位に切り換えて接続することができる。

このような電荷再配分型のメインDA変換器30は、サンプル時において、サンプルスイッチ50がオンして出力端62が基準電位に接続され、且つ、複数の第1スイッチ56が入力電圧VINを選択して複数のビットコンデンサ54の他端のそれぞれに入力電圧VINが印加される。これによりメインDA変換器30は、サンプル時において、入力電圧VINに応じた電荷を取り込んで、入力電圧VINをサンプルすることができる。

また、このような電荷再配分型のメインDA変換器30は、ホールド時において、サンプルスイッチ50がオフして出力端62が開放され、且つ、複数のビットコンデンサ54の他端のそれぞれに対する入力電圧VINの印加が停止される。これにより、メインDA変換器30は、ホールド時において、入力電圧VINに応じた電荷を外部に放出させないので、出力端62に対して入力電圧VINの逆電圧(−VIN)を印加して、この電圧をホールドすることができる。

これに加えて、ホールド時において、複数のビットコンデンサ54のそれぞれは、入力データの対応するビットの値が1の場合には他端に参照電位VREFが接続され、入力データの対応するビットの値が0の場合には他端に基準電位が接続される。これにより、出力端62は、値が1のビットの重みを合計した値に比例した容量を介して参照電位VREFに接続され、値が0のビットの重みを合計した値に比例した容量を介して基準電位に接続される。

従って、ホールド時において、入力電圧V IN が0であると仮定すると、ダミーコンデンサ52および複数のビットコンデンサ54は、入力データに応じて下記式(1)により表される差分電圧V 'を、当該メインDA変換器30の出力端62に印加することができる。なお、式(1)において、Tは入力データの下位から第1ビット目(最下位ビット)の値を示し、Tは入力データの下位から第2ビット目の値を示し、…、Tは入力データの下位から第Nビット目(最上位ビット)の値を示す。
'={(VREF/2)×(T)+(VREF/2)×(TN−1)+…+(VREF/2N−1)×(T)+(VREF/2)×(T)} …(1)

以上から、ホールド時において、出力端62には、入力電圧VINの逆電圧(−VIN)と、上記式(1)により表される入力電圧V IN が0であると仮定した場合における入力データに応じた差分電圧V 'とが印加される。従って、電荷再配分型のメインDA変換器30は、ホールド時において、入力電圧VINの逆電圧(−VIN)と、入力データに応じた電圧とを加算した電圧(即ち、実際の差分電圧V)を、出力端62から出力することができる。

図9は、調整部18の処理フローのより具体的な一例を示す。DA変換器20が図6〜図8に示されるようなメインDA変換器30およびサブDA変換器34を有する場合、調整部18は、一例として、ステップS31〜ステップS40の処理を実行してよい。

まず、調整部18は、第1のAD変換部12−1内における比較部22のオフセット誤差を測定する(S31)。なお、ステップS31における、第1のAD変換部12−1内の比較部22のオフセット誤差の測定方法については、詳細を図10において説明する。

続いて、調整部18は、第1のAD変換部12−1内のDA変換器20について、補正対象ビットのそれぞれに対するビット毎の補正データを測定する(S32)。なお、ステップS32における、第1のAD変換部12−1内のDA変換器20についてのビット毎の補正データの測定方法については、詳細を図11において説明する。

続いて、調整部18は、ステップS32において測定された補正対象ビットのビット毎の補正データのそれぞれから、ステップS31において測定されたオフセット誤差を減じる。そして、調整部18は、オフセット誤差を減じたビット毎の補正データのそれぞれを、第1のAD変換部12−1内の補正データ出力部32に設定する(S33)。調整部18は、一例として、第1のAD変換部12−1の補正データ出力部32内のメモリ72に、オフセット誤差が除かれたビット毎の補正データを書き込んでよい。以上のステップS31からS33の処理により、調整部18は、第1のAD変換部12−1内の比較部22のオフセット誤差およびDA変換器20のリニアリティ誤差を相殺させる補正データを、補正データ出力部32から出力させることができる。

続いて、調整部18は、第2のAD変換部12−2から第4のAD変換部12−4を順次に1ずつ選択して、選択した調整対象のAD変換部12について、以下のステップS35からステップS39の各処理を実行する(S34、S40)。

なお、以下、調整対象のAD変換部12を、第MのAD変換部12−Mとする(Mは2以上の整数を表わす。)。また、調整対象のAD変換部12の直前に調整対象として選択された調整済みのAD変換部12を、第(M−1)のAD変換部12−(M−1)とする。さらに、第(M−1)のAD変換部12−(M−1)と、第MのAD変換部12−Mとの間に設けられた出力端子間スイッチ16を、第(M−1)の出力端子間スイッチ16−(M−1)とする。

まず、調整部18は、第MのAD変換部12−M内の比較部22のオフセット誤差を測定する(S35)。本ステップS35における第MのAD変換部12−M内の比較部22のオフセット誤差の測定方法は、図10において詳細を説明する、ステップS31における第1のAD変換部12−1内の比較部22のオフセット誤差の測定方法と同様である。

続いて、調整部18は、第(M−1)の出力端子間スイッチ16−(M−1)を接続状態とする(S36)。続いて、調整部18は、第(M−1)の出力端子間スイッチ16−(M−1)を接続状態として、第MのAD変換部12−M内の比較部22のオフセット誤差を測定する(S37)。比較部22のオフセット誤差は、当該比較部22の入力端に接続される容量に応じて変化する。従って、第(M−1)の出力端子間スイッチ16−(M−1)を接続状態とした場合、第MのAD変換部12−M内の比較部22のオフセット誤差は、ステップS35において測定されたオフセット誤差とは異なる値となる。本ステップS37におけるオフセット誤差の測定方法は、図10において詳細を説明する、ステップS31における第1のAD変換部12−1内の比較部22のオフセット誤差の測定方法と同様である。

続いて、調整部18は、第(M−1)の出力端子間スイッチ16−(M−1)を接続状態として、第MのAD変換部12−M内のDA変換器20について、補正対象ビット毎に、ビット毎の補正データを測定する(S38)。なお、ステップS38における、第MのAD変換部12−M内のDA変換器20のビット毎の補正データの測定方法については、詳細を図12において説明する。

続いて、調整部18は、ステップS38において測定された補正対象ビットのビット毎の補正データのそれぞれから、ステップS35において測定されたオフセット誤差およびステップS37において測定されたオフセット誤差を減じる。

そして、調整部18は、オフセット誤差を減じたビット毎の補正データのそれぞれを、第MのAD変換部12−M内の補正データ出力部32に設定する(S39)。調整部18は、一例として、第MのAD変換部12−Mの補正データ出力部32内のメモリ72に、オフセット誤差が除かれたビット毎の補正データを書き込んでよい。以上のステップS35からS39の処理により、調整部18は、第MのAD変換部12−M内のDA変換器20の入力出力特性を、第(M−1)のAD変換部12−(M−1)内のDA変換器20の入力出力特性と一致させるような補正データを、補正データ出力部32から出力させることができる。

図10は、図9のステップS31において、第1のAD変換部12−1内の比較部22のオフセット誤差を測定する場合の制御例を示す。なお、図9のステップS35およびステップS37において、第MのAD変換部12−M内の比較部22のオフセット誤差を測定する場合の接続例も同様である。

比較部22のオフセット誤差を測定する場合、調整部18は、複数のビットコンデンサ54の他端を基準電位に接続させるように、メインDA変換器30を設定する。このように設定された結果、メインDA変換器30は、出力端子26に基準電位を印加する。

続いて、調整部18は、メインDA変換器30を以上のように設定した状態として、サブDA変換器34に対して補正データに代えてサーチデータを与える。調整部18は、サーチデータを変化させ、変化させたサーチデータの各値での比較部22の比較結果に基づき出力端子26の出力電圧とオフセット電圧VOFFSETとが一致するサーチデータを検出する。

ここで、比較部22は、理想的には、出力端子26の出力電圧と基準電位とを比較した結果を出力する。しかし、比較部22は、実際には、基準電圧にオフセット誤差VOFFSETを加えた電圧と、出力端子26の出力電圧とを比較した結果を出力する。従って、このようにして検出されたサーチデータは、比較部22のオフセット誤差電圧VOFFSETを、サブDA変換器34を用いてAD変換した結果と等しい。このことから、調整部18は、このようにしてサーチデータを検出することにより、比較部22のオフセット誤差を表わすデータを取得することができる。

なお、この場合において、調整部18は、サブDA変換器34に与える参照電位として、正側参照電位VREFPと、正側参照電位VREFPに対して基準電位を挟んで対称の負側参照電位VREFNとを切り換えてよい。これにより、調整部18は、基準電位に対して正側のオフセット誤差および負側のオフセット誤差電圧を、測定することができる。

図11は、図9のステップS32において、第1のAD変換部12−1内のDA変換器20について、一の補正対象ビットに対応するビット毎の補正データを測定する場合の制御例を示す。第1のAD変換部12−1内のDA変換器20について、一の補正対象ビット(下位からk番目のビット)に対応するビット毎の補正データを測定する場合、調整部18は、次のように、第1のAD変換部12−1内のDA変換器20におけるメインDA変換器30を設定する。

すなわち、調整部18は、一の補正対象ビットより下位のビット(下位から1〜(k−1)番目のビット)に対応するビットコンデンサ54の他端を負側参照電位VREFNに接続する。調整部18は、一の補正対象ビット(下位からk番目のビット)に対応するビットコンデンサ54の他端を正側参照電位VREFPに接続する。調整部18は、一の補正対象ビットより上位のビット(下位から(k+1)〜N番目のビット)に対応するビットコンデンサ54の他端を基準電位に接続する。

一の補正対象ビット(k番目のビット)に割り付けられた容量(Ck)と、一の補正対象ビット(k番目のビット)より下位のビットに割り付けられた容量の合成容量(Ceq(1〜k−1)とは、理想的には同一である。従って、このように設定された結果、メインDA変換器30は、理想的には、出力端子26に基準電位を印加する。

しかしながら、一の補正対象ビット(k番目のビット)に割り付けられた容量(Ck)は、誤差容量(ΔCk_err)を含む。従って、このように設定された結果、メインDA変換器30は、現実には、基準電位から誤差容量(ΔCk_err)に応じた電位分ずれた電圧を出力端子26に印加する。

そこで、メインDA変換器30を以上のように設定した状態において、調整部18は、サブDA変換器34に対して補正データに代えてサーチデータを与える。そして、調整部18は、サーチデータを変化させ、変化させたサーチデータの各値での比較部22の比較結果に基づき出力端子26の出力電圧と基準電位とが一致するサーチデータを検出する。

このようにして検出されたサーチデータは、一の補正対象ビットの誤差容量(ΔCk_err)に応じた電圧を、サブDA変換器34を用いてAD変換した結果と等しい。従って、調整部18は、このように検出したサーチデータに基づき、一の補正対象ビットに対応するビット毎の補正データを決定する。調整部18は、一例として、一の補正対象ビットの誤差容量(ΔCk_err)に応じた電圧を相殺する補正電圧を、サブDA変換器34から出力させるようなデータを、一の補正対象ビットに対応するビット毎の補正データとしてよい。

なお、この場合において、調整部18は、サブDA変換器34に与える参照電位として、正側参照電位VREFPと負側参照電位VREFNとを切り換えてよい。これにより、調整部18は、k番目のビットに割り付けられた容量Ckが理想値より大きい場合および理想値より小さい場合のいずれの場合も、出力端子26の出力電圧を測定することができる。

図12は、図9のステップS38において、第1の出力端子間スイッチ16−1を接続状態として、第2のAD変換部12−2内のDA変換器20について、一の補正対象ビットに対応するビット毎の補正データを測定する場合の制御例を示す。第1の出力端子間スイッチ16−1を接続状態として、第2のAD変換部12−2内のDA変換器20について、一の補正対象ビット(下位からk番目のビット)に対応するビット毎の補正データを測定する場合、調整部18は、次のように、第1のAD変換部12−1内のDA変換器20におけるメインDA変換器30を設定する。

すなわち、調整部18は、第1のAD変換部12−1内のメインDA変換器30における、一の補正対象ビットより下位のビット(下位から1〜(k−1)番目のビット)に対応するビットコンデンサ54の他端を基準電位に接続する。調整部18は、第1のAD変換部12−1内のメインDA変換器30における、一の補正対象ビット(下位からk番目のビット)に対応するビットコンデンサ54の他端を負側参照電位VREFNに接続する。調整部18は、第1のAD変換部12−1内のメインDA変換器30における、一の補正対象ビットより上位のビット(下位から(k+1)〜N番目のビット)に対応するビットコンデンサ54の他端を基準電位に接続する。

更に、調整部18は、第1のAD変換部12−1内のメインDA変換器30について測定された、k番目のビットに対応するビット毎の補正データを、第1のAD変換部12−1内のDA変換器20におけるサブDA変換器34に与える。これにより、調整部18は、第1のAD変換部12−1内のメインDA変換器30における、補正対象ビット(k番目のビット)のビットコンデンサ54の容量を予め定められた値に補正することができる。

さらに、調整部18は、次のように、第2のAD変換部12−2内のDA変換器20におけるメインDA変換器30を設定する。すなわち、調整部18は、第2のAD変換部12−2内のメインDA変換器30における、一の補正対象ビットより下位のビット(下位から1〜(k−1)番目のビット)に対応するビットコンデンサ54の他端を基準電位に接続する。調整部18は、第2のAD変換部12−2内のメインDA変換器30における、一の補正対象ビット(下位からk番目のビット)に対応するビットコンデンサ54の他端を正側参照電位VREFPに接続する。調整部18は、第2のAD変換部12−2内のメインDA変換器30における、一の補正対象ビットより上位のビット(下位から(k+1)〜N番目のビット)に対応するビットコンデンサ54の他端を基準電位に接続する。

以上のように設定した状態において、調整部18は、第2のAD変換部12−2内のDA変換器20におけるサブDA変換器34に対して補正データに代えてサーチデータを与える。そして、調整部18は、サーチデータを変化させて、変化させたサーチデータの各値での比較部22の比較結果に基づき、第2のAD変換部12−2内のDA変換器20の出力端子26の出力電圧と基準電位とが一致するサーチデータを検出する。

ここで、第1のAD変換部12−1内のメインDA変換器30における一の補正対象ビットに対応するビットコンデンサ54の他端は、負側参照電位VREFNに接続され、第2のAD変換部12−2内のメインDA変換器30における一の補正対象ビットに対応するビットコンデンサ54の他端は、正側参照電位VREFPに接続される。さらに、第1のAD変換部12−1のDA変換器20の出力端子26と、第2のAD変換部12−2のDA変換器20の出力端子26とは、出力端子間スイッチ16により接続されている。従って、第1のAD変換部12−1内のメインDA変換器30における、サブDA変換器34により補正された一の補正対象ビットのビットコンデンサ54の容量と、第2のAD変換部12−2内のメインDA変換器30における、サブDA変換器34により補正された一の補正対象ビットのビットコンデンサ54の容量とが、同一であれば、第2のAD変換部12−2内のDA変換器20の出力端子26の電位は、負側参照電位VREFNと正側参照電位VREFPとの中点電位(即ち、基準電位)となる。

このことから、このように検出したサーチデータは、第2のAD変換部12−2内のメインDA変換器30における、サブDA変換器34により補正された一の補正対象ビットのビットコンデンサ54の容量を、第1のAD変換部12−1内のメインDA変換器30における、サブDA変換器34により補正された一の補正対象ビットのビットコンデンサ54の容量と同一にする補正データと等しい。従って、調整部18は、このように検出したサーチデータを、第2のAD変換部12−2内のDA変換器20における一の補正対象ビットに対応するビット毎の補正データとして決定する。

なお、この場合において、調整部18は、第1のAD変換部12−1内の比較部22による比較結果に基づき、第2のAD変換部12−2内のDA変換器20の出力端子26の出力電圧と基準電位とが一致するサーチデータを検出してもよい。これに代えて、第1のAD変換部12−1内の比較部22による比較結果に基づき検出されたサーチデータ、および、第2のAD変換部12−2内の比較部22による比較結果に基づき検出されたサーチデータの平均等に基づき、補正データを算出してもよい。

図13は、本実施形態の変形例に係るAD変換装置10が備える第1のAD変換部12−1および第2のAD変換部12−2の構成を示す。本変形例に係るAD変換装置10は、図1〜図12において説明したAD変換装置10と略同一の構成および機能を採るので、図1〜図12に示した部材と略同一の構成および機能の部材に同一の符号を付け、以下相違点を除き説明を省略する。

本変形例に係るAD変換装置10は、複数の差動のAD変換部12を備える。本例においては、AD変換装置10は、第1のAD変換部12−1と、第2のAD変換部12−2とを備える。

各AD変換部12は、差動のアナログの入力電圧(VINP、VINN)に応じたデジタルの出力データDOUTを出力する。本変形例に係る差動のAD変換部12のそれぞれは、正側のDA変換器20−Pと、負側のDA変換器20−Nと、比較部22と、制御部24とを備える。

正側のDA変換器20−Pは、正側の入力データを受け、正側の入力データに応じた電圧を出力する。さらに、正側のDA変換器20−Pは、サンプル時において正側の入力電圧VINPをサンプルして、ホールド時においてサンプルした正側の入力電圧VINPをホールドする。そして、正側のDA変換器20−Pは、ホールド時において、正側の入力データが与えられることにより、正側の入力データに応じた出力電圧から正側の入力電圧VINPを減じた正側の差分電圧VPを出力する。

負側のDA変換器20−Nは、負側の入力データを受け、負側の入力データに応じた電圧を出力する。さらに、負側のDA変換器20−Nは、サンプル時において負側の入力電圧VINNをサンプルして、ホールド時においてサンプルした負側の入力電圧VINNをホールドする。そして、負側のDA変換器20−Nは、ホールド時において、負側の入力データが与えられることにより、負側の入力データに応じた出力電圧から負側の入力電圧VINNを減じた負側の差分電圧VNを出力する。

正側のDA変換器20−Pおよび負側のDA変換器20−Nのそれぞれは、図2に示すDA変換器20と同一の構成であってよい。すなわち、正側のDA変換器20−Pおよび負側のDA変換器20−Nのそれぞれは、メインDA変換器30と、補正データ出力部32と、サブDA変換器34と、加算部36とを有してよい。

比較部22は、正側のDA変換器20の出力電圧から正側の入力電圧VINを減じた電圧および負側の入力電圧VINから負側のDA変換器20の出力電圧を減じた電圧を比較した比較結果を出力する。本例において、比較部22は、正側のDA変換器20−Pの出力端子26から出力された出力電圧と、負側のDA変換器20−Nの出力端子26から出力された出力電圧とを比較した結果を、出力する。

制御部24は、正側のDA変換器20−Pに対して正側の入力データを与える。また、制御部24は、負側のDA変換器20−Nに対して、正側の入力データと正負符号が反転した負側の入力データ与える。

制御部24は、正側のDA変換器20および負側のDA変換器20の出力電圧が略一致するような正側の入力データ及び負側の入力データのデータ値を検出する。即ち、制御部24は、正側の入力電圧VINPと負側の入力電圧VINNとの差電圧と、正側の差分電圧VPと負側の差分電圧VNとの差電圧とが一致するような、正側の入力データおよび負側の入力データを検出する。制御部24は、検出したデータ値を入力電圧VINに応じたデジタルの出力データDOUTとして出力する。

また、本例において、出力端子間スイッチ16は、第1のAD変換部12−1の正側のDA変換器20−Pにおける出力端子26と、第2のAD変換部12−2の負側のDA変換器20−Nにおける出力端子26同士を接続するか否かを切り換える。更に、出力端子間スイッチ16は、第1のAD変換部12−1の負側のDA変換器20−Nにおける出力端子26と、第2のAD変換部12−2の正側のDA変換器20−Pにおける出力端子26同士を接続するか否かを切り換える。

本変形例に係る調整部18は、同一のビットに対応する、第1のAD変換部12−1の正側のDA変換器20−Pおよび第2のAD変換部12−2の負側のDA変換器20−N内のビットコンデンサ同士を直列に接続する。この場合において、調整部18は、ビットコンデンサを予め放電して、ビットコンデンサが蓄積する初期電荷を0とする。そして、調整部18は、2つのビットコンデンサ間の電圧が、2つのビットコンデンサの両端電圧の中点に近づくように少なくとも一方のビットコンデンサの容量を調整する。

これにより、調整部18は、第1のAD変換部12−1内のDA変換器20の入出力特性を予め定められた特性に調整することができる。さらに、調整部18は、第1の差動のAD変換部12−1の入出力特性と、第2の差動のAD変換部12−2の入出力特性とを互いに一致させることができる。これにより、AD変換装置10によれば、リニアリティ誤差の小さい精度の良い差動のAD変換することができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

10 AD変換装置、12 AD変換部、14 多重化部、16 出力端子間スイッチ、18 調整部、20 DA変換器、22 比較部、24 制御部、26 出力端子、30 メインDA変換器、32 補正データ出力部、34 サブDA変換器、36 加算部、50 サンプルスイッチ、52 ダミーコンデンサ、53 ダミー用スイッチ、54 ビットコンデンサ、56 第1スイッチ、60 直列コンデンサ、62 出力端、64 配線、72 メモリ、74 補正データ生成部

Claims (11)

  1. 入力データの各ビットに対応する複数のビットコンデンサを含むDA変換器と、前記DA変換器の出力電圧からアナログの入力電圧を減じた差分電圧を基準電圧と比較する比較部と、前記差分電圧が前記基準電圧と略一致するような前記入力データのデータ値を検出して当該データ値を前記入力電圧に応じたデジタルデータとして出力する制御部とをそれぞれ有する第1のAD変換部および第2のAD変換部と、
    同一のビットに対応する、前記第1のAD変換部の前記DA変換器および前記第2のAD変換部の前記DA変換器内のビットコンデンサ同士を直列に接続して、2つのビットコンデンサ間の電圧が、2つのビットコンデンサの両端電圧の中点に近づくように少なくとも一方のビットコンデンサの容量を調整する調整部と、
    を備えるAD変換装置。
  2. 前記第1のAD変換部内の前記DA変換器における、前記複数のビットコンデンサが接続される出力端子と、前記第2のAD変換部内の前記DA変換器における、前記複数のビットコンデンサが接続される出力端子との間を接続するか否かを切り替える出力端子間スイッチを更に備え、
    前記調整部は、前記出力端子間スイッチを接続状態として、前記第1のAD変換部の前記DA変換器および前記第2のAD変換部の前記DA変換器内の同一のビットに対応するビットコンデンサ同士を直列に接続する
    請求項1に記載のAD変換装置。
  3. 前記第2のAD変換部内の前記DA変換器は、
    入力データの各ビットに対応する前記複数のビットコンデンサを有するメインDA変換器と、
    入力データに応じた補正データを出力する補正データ出力部と、
    前記補正データ出力部が出力する前記補正データの各ビットに対応する少なくとも1つの補正コンデンサを有するサブDA変換器と、
    を含み、
    前記調整部は、前記第1のAD変換部の前記DA変換器内のビットコンデンサと、調整対象の前記補正データに応じた前記補正コンデンサによって容量が補正された、前記第2のAD変換部の前記DA変換器内の同一のビットに対応するビットコンデンサとを直列に接続して、2つのビットコンデンサの間の電圧が、2つのビットコンデンサの両端電圧の中点に近づくように前記補正データを調整する
    請求項2に記載のAD変換装置。
  4. 前記調整部は、前記第1のAD変換部の前記DA変換器および前記第2のAD変換部の前記DA変換器内のビットコンデンサ同士を直列に接続して、前記第1のAD変換部および前記第2のAD変換部の少なくとも一方の前記比較部が出力する、2つのビットコンデンサの間の電圧および前記基準電圧の比較結果に基づいて、前記補正データを補正する請求項3に記載のAD変換装置。
  5. 前記調整部は、前記第1のAD変換部の前記DA変換器および前記第2のAD変換部の前記DA変換器内のビットコンデンサ同士を直列に接続して、前記第1のAD変換部および前記第2のAD変換部の前記比較部が出力する、2つのビットコンデンサの間の電圧および前記基準電圧の比較結果に基づいて、前記補正データを補正する請求項3に記載のAD変換装置。
  6. 前記第1のAD変換部および前記第2のAD変換部内の前記DA変換器のそれぞれは、
    入力データの各ビットに対応する前記複数のビットコンデンサを有するメインDA変換器と、
    入力データに応じた補正データを出力する補正データ出力部と、
    前記補正データ出力部が出力する前記補正データの各ビットに対応する少なくとも1つの補正コンデンサを有するサブDA変換器と、
    を含み、
    前記調整部は、
    前記第1のAD変換部の前記DA変換器を調整する第1調整処理において、当該DA変換器が出力する電圧を入力データに応じた電圧に近づけるように前記補正データを校正し、
    前記第2のAD変換部の前記DA変換器を調整する第2調整処理において、前記第1のAD変換部内の少なくとも1つの前記補正コンデンサによって容量が補正されたビットコンデンサと、前記第2のAD変換部内の、調整対象の補正データに応じた少なくとも1つの前記補正コンデンサによって容量が補正された、前記第1のAD変換部と同一のビットに対応するビットコンデンサとを直列に接続して、2つのビットコンデンサの間の電圧が、2つのビットコンデンサの両端電圧の中点に近づくように前記第2のAD変換部内の前記補正データ出力部が出力する補正データを調整する
    請求項1に記載のAD変換装置。
  7. 入力データの各ビットに対応する複数のビットコンデンサを含むDA変換器と、前記DA変換器の出力電圧からアナログの入力電圧を減じた差分電圧を基準電圧と比較する比較部と、前記差分電圧が前記基準電圧と略一致するような前記入力データのデータ値を検出して当該データ値を前記入力電圧に応じたデジタルデータとして出力する制御部とを有する第3のAD変換部を更に備え、
    前記調整部は、
    前記第2調整処理の後に前記第3のAD変換部の前記DA変換器を調整する第3調整処理において、前記第2のAD変換部内の少なくとも1つの前記補正コンデンサによって容量が補正されたビットコンデンサと、前記第3のAD変換部内の、調整対象の補正データに応じた少なくとも1つの前記補正コンデンサによって容量が補正された、前記第2のAD変換部と同一のビットに対応するビットコンデンサとを直列に接続して、2つのビットコンデンサの間の電圧が、2つのビットコンデンサの両端電圧の中点に近づくように前記第3のAD変換部内の前記補正データ出力部が出力する補正データを調整する
    請求項6に記載のAD変換装置。
  8. 前記第1のAD変換部および前記第2のAD変換部は、入力電圧をインタリーブしてAD変換してデジタルデータとして出力する請求項1に記載のAD変換装置。
  9. 入力データの各ビットに対応する複数のビットコンデンサを含む正側および負側のDA変換器と、前記正側のDA変換器の出力電圧から正側の入力電圧を減じた電圧および負側の入力電圧から前記負側のDA変換器の出力電圧を減じた電圧を比較する比較部と、前記正側のDA変換器および前記負側のDA変換器の前記出力電圧が略一致するような前記入力データのデータ値を検出して当該データ値を前記入力電圧に応じたデジタルデータとして出力する制御部とをそれぞれ有する第1のAD変換部および第2のAD変換部と、
    同一のビットに対応する、前記第1のAD変換部の前記正側のDA変換器および前記第2のAD変換部の前記負側のDA変換器内のビットコンデンサ同士を直列に接続して、2つのビットコンデンサ間の電圧が、2つのビットコンデンサの両端電圧の中点に近づくように少なくとも一方のビットコンデンサの容量を調整する調整部と、
    を備えるAD変換装置。
  10. 入力データの各ビットに対応する複数のビットコンデンサを有する第1DA変換器および第2DA変換器と、
    同一のビットに対応する前記第1DA変換器および前記第2DA変換器のビットコンデンサ同士を直列に接続して、2つのビットコンデンサ間の電圧が、2つのビットコンデンサの両端電圧の中点に近づくように少なくとも一方のビットコンデンサの容量を調整する調整部と、
    を備えるDA変換装置。
  11. 入力データの各ビットに対応する複数のビットコンデンサを含むDA変換器と、前記DA変換器の出力電圧からアナログの入力電圧を減じた差分電圧を基準電圧と比較する比較部と、前記差分電圧が前記基準電圧と略一致するような前記入力データのデータ値を検出して当該データ値を前記入力電圧に応じたデジタルデータとして出力する制御部とをそれぞれ有する第1のAD変換部および第2のAD変換部とを備えるAD変換装置の調整方法であって、
    同一のビットに対応する、前記第1のAD変換部の前記DA変換器および前記第2のAD変換部の前記DA変換器内のビットコンデンサ同士を直列に接続して、2つのビットコンデンサ間の電圧が、2つのビットコンデンサの両端電圧の中点に近づくように少なくとも一方のビットコンデンサの電気容量を調整する
    調整方法。
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