JP2012119963A - デジタルアナログ変換器 - Google Patents

Abstract

【課題】従来のデジタルアナログ変換器では変換精度を向上させることができない問題があった。
【解決手段】本発明のデジタルアナログ変換器は、デジタル入力値の上位側ｍビットの値に対応した第１のアナログ電圧ＶＯ１と第２のアナログ電圧ＶＯ２とを出力する上位デジタルアナログ変換器ＤＡ１と、下位電圧側ノードＮＤ１の電圧ＶＲ１と、上位電圧側ノードＮＤ２の電圧ＶＲ２との電圧差を前記デジタル入力値の下位側ｎビットの値に応じて分割してアナログ出力電圧ＶＯＵＴを出力する下位デジタルアナログ変換器ＤＡ２と、下位電圧側ノードＮＤ１に接続される第１のコンデンサＣ１と、上位電圧側ノードＮＤ２に接続される第２のコンデンサＣ２と、を有し、上位デジタルアナログ変換器ＤＡ１は、下位デジタルアナログ変換器ＤＡ２に第１、第２のアナログ電圧ＶＯ１、ＶＯ２を排他的に出力する。
【選択図】図１

Description

本発明はデジタルアナログ変換器に関し、特に上位デジタルアナログ変換器と下位デジタルアナログ変換器とを有し、デジタル入力値に対応したアナログ出力電圧を出力するデジタルアナログ変換器に関する。

信号処理用電子回路システムにおいては、デジタル値に応じたアナログ値を出力するためにデジタルアナログ変換器が多く用いられている。このデジタルアナログ変換器では、信号精度を向上させるために分解能の向上が求められている。

そこで、デジタルアナログ変換器の一例が特許文献１に開示されている。デジタルアナログ変換器は、動作原理として複数の方式が提案されているが、特許文献１では、小さな回路面積で高い分解能を実現できる２ステップ・電圧ポテンション型Ｄ／Ａコンバータについて説明している。

図５に特許文献１に開示されているデジタルアナログ変換器１００の回路図を示す。図５に示すように、デジタルアナログ変換器１００は、上位抵抗ストリング、上位ビットスイッチ回路、下位抵抗ストリング、下位ビットスイッチ回路、バッファ回路１１２、１１３、上位ビット選択デコーダ１１７、下位ビット選択デコーダ１１８を有する。

上位抵抗ストリングは、上位基準電圧（例えば、電源電圧ＶＤＤ）を生成する上位基準電圧源と、下位基準電圧（例えば、接地電圧ＧＮＤ）を生成する下位基準電圧源と、の間に直列に接続される複数の抵抗Ｒａ〜Ｒｍを有する。上位ビットスイッチ回路は、スイッチＳＷａ１、ＳＷａ２〜ＳＷｍ１、ＳＷｍ２を有する。これらのスイッチは、抵抗Ｒａ〜Ｒｍの接続点に設けられる。そして、デジタルアナログ変換器１００は、上位ビット選択デコーダ１１７がデジタル入力値の上位ビット側の値に応じて上位抵抗ストリングの抵抗を１つ選択し、選択した抵抗の両端の電圧を対応するスイッチを介してノード１１１ａ及びノード１１１ｂに出力する。

バッファ回路１１２は、ノード１１１ａの電圧をノード１１４ａに出力する。バッファ回路１１３は、ノード１１１ｂの電圧をノード１１４ｂに出力する。下位抵抗ストリングは、ノード１１４ａとノード１１４ｂとの間に直列に接続される複数の抵抗Ｒ１〜Ｒｎを有する。下位ビットスイッチ回路は、スイッチＳＷ１〜ＳＷｎを有する。これらのスイッチは、抵抗Ｒ１〜Ｒｎの接続点に設けられる。そして、デジタルアナログ変換器１００は、下位ビット選択デコーダ１１８がデジタル入力値の下位ビット側の値に応じて下位抵抗ストリングの抵抗の接続点の１つ選択し、選択した接続点に生成される電圧を対応するスイッチを介してバッファ１１５を介して出力する。

つまり、デジタルアナログ変換器１００では、上位抵抗ストリングにおいて、デジタル入力値の上位ビットの値に応じた電圧レベルの一組のアナログ電圧を生成する。そしてデジタルアナログ変換器１００は、当該一組のアナログ電圧をさらに下位ビットの値に応じて分割するとこでデジタル入力値に応じたアナログ出力電圧を生成する。

なお、特許文献１では、バッファ回路１１２、１１３に変えて２組のサンプルホールド回路を用いることで動作速度を向上させることが開示されている。より具体的には、一組のサンプルホールド回路は、２つのサンプルホールド回路を有する。そして、特許文献１では、一方のサンプルホールド回路の出力に基づきアナログ出力電圧を出力している期間に、次のタイミングで出力すべき上位抵抗ストリングの出力電圧を他方のサンプルホールド回路でサンプリングする。これにより、特許文献１では、電圧の切り替わりに伴うバッファ回路の応答遅延を回避して、動作速度の向上を実現している。

特開２０００−１９６４５５号公報

特許文献１に開示されるデジタルアナログ変換器１００では、下位抵抗ストリングの両端にそれぞれ上位抵抗ストリングが出力する電圧を与える必要がある。このとき、デジタルアナログ変換器１００では、上位抵抗ストリングにおいて選択された抵抗と下位抵抗ストリングとが一時的に並列になるとことで、上位抵抗ストリングにおいて選択された抵抗と非選択とされた抵抗との抵抗比がずれる。デジタルアナログ変換器１００では、この抵抗比のずれに起因した変換誤差を防止するためにバッファ回路１１２、１１３を設けている。つまり、バッファ回路１１２、１１３は、上位抵抗ストリングにおいて選択された抵抗と下位抵抗ストリングとが並列になることを防止する。

しかしながら、特許文献１に開示されるデジタルアナログ変換器１００では、上位抵抗ストリングが出力する２つのアナログ電圧の電圧差が下位抵抗ストリングに伝達される差異にずれる問題が生じる。これは、デジタルアナログ変換器１００では、上位抵抗ストリングが出力する２つのアナログ電圧が異なるバッファ回路１１２、１１３を介して下位抵抗ストリングに伝達されるためである。バッファ回路１１２、１１３は、回路を構成するトランジスタの製造誤差に起因して入力オフセット電圧を有する。このオフセット電圧は、バッファ回路１１２、１１３において個別に発生する。そのため、バッファ回路１１２に入力されるアナログ電圧と出力されるアナログ電圧との間に生じる誤差と、バッファ回路１１３に入力されるアナログ電圧と出力されるアナログ電圧との間に生じる誤差と、はそれぞれ異なる。つまり、バッファ回路１１２、１１３に入力される２つのアナログ電圧の電圧差と、バッファ回路１１２、１１３から出力される２つのアナログ電圧の電圧差には、ずれが生じる。このずれは、デジタルアナログ変換器の変換誤差となる。つまり、特許文献１に記載のデジタルアナログ変換器１００では、変換精度を高めることができない問題がある。

例えば、デジタルアナログ変換器のダイナミックレンジを５Ｖ、デジタルアナログ変換器の分解能を１０ビットとした場合、１ＬＳＢ＝５Ｖ／１０２４≒５ｍＶである。一方、バッファ回路のオフセット電圧は、一般的に５ｍＶ〜１５ｍＶ程度の大きさである。つまり、バッファ回路のオフセット電圧を考慮すると、デジタルアナログ変換器において１０ビットの分解能を実現することは非常に困難であることがわかる。

本発明にかかるデジタルアナログ変換器の一態様は、デジタル入力値の上位側ｍビット（ｍは整数）の値に対応した第１のアナログ電圧と、前記第１のアナログ電圧と予め設定された所定の電圧差を有する第２のアナログ電圧と、を出力する上位デジタルアナログ変換器と、下位電圧側ノードの電圧と、上位電圧側ノードの電圧との電圧差を前記デジタル入力値の下位側ｎビット（ｎは整数）の値に応じて分割してアナログ出力電圧を出力する下位デジタルアナログ変換器と、前記下位電圧側ノードに接続され、前記第１のアナログ電圧を保持する第１のコンデンサと、前記上位電圧側ノードに接続され、前記第２のアナログ電圧を保持する第２のコンデンサと、を有し、前記上位デジタルアナログ変換器は、前記下位デジタルアナログ変換器に前記第１、第２のアナログ電圧を排他的に出力する。

また、本発明にかかるデジタルアナログ変換器の別の態様は、デジタル入力値の上位側ｍビット（ｍは整数）の値に対応した第１のアナログ電圧と、前記第１のアナログ電圧と予め設定された所定の電圧差を有する第２のアナログ電圧と、を出力する上位デジタルアナログ変換器と、下位電圧側ノードの電圧と、上位電圧側ノードの電圧との電圧差を前記デジタル入力値の下位側ｎビット（ｎは整数）の値に応じて分割してアナログ出力電圧を出力する下位デジタルアナログ変換器と、前記下位電圧側ノードに接続され、前記第１のアナログ電圧を保持する第１のコンデンサと、前記上位電圧側ノードに接続され、前記第２のアナログ電圧を保持する第２のコンデンサと、を有し、前記上位デジタルアナログ変換器は、１つのノードを介して前記第１、第２のアナログ電圧を伝達すると共に、前記第１のアナログ電圧を前記下位電圧側ノードに出力し、前記第２のアナログ電圧を前記上位電圧側ノードに出力する。

本発明にかかるデジタルアナログ変換器では、上位デジタルアナログ変換器が、第１のアナログ電圧及び第２のアナログ電圧を排他的に下位デジタルアナログ変換器に伝達する。これにより、本発明にかかるデジタルアナログ変換器は、上位デジタルアナログ変換器と下位デジタルアナログ変換器とが並列関係になることを防止する。また、本発明にかかるデジタルアナログ変換器では、上位デジタルアナログ変換器と下位デジタルアナログ変換器との間にバッファ回路を設ける必要がなく、このバッファ回路に起因する変換誤差を無くすことができる。

本発明にかかるデジタルアナログ変換器は、変換精度を向上させることが可能である。

実施の形態１にかかるデジタルアナログ変換器のブロック図である。 実施の形態１にかかる上位デジタルアナログ変換器のブロック図である。 実施の形態１にかかるデジタルアナログ変換器の動作を示すタイミングチャートである。 実施の形態１にかかる上位デジタルアナログ変換器の変形例を示すブロック図である。 特許文献１に記載のデジタルアナログ変換器のブロック図である。

実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１に実施の形態１にかかるデジタルアナログ変換器１のブロック図を示す。図１に示すように、デジタルアナログ変換器１は、上位デジタルアナログ変換器ＤＡ１、下位デジタルアナログ変換器ＤＡ２、第１のコンデンサＣ１、第２のコンデンサＣ２、タイミング制御回路１０を有する。なお、デジタルアナログ変換器１は、デジタル入力値を上位側ビット値ＤＩＵと下位側ビット値ＤＩＬとに分けて変換処理を行うサブレンジング型、若しくは、ハーフフラッシュ型と呼ばれる動作原理に基づき動作する。

上位デジタルアナログ変換器ＤＡ１は、デジタル入力値の上位側ｍビット（ｍは整数）の値ＤＩＵに対応した第１のアナログ電圧ＶＯ１と、前記第１のアナログ電圧と予め設定された所定の電圧差を有する第２のアナログ電圧ＶＯ２と、を出力する。また、上位デジタルアナログ変換器ＤＡ１は、下位デジタルアナログ変換器ＤＡ２に第１のアナログ電圧ＶＯ１と第２のアナログ電圧ＶＯ２とを排他的に出力する。

図１に示したブロック図では、上位デジタルアナログ変換器ＤＡ１の動作概念を示すブロック図を上位デジタルアナログ変換器ＤＡ１内のブロック図として示した。より具体的には、上位デジタルアナログ変換器ＤＡ１は、上位デコーダ１１、スイッチ回路ＳＡ、ＳＢ、アナログ電圧生成部１２を有する。上位デコーダ１１は、デジタル入力値の上位側ｍビットの値ＤＩＵに対応した第１の選択信号ＤＩ１と、第１の選択信号ＤＩ１と所定の関係を有する第２の選択信号ＤＩ２とを出力する。図１に示す例では、上位デコーダ１１には、ｍビットのデジタル入力値ＤＩＵが入力される。一方、上位デコーダ１１は、選択信号としてｉ本（例えば、２^ｍ＋１本）の選択信号を出力する。より具体的には、デジタル入力値ＤＩＵが２ビットであった場合、上位デコーダ１１は５本の選択信号を出力する。また、本実施の形態では、上位デコーダ１１は、デジタル入力値ＤＩＵの値に応じて、複数の選択信号のいずれか１つを第１の選択信号としてイネーブル状態（例えばスイッチをオンさせる値）とし、かつ、デジタル入力値ＤＩＵに１を加えた数に対応する選択信号を第２の選択信号としてイネーブル状態とする。上位デジタルアナログ変換器ＤＡ１は、タイミング制御信号ＣＯＮＴａに応じてスイッチ回路ＳＡの接続先を切り換える。これにより、上位デジタルアナログ変換器ＤＡ１では、第１の選択信号ＤＩ１と第２の選択信号ＤＩ２とのいずれか一方が時分割でアナログ電圧生成部１２に与えられる。

アナログ電圧生成部１２は、例えば、複数のアナログ電圧を生成する。アナログ電圧生成部１２は、第１の選択信号ＤＩ１に応じて複数のアナログ電圧のうち１つを第１のアナログ電圧として出力する。また、アナログ電圧生成部１２は、第２の選択信号ＤＩ２に応じて複数のアナログ電圧のうち１つを第２のアナログ電圧として出力する。そして、上位デジタルアナログ変換器ＤＡ１は、タイミング制御信号ＣＯＮＴｂに応じてアナログ電圧生成部１２の出力信号を下位電圧側ノードＮＤ１と上位電圧側ノードＮＤ２とのいずれかに振り分ける。より具体的には、上位デジタルアナログ変換器ＤＡ１は、第１のアナログ電圧を下位電圧側ノードＮＤ１に出力し、第２のアナログ電圧を上位電圧側ノードＮＤ２に出力する。また、別の観点では、上位デジタルアナログ変換器ＤＡ１は、１つのノードを介して第１、第２のアナログ電圧を伝達すると共に、第１のアナログ電圧を下位電圧側ノードに出力し、第２のアナログ電圧を前記上位電圧側ノードに出力する。

なお、上位デジタルアナログ変換器ＤＡ１を実現する回路は、複数ある。そこで、上位デジタルアナログ変換器ＤＡ１の具体的な回路の一例を説明する。図２に上位デジタルアナログ変換器ＤＡ１の具体的なブロック図を示す。

図２に示すように、実施の形態１にかかる上位デジタルアナログ変換器ＤＡ１は、上位デコーダ１１とアナログ電圧生成部１２、スイッチ回路ＳＢを有する。図２に示す例ではアナログ電圧生成部１２、下位基準電圧ＶＩ１を供給する下位基準電圧源と、上位基準電圧ＶＩ２を供給する上位基準電圧源と、の間に直列に接続される抵抗Ｒ１０〜Ｒ１３を有する。このアナログ電圧生成部１２では、抵抗Ｒ１０〜Ｒ１３の両端にはそれぞれデジタル入力値の上位側ｍビットの値の１ＬＳＢに対応する電圧差が生じる。つまり、抵抗Ｒ１０〜Ｒ１３は、同一の抵抗値を有する。そして、アナログ電圧生成部１２は、抵抗Ｒ１０〜Ｒ１３の両端からの電圧を取り出すために、スイッチＳ１０〜Ｓ１４が設けられる。スイッチＳ１０〜Ｓ１４の一端は、抵抗Ｒ１０〜Ｒ１３から構成される抵抗ストリングに接続され、他端は共通接続される。スイッチＳ１０〜Ｓ１４は、複数の選択信号ＤＩのいずれか１つに対応し、対応する選択信号ＤＩに応じて導通状態が切り換えられる。

なお、本実施の形態にかかるデジタルアナログ変換器１では選択信号ＤＩのうち上位デコーダ１１に入力されるデジタル入力値の上位側ｍビットの値ＤＩＵに対応してイネーブル状態となるものを第１の選択信号ＤＩ１と称し、デジタル入力値の上位側ｍビットの値ＤＩＵとは当該上位側ｍビットの１ＬＳＢずれた値に対応してイネーブル状態となるものを第２の選択信号ＤＩ２と称す。つまり、本実施の形態にかかるアナログ電圧生成部１２では、第１の選択信号ＤＩ１によってデジタル入力値の上位側ｍビットの値に対応する抵抗の下位側電圧を第１のアナログ電圧として出力し、第２の選択信号ＤＩ２によってデジタル入力値の上位側ｍビットの値に対応する抵抗の上位側電圧を第２のアナログ電圧として出力する。

上位デコーダ１１は、デジタル入力値の上位側ｍビットの値ＤＩＵに基づき第１の選択信号ＤＩ１及び第２の選択信号ＤＩ２を生成する。このとき、上位デコーダ１１は、タイミング制御信号ＣＯＮＴａに応じて第１の選択信号ＤＩ１を出力するか、第２の選択信号ＤＩ２を出力するかを切り換える。なお、上位デコーダ１１からはｉ本（例えば、ｉ＝２^ｍ＋１）の選択信号ＤＩが出力されている。そして、上位デコーダ１１にデジタル入力値ＤＩＵとして「０１」が入力された場合、上位デコーダは第１の選択信号ＤＩ１として１番目の選択信号ＤＩ［１］を第１の選択信号ＤＩ１としてイネーブル状態とし、第２の選択信号ＤＩ２として２番目の選択信号ＤＩ［２］をイネーブル状態とする。

スイッチ回路ＳＢは、タイミング制御信号ＣＯＮＴｂに応じてアナログ電圧生成部１２が出力する電圧を下位電圧側ノードＮＤ１に出力するか、上位電圧側ノードＮＤ２に出力するかを切り換える。このタイミング制御信号ＣＯＮＴｂは、タイミング制御信号ＣＯＮＴａと同期して信号が切り換えられる。実施の形態１にかかる上位デジタルアナログ変換器ＤＡ１では、タイミング制御信号ＣＯＮＴａが第１の選択信号ＤＩ１の出力を指示している期間に、タイミング制御信号ＣＯＮＴｂに応じてスイッチ回路ＳＢが第１のアナログ電圧を下位電圧側ノードＮＤ１に伝達する。一方、上位デジタルアナログ変換器ＤＡ１では、タイミング制御信号ＣＯＮＴａが第２の選択信号ＤＩ２の出力を指示している期間に、タイミング制御信号ＣＯＮＴｂに応じてスイッチ回路ＳＢが第２のアナログ電圧を上位電圧側ノードＮＤ２に伝達する。

下位デジタルアナログ変換器ＤＡ２は、下位電圧側ノードＮＤ１の電圧ＶＲ１と、上位電圧側ノードＮＤ２の電圧ＶＲ２との電圧差をデジタル入力値の下位側ｎビットの値ＤＩＬに応じて分割してアナログ出力電圧ＶＯＵＴを出力する。より具体的には、下位デジタルアナログ変換器ＤＡ２は、下位電圧側ノードＮＤ１と上位電圧側ノードＮＤ２との間に直列に接続された下位抵抗Ｒ２０〜Ｒ２３を有する。さらに、下位デジタルアナログ変換器ＤＡ２は下位抵抗Ｒ２０〜Ｒ２３の接続点にスイッチＳ２０〜Ｓ２３が接続される。スイッチＳ２０〜Ｓ２３は、下位デコーダ１３が出力する下位選択信号ＤＩ３に応じていずれか１つが選択され、選択されたスイッチを介してアナログ出力電圧ＶＯＵＴが出力される。

下位デコーダ１３は、デジタル入力値のうち下位側のｎビット（ｎは整数）の値ＤＩＬに応じて、ｊ本（ｊ＝２^ｎ）の信号線のうち下位側ビット値ＤＩＬに対応する信号線をイネーブル状態とする。

第１のコンデンサＣ１は、下位電圧側ノードＮＤ１と接地端子との間に設けられる。第１のコンデンサＣ１は、上位デジタルアナログ変換器ＤＡ１が出力する第１のアナログ電圧ＶＯ１を保持する。なお、第１のコンデンサＣ１は、第１のアナログ電圧ＶＯ１の電圧値に応じた電荷を保持するが、第１のコンデンサＣ１に蓄積される電荷に応じて生成される電圧に対しては、ＶＲ１の符号を付す。

第２のコンデンサＣ２は、上位電圧側ノードＮＤ２と接地端子との間に設けられる。第２のコンデンサＣ２は、上位デジタルアナログ変換器ＤＡ１が出力する第２のアナログ電圧ＶＯ２を持する。なお、第２のコンデンサＣ２は、第２のアナログ電圧ＶＯ２の電圧値に応じた電荷を保持するが、第２のコンデンサＣ２に蓄積される電荷に応じて生成される電圧に対しては、ＶＲ２の符号を付す。

タイミング制御回路１０は、上位デジタルアナログ変換器ＤＡ１が第１のアナログ電圧ＶＯ１を出力するタイミングと第２のアナログ電圧ＶＯ２を出力するタイミングとを制御する。より具体的には、タイミング制御回路１０にはサンプリングクロックＣＬＫが入力され、このサンプリングクロックＣＬＫに基づきタイミング制御信号ＣＯＮＴａ、ＣＯＮＴｂを生成する。タイミング制御信号ＣＯＮＴａは、上位デジタルアナログ変換器ＤＡ１のアナログ電圧生成部１２が第１のアナログ電圧ＶＯ１を生成するタイミングと第２のアナログ電圧ＶＯ２を生成するタイミングとを制御する。タイミング制御信号ＣＯＮＴｂは、上位デジタルアナログ変換器ＤＡ１が第１のアナログ電圧ＶＯ１を下位電圧側ノードＮＤ１に出力するタイミングと第２のアナログ電圧ＶＯ２を上位電圧側ノードＮＤ２に出力するタイミングとを制御する。

続いて、実施の形態１にかかるデジタルアナログ変換器１の動作について説明する。ここでは、動作の一例として、デジタルアナログ変換器１がｍ＋ｎビットのデジタル入力値をアナログ出力電圧ＶＯＵＴに変換するものとする。また、デジタルアナログ変換器１の上位デジタルアナログ変換器ＤＡ１には、デジタル入力値の上位側ｍビットの値ＤＩＵが入力され、下位デジタルアナログ変換器ＤＡ２には、デジタル入力値の下位側ｎビットの値ＤＩＬが入力されるものとする。

まず、実施の形態１にかかるデジタルアナログ変換器１の出力電圧とデジタル入力値との関係を（１）式に示す。なお、（１）式において、ＶＲ１は下位電圧側ノードの電圧を示し、ＶＲ２は上位電圧側ノードの電圧を示し、ＶＩ１は下位基準電圧を示し、ＶＩ２は上位基準電圧を示し、ＤＩ１はデジタル入力値の上位側ｍビットの値を示し、ＤＩ２はＤＩ１に１を加えた値を示し、ＤＩＬはデジタル入力値の下位側ｎビットの値を示すものとする。

この（１）式より、デジタルアナログ変換器１は、（ＶＩ２−ＶＩ１）を基準電圧として、デジタル入力値に対応した出力電圧ＶＯＵＴを出力することがわかる。

しかしながら、デジタルアナログ変換器１では、コンデンサＣ１、Ｃ２と下位デジタルアナログ変換器ＤＡ２の抵抗Ｒ２０〜Ｒ２３によって時定数回路が構成される。そして、当該時定数回路は、下位電圧側ノードＮＤ１の電圧ＶＲ１と、上位電圧側ノードＮＤ２の電圧ＶＲ２との電圧差と、上位デジタルアナログ変換器ＤＡ１が出力する第１のアナログ電圧ＶＯ１と第２のアナログ電圧ＶＯ２との電圧差と、の間の誤差を生じさせる。この誤差は、デジタルアナログ変換器１の変換誤差となる。そこで、以下では、実施の形態１にかかるデジタルアナログ変換器１の誤差について説明する。

まず、図３に実施の形態１にかかるデジタルアナログ変換器１の動作を示すタイミングチャートを示す。図３に示すように、デジタルアナログ変換器１は、上位デコーダ１１が第１の選択信号ＤＩ１と第２の選択信号ＤＩ２とを交互に出力する。デジタルアナログ変換器１は、第１の選択信号ＤＩ１と第２の選択信号ＤＩ２とをそれぞれ１回出力する期間を一変換期間Ｔとする。また、上位デジタルアナログ変換器ＤＡ１は、上位デコーダ１１が第１の選択信号ＤＩ１を出力している期間にスイッチ回路ＳＢが下位電圧側ノードＮＤ１を選択し、第２の選択信号ＤＩ２を出力している期間にスイッチ回路ＳＢが上位電圧側ノードＮＤ２を選択する。

これにより、スイッチ回路ＳＢが下位電圧側ノードＮＤ１を選択している期間は、第１の選択信号ＤＩ１に対応した第１のアナログ電圧ＶＯ１がコンデンサＣ１へ印加され、下位電圧側ノードＮＤ１の電圧ＶＲ１は、第１のアナログ電圧ＶＯ１へ向かって収束する。なお、この電圧変化は、コンデンサＣ１の容量値と上位デジタルアナログ変換器ＤＡ１の出力抵抗によって決定される時定数に応じた時間が必要となる。また、スイッチ回路ＳＢが下位電圧側ノードＮＤ１を選択している期間は、第２のアナログ電圧ＶＯ２が上位電圧側ノードＮＤ２に印加されないが、コンデンサＣ２から下位デジタルアナログ変換器ＤＡ２を介してコンデンサＣ１に至る電流経路が存在する。そのため、上位電圧側ノードＮＤ２の電圧ＶＲ２は、電圧ＶＲ１へ向かって変化する。この電圧変化には、下位デジタルアナログ変換器ＤＡ２の内部抵抗（例えば、Ｒ２０〜Ｒ２３の合成抵抗値）とコンデンサＣ１、Ｃ２の容量値によって決定される時定数に応じた時間が必要となる。

一方、スイッチ回路ＳＢが上位電圧側ノードＮＤ２を選択している期間は、第２の選択信号ＤＩ２に対応した第２のアナログ電圧ＶＯ２がコンデンサＣ２へ印加され、上位電圧側ノードＮＤ２の電圧ＶＲ２は、第２のアナログ電圧ＶＯ２へ向かって収束する。なお、この変化はコンデンサＣ２の容量値と上位デジタルアナログ変換器ＤＡ１の出力抵抗によって決定される時定数に応じた時間が必要となる。また、スイッチ回路ＳＢが上位電圧側ノードＮＤ２を選択している期間は、第１のアナログ電圧ＶＯ１が下位電圧側ノードＮＤ１に印加さないが、コンデンサＣ２から下位デジタルアナログ変換器ＤＡ２を介してコンデンサＣ１に至る電流経路が存在する。そのため、下位電圧側ノードＮＤ１の電圧ＶＲ１は、電圧ＶＲ２へ向かって変化する。この電圧変化には、下位デジタルアナログ変換器ＤＡ２の内部抵抗（例えば、Ｒ２０〜Ｒ２３の合成抵抗値）とコンデンサＣ１、Ｃ２の容量値によって決定される時定数に応じた時間が必要となる。

つまり、デジタルアナログ変換器１では、コンデンサＣ１、Ｃ２に関する時定数に基づき、電圧ＶＲ２と電圧ＶＲ１との電圧差が、第２のアナログ電圧ＶＯ２と第１のアナログ電圧ＶＯ１との電圧差を理想電圧とし、当該理想電圧からｄＶＲの電圧変動を有する。この電圧変動について以下で詳細に説明する。

まず、下位電圧側ノードＮＤ１の電圧ＶＲ１の時間変化について考える。電圧ＶＲ１は、（２）式で示すことができる。なお、（２）式において、ＶＯ１は第１のアナログ電圧を示し、Ｃ１はコンデンサＣ１の容量値を示し、ｒ１は上位デジタルアナログ変換器ＤＡ１の出力抵抗を示す。

そして、（２）式より（３）式が導き出せる。

（３）式の両辺を時間ｔで積分し、電圧ＶＲ１を求めると（４）式が導き出せる。

なお、上記式においてＤ及びＤ'は定数である。

続いて、コンデンサＣ１の電圧ＶＲ１の初期電圧をＶＣ１とすると、初期電圧ＶＣ１は、時間ｔが０のときの電圧ＶＲ１であるから、（４）式をｔ＝０について解くと（５）式が得られる。

そして、（５）式を（４）式に代入すると、電圧ＶＲ１は、（６）式で表される。

この（６）式の右辺の第１項が、図３に示すｄＶＲとなる。また、（６）式は、図３のタイミングチャートにおいて、第１の選択信号ＤＩ１が出力されている期間の電圧ＶＲ１の時間変化を示すものである。なお、上位電圧側ノードＮＤ２の電圧ＶＲ２についても、電圧ＶＲ１と同様に求めることができ、電圧ＶＲ２について（６）式に対応する式として（７）式を導き出すことができる。この（７）式は、第２の選択信号ＤＩ２が出力されている期間の電圧ＶＲ２の時間変化を示すものである。

デジタルアナログ変換器１では、（６）式及び（７）式の右辺の第１項が変換誤差の成分の１つとなることがわかる。そのため、この第１項についてデジタルアナログ変換器１の変換精度（又は分解能）を下回るように、デジタルアナログ変換器１の回路定数及び動作仕様を定めなければならない。

続いて、下位デジタルアナログ変換器ＤＡ２への入力として電流が流れることによりコンデンサＣ１、Ｃ２から電荷が放電される場合（例えば、第２の選択信号ＤＩ２が出力されている期間の電圧ＶＲ１の時間変化）を考える。この場合において、下位電圧側ノードＮＤ１の電圧ＶＲ１及び上位電圧側ノードＮＤ２の電圧ＶＲ２について、（８）式及び（９）式で表される。なお、（８）式及び（９）式において、ｒ２は下位デジタルアナログ変換器ＤＡ２の内部抵抗（図１の例ではｒ２＝Ｒ２０＋Ｒ２１＋Ｒ２２＋Ｒ２３）である。

そして、（８）式及び（９）式をＶＲ１及びＶＲ２について解くとＶＲ１とＶＲ２について（１０）式の関係を導き出せる。

この（１０）式の両辺をｔで積分すると（１０）式は、（１１）式で表される。

なお、（１１）式においてＥは定数である。

そして、（１１）式を（８）式に代入すると（１２）式が得られる。

そして、（１２）式の両辺をｔで積分すると、電圧ＶＲ１について（１３）式を得ることができる。

なお、（１３）式において、Ｆ、Ｆ'、Ｇは定数である。

続いて、（１３）式を（１１）式に代入すると電圧ＶＲ２について（１４）式を得ることができる。

なお、（１４）式においてＨ及びＪは定数である。

そして、（１３）式及び（１４）式を（１０）式に代入すると（１５）式の関係式を得ることができる。

ここで、電圧ＶＲ１及び電圧ＶＲ２の境界条件を考える。まず、コンデンサＣ１、Ｃ２から電荷の放電が始まる前（例えば、（１３）式及び（１４）式で表される過渡変化が始まる前）の電圧ＶＲ１及び電圧ＶＲ２は（１６）式で表すことができる。

そして、（１６）式を（１３）式及び（１４）式に適用すると、（１７）式が得られる。

一方、上位デジタルアナログ変換器ＤＡ１と下位電圧側ノードＮＤ１及び上位電圧側ノードＮＤ２とが切り離された系（例えば、コンデンサＣ１、Ｃ２、下位デジタルアナログ変換器ＤＡ２により構成される系）を考えた場合、十分に時間が経過して電圧ＶＲ１、ＶＲ２の過渡変化が収束した状態では、（１８）式で示す関係が得られる。

そして、（１８）式を（１３）式及び（１４）式に適用すると、（１９）式を得ることができる。

そして、（１５）式、（１７）式、及び（１９）式から、定数Ｆ'、Ｈ、Ｇ、Ｊはそれぞれ（２０）式となる。

さらに、（２０）式を（１３）式及び（１４）式に代入することで、電圧ＶＲ１は（２１）式で表され、電圧ＶＲ２は（２２）式で表される。

上記（２１）式及び（２２）式の右辺は、それぞれデジタルアナログ変換器１の動作における過渡動作に起因した電圧変動を示す項（例えば、第１項）を含む。また、変換誤差の原因となる右辺の第１項は、下位デジタルアナログ変換器ＤＡ２の内部抵抗ｒ２、コンデンサＣ１、Ｃ２の容量値により構成される。つまり、デジタルアナログ変換器１では、これらの回路定数を調整することで、高い変換精度を実現することができる。

そこで、デジタルアナログ変換器１における回路定数の具体的な設定値の一例を以下で説明する。まず、デジタルアナログ変換器１が１０ビットの分解能を有している場合について考える。この場合、（６）式における右辺の第１項は、（２３）式の関係を満たす必要がある。

この（２３）式で示す条件において、最も制約が厳しくなる条件は（２４）式で示される条件である。

そして、（２４）式を（２３）式に代入すると（２５）式の関係が得られる。

なお、（７）式からも（６）式と同様に（２５）式に対応する関係を導き出すことができる。

また、（２１）式及び（２２）式から回路定数を計算する。（２１）式及び（２２）式は、互いに対称関係にあるため、ここでは、（２１）式について計算を行う。まず、本計算例では、デジタルアナログ変換器１の分解能が１０ビットである。そのため、（２１）式で示される電圧ＶＲ１の誤差を示す第１項は（２６）式の条件を満たす必要がある。

ここで、デジタルアナログ変換器１が１０ビットのデジタル入力値を上位５ビットと下位５ビットとに分けて処理する場合、第１のアナログ電圧ＶＯ１と第２のアナログ電圧ＶＯ２との関係は（２７）式で表される。

この（２７）式において最も制約の大きな条件は、（２８）式で示す条件である。

ここで、（２１）式及び（２２）式を等しい値とする条件は、Ｃ１＝Ｃ２とすることである。そこで、Ｃ１＝Ｃ２とした上で、（２１）式に（２８）式の条件を適用すると、（２９）式の関係が導き出せる。

上記（２５）式と（２９）式とに基づき、Ｃ１＝Ｃ２とした場合、計算結果の一例として（３０）式を得ることができる。

なお、（３０）式のｔは、図３のｔ１、ｔ２に対応する値である。

上記説明より、実施の形態１にかかるデジタルアナログ変換器１は、下位デジタルアナログ変換器ＤＡ２の下位電圧側ノードＮＤ１と上位電圧側ノードＮＤ２とにコンデンサＣ１、Ｃ２を接続する。そして、当該コンデンサＣ１、Ｃ２に上位デジタルアナログ変換器ＤＡ１が出力する第１のアナログ電圧ＶＯ１及び第２のアナログ電圧ＶＯ２を保持する。さらに、実施の形態１にかかるデジタルアナログ変換器１の上位デジタルアナログ変換器ＤＡ１は、第１のアナログ電圧ＶＯ１と第２のアナログ電圧ＶＯ２を排他的に出力する。これにより、実施の形態１にかかるデジタルアナログ変換器１は、電圧ＶＲ１、ＶＲ２の電圧を回路定数のみで決定することができる（例えば、（６）式、（７）式、（２１）式及び（２２）式）。

また、実施の形態１にかかるデジタルアナログ変換器１では、上位デジタルアナログ変換器ＤＡ１から下位デジタルアナログ変換器ＤＡ２に至る経路に伝達する電圧にオフセット電圧等の素子の相対精度に基づく誤差を生じさせるバッファ回路を有していない。これにより、実施の形態１にかかるデジタルアナログ変換器１では、素子の相対精度に起因した変換誤差を解消することができる。

また、実施の形態１にかかるデジタルアナログ変換器１では、上位デジタルアナログ変換器ＤＡ１が第１のアナログ電圧ＶＯ１及び第２のアナログ電圧ＶＯ２を排他的に出力する。これにより、デジタルアナログ変換器１では、上位デジタルアナログ変換器ＤＡ１を構成する複数の抵抗のうちのデジタル入力値に対応する抵抗と、下位デジタルアナログ変換器ＤＡ２の抵抗列と、が並列関係にならない。

例えば、図５において示した特許文献１のバッファ回路１１２、１１３のオフセット電圧による変換精度の低下を防止するために、バッファ回路１１２、１１３を取り除いた場合、上位デジタルアナログ変換器ＤＡ１を構成する複数の抵抗のうちのデジタル入力値に対応する抵抗と、下位デジタルアナログ変換器ＤＡ２の抵抗列と、が並列関係となる。この場合において、上記（３０）式の回路定数により図５に示すデジタルアナログ変換器１００を構成することを考える。この場合、上位デジタルアナログ変換器ＤＡ１の出力抵抗ｒ１と、下位デジタルアナログ変換器ＤＡ２の内部抵抗ｒ２と、の比は２５０倍である。つまり、デジタルアナログ変換器１００において実現できる最小の誤差は２５０分の１である。これにより、デジタルアナログ変換器１００の分解能の限界は８ビット程度となる。このようなことから、デジタルアナログ変換器１００では、誤差を５１２分の１以下にする必要がある８ビット以上の変換精度を実現できない。

これに対して、実施の形態１にかかるデジタルアナログ変換器１では、上記（３０）式で示した回路定数により１０ビットの変換精度を達成することができる。つまり、実施の形態１にかかるデジタルアナログ変換器１は、従来のデジタルアナログ変換器よりも高い変換精度を実現できることがわかる。

なお、（２１）式及び（２２）式において、コンデンサＣ１とコンデンサＣ２の相対比に基づき値が決まる項があるが、いずれの項も下位デジタルアナログ変換器ＤＡ２の内部抵抗ｒ２又は時間ｔ２に関する関数となっている。よって、内部抵抗ｒ２又は時間ｔ２を適宜設定することで、これらの項におけるコンデンサＣ１、Ｃ２の容量比に基づく変換誤差への影響を低減することが可能である。
また、実施の形態１にかかるデジタルアナログ変換器１では、上位デジタルアナログ変換器ＤＡ１の出力抵抗ｒ１を小さくするために、上位デジタルアナログ変換器ＤＡ１を、例えば、Ｒ−２Ｒ方式のデジタルアナログ変換器とすることが好ましい。

実施の形態２
実施の形態２では、実施の形態１の上位デジタルアナログ変換器ＤＡ１の変形例について説明する。上位デジタルアナログ変換器ＤＡ１は、少なくとも第１のアナログ電圧ＶＯ１と第２のアナログ電圧ＶＯ２とを同時に下位デジタルアナログ変換器ＤＡ２に与えない機能を有していれば、高い変換精度を実現可能である。

そこで、第１の変形例にかかる上位デジタルアナログ変換器ＤＡ１ａのブロック図を図４に示す。図４に示すように上位デジタルアナログ変換器ＤＡ１ａは、アナログ電圧生成部１２とスイッチ回路ＳＢとの間にバッファ回路２０を有する。バッファ回路２０には、第１のアナログ電圧ＶＯ１と第２のアナログ電圧ＶＯ２とが時分割で入力される。バッファ回路２０は、入力されたアナログ電圧を後段のスイッチ回路ＳＢを介して、対応する下位デジタルアナログ変換器ＤＡ２のノードに伝達する。

上位デジタルアナログ変換器ＤＡ１ａでは、第１のアナログ電圧ＶＯ１と第２のアナログ電圧ＶＯ２とがいずれもバッファ回路２０を介して下位デジタルアナログ変換器ＤＡ２に伝達される。そのため、上位デジタルアナログ変換器ＤＡ１ａを用いたとしても、下位電圧側ノードＮＤ１の電圧ＶＲ１と、上位電圧側ノードＮＤ２の電圧ＶＲ２と、の間の相対誤差はゼロとなる。これにより、上位デジタルアナログ変換器ＤＡ１に代えて上位デジタルアナログ変換器ＤＡ１ａを用いたとしても、実施の形態１と同様にバッファ回路のオフセット電圧に起因する誤差の大きさによらず変換精度を向上させることができる。

また、上位デジタルアナログ変換器ＤＡ１ａの出力抵抗は、バッファ回路２０がない上位デジタルアナログ変換器ＤＡ１の出力抵抗ｒ１よりも小さい。これにより、下位電圧側ノードＮＤ１の電圧ＶＲ１を、下位電圧側ノードＮＤ１の初期電圧ＶＣ１から第１のアナログ電圧ＶＯ１とする時間を短くすることができる。また、上位電圧側ノードＮＤ２においても同様に電圧ＶＲ２を第２のアナログ電圧ＶＯ２とする時間を短くすることができる。そして、このような動作速度の向上は、電圧ＶＲ１、ＶＲ２の誤差を小さくし、デジタルアナログ変換器の変換誤差を小さくすることができる。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、スイッチ回路ＳＢは、２つのスイッチ回路のオン／オフを排他的に制御することでも実現できる。

１ デジタルアナログ変換器
１０ タイミング制御回路
１１ 上位デコーダ
１２ アナログ電圧生成部
１３ 下位デコーダ
２０ バッファ回路
Ｃ１、Ｃ２ コンデンサ
ＣＯＮＴａ タイミング制御信号
ＣＯＮＴｂ タイミング制御信号
ＤＡ１、ＤＡ１ａ 上位デジタルアナログ変換器
ＤＡ２ 下位デジタルアナログ変換器
ＤＩ、ＤＩ１、ＤＩ２ 選択信号
ＤＩ３ 下位選択信号
ＤＩＬ 下位側ビット値
ＤＩＵ 上位側ビット値
ＮＤ１ 下位電圧側ノード
ＮＤ２ 上位電圧側ノード
Ｒ１０〜Ｒ１３、Ｒ２０〜Ｒ２３ 抵抗
Ｓ１０〜Ｓ１４、Ｓ２０〜Ｓ２３ スイッチ
ＳＡ、ＳＢ スイッチ回路

Claims (16)

1. デジタル入力値の上位側ｍビット（ｍは整数）の値に対応した第１のアナログ電圧と、前記第１のアナログ電圧と予め設定された所定の電圧差を有する第２のアナログ電圧と、を出力する上位デジタルアナログ変換器と、
   下位電圧側ノードの電圧と、上位電圧側ノードの電圧との電圧差を前記デジタル入力値の下位側ｎビット（ｎは整数）の値に応じて分割してアナログ出力電圧を出力する下位デジタルアナログ変換器と、
   前記下位電圧側ノードに接続され、前記第１のアナログ電圧を保持する第１のコンデンサと、
   前記上位電圧側ノードに接続され、前記第２のアナログ電圧を保持する第２のコンデンサと、を有し、
   前記上位デジタルアナログ変換器は、前記下位デジタルアナログ変換器に前記第１、第２のアナログ電圧を排他的に出力するデジタルアナログ変換器。
2. 前記上位デジタルアナログ変換器は、前記デジタル入力値の上位側ｍビットの値に対応した２つの入力電圧が入力され、前記入力電圧を前記第１のアナログ電圧又は前記第２のアナログ電圧として出力するボルテージフォロワと、
   前記第１のアナログ電圧を前記下位電圧側ノートに出力し、前記第２のアナログ電圧を前記上位電圧側ノードに出力するスイッチ回路と、
   を有する請求項１に記載のデジタルアナログ変換器。
3. 前記下位デジタルアナログ変換器は、前記上位電圧側ノードと前記下位電圧側ノードとの間に直列に接続される複数の抵抗と、前記複数の抵抗の接続点に接続され、前記デジタル入力値の下位側ｎビットの値に応じていずれか１つが導通状態となる複数のスイッチ回路と、を有する請求項１又は２に記載のデジタルアナログ変換器。
4. 前記所定の電圧差は、前記デジタル入力値の上位側ｍビットの１ＬＳＢの電圧差に対応する電圧差として設定される請求項１乃至３のいずれか１項に記載のデジタルアナログ変換器。
5. 前記上位デジタルアナログ変換器は、
   前記デジタル入力値に対応した前記第１のアナログ電圧が生成されるノードに接続される第１のスイッチを導通させる第１の制御値と、前記第２のアナログ電圧が生成されるノードに接続される第２のスイッチを導通させる第２の制御値と、を出力する上位デコーダと、
   前記上位デコーダが出力する第１の制御値と第２の制御値とを出力するタイミングと、前記上位デジタルアナログ変換器が出力電圧を切り換えるタイミングとを同期させるタイミング制御回路と、
   を有する請求項１乃至４のいずれか１項に記載のデジタルアナログ変換器。
6. 前記上位デジタルアナログ変換器は、下位側基準電圧源と上位側基準電圧源との間に直列に接続される複数の抵抗を有し、前記デジタル入力値に応じて、前記複数の抵抗の一端の電圧を前記第１のアナログ電圧として出力し、前記複数の抵抗の他端の電圧を前記第２のアナログ電圧として出力する請求項１乃至５のいずれか１項に記載のデジタルアナログ変換器。
7. 前記下位デジタルアナログ変換器は、前記下位電圧側ノードと、前記上位電圧側ノードと、の間に直列に接続される複数の下位抵抗を含み、前記複数の下位抵抗間のいずれか１つのノードに生成される電圧を前記デジタル入力値の下位側ｎビットの値に応じて選択してアナログ出力電圧として出力する請求項１乃至６のいずれか１項に記載のデジタルアナログ変換器。
8. 前記第１のコンデンサは、前記下位電圧側ノードを介して直接前記下位デジタルアナログ変換器に前記第１のアナログ電圧を与え、前記第２のコンデンサは、前記下位電圧側ノードを介して直接前記下位デジタルアナログ変換器に前記第２のアナログ電圧を与える請求項１乃至７のいずれか１項に記載のデジタルアナログ変換器。
9. デジタル入力値の上位側ｍビット（ｍは整数）の値に対応した第１のアナログ電圧と、前記第１のアナログ電圧と予め設定された所定の電圧差を有する第２のアナログ電圧と、を出力する上位デジタルアナログ変換器と、
   下位電圧側ノードの電圧と、上位電圧側ノードの電圧との電圧差を前記デジタル入力値の下位側ｎビット（ｎは整数）の値に応じて分割してアナログ出力電圧を出力する下位デジタルアナログ変換器と、
   前記下位電圧側ノードに接続され、前記第１のアナログ電圧を保持する第１のコンデンサと、
   前記上位電圧側ノードに接続され、前記第２のアナログ電圧を保持する第２のコンデンサと、を有し、
   前記上位デジタルアナログ変換器は、１つのノードを介して前記第１、第２のアナログ電圧を伝達すると共に、前記第１のアナログ電圧を前記下位電圧側ノードに出力し、前記第２のアナログ電圧を前記上位電圧側ノードに出力するデジタルアナログ変換器。
10. 前記上位デジタルアナログ変換器は、下位側基準電圧源と上位側基準電圧源との間に直列に接続される複数の上位抵抗を含み、デジタル入力値の上位側ｍビットの値に応じて、前記複数の上位抵抗の１つを選択し、選択した上位抵抗の一端の電圧を前記第１のアナログ電圧として出力し、前記選択した上位抵抗の他端の電圧を前記第２のアナログ電圧として出力する請求項９に記載のデジタルアナログ変換器。
11. 前記下位デジタルアナログ変換器は、前記下位電圧側ノードと、前記上位電圧側ノードと、の間に直列に接続される複数の下位抵抗を含み、前記複数の下位抵抗間のいずれか１つのノードに生成される電圧を前記デジタル入力値の下位側ｎビットの値に応じて選択してアナログ出力電圧として出力する請求項９又は１０に記載のデジタルアナログ変換器。
12. 前記第１のコンデンサは、前記下位電圧側ノードを介して直接前記下位デジタルアナログ変換器に前記第１のアナログ電圧を与え、前記第２のコンデンサは、前記下位電圧側ノードを介して直接前記下位デジタルアナログ変換器に前記第２のアナログ電圧を与える請求項９乃至１１のいずれか１項に記載のデジタルアナログ変換器。
13. 前記上位デジタルアナログ変換器は、前記デジタル入力値の上位側ｍビットの値に対応した２つの入力電圧が入力され、前記入力電圧を前記第１のアナログ電圧又は前記第２のアナログ電圧として出力するボルテージフォロワと、
    前記第１のアナログ電圧を前記下位電圧側ノートに出力し、前記第２のアナログ電圧を前記上位電圧側ノードに出力するスイッチ回路と、
    を有する請求項９乃至１２のいずれか１項に記載のデジタルアナログ変換器。
14. 前記下位デジタルアナログ変換器は、前記上位電圧側ノードと前記下位電圧側ノードとの間に直列に接続される複数の下位抵抗と、前記複数の下位抵抗の接続点に接続され、前記デジタル入力値の下位側ｎビットの値に応じていずれか１つが導通状態となる複数のスイッチ回路と、を有する請求項９乃至１３のいずれか１項に記載のデジタルアナログ変換器。
15. 前記所定の電圧差は、前記デジタル入力値の上位側ｍビットの１ＬＳＢの電圧差に対応する電圧差として設定される請求項９乃至１４のいずれか１項に記載のデジタルアナログ変換器。
16. 前記上位デジタルアナログ変換器は、
    前記デジタル入力値に対応した前記第１のアナログ電圧が生成されるノードに接続される第１のスイッチを導通させる第１の制御値と、前記第２のアナログ電圧が生成されるノードに接続される第２のスイッチを導通させる第２の制御値と、を出力する上位デコーダと、
    前記上位デコーダが出力する第１の制御値と第２の制御値とを出力するタイミングと、前記上位デジタルアナログ変換器が出力電圧を切り換えるタイミングとを同期させるタイミング制御回路と、
    を有する請求項９乃至１５のいずれか１項に記載のデジタルアナログ変換器。

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