JP5565169B2 - Ａｄ変換器 - Google Patents

Description

本発明は、アナログ信号をデジタル信号に変換するＡＤ変換器（アナログ−デジタル変換器）に関し、ＡＤ変換器にて用いられるＤＡ変換器（デジタル−アナログ変換器）の補正技術に関する。

簡単な回路構成で実現可能であるとともに、ＣＭＯＳプロセスとの整合性が高く比較的安価に製造でき、かつアナログ信号からデジタル信号へのＡＤ変換に要する時間が比較的短く、製品用途が広いＡＤ変換器として、逐次比較型ＡＤ変換器が知られている。逐次比較型ＡＤ変換器は、ＤＡ変換器、コンパレータ、及び逐次比較を制御する制御回路（ＳＡＲ回路：successive approximation register回路）を有する。

逐次比較型ＡＤ変換器は、アナログ信号をデジタル信号に変換する際、まず入力されるアナログ信号のサンプリングを行う。アナログ信号のサンプリングが終了した後、逐次比較型ＡＤ変換器は、最上位ビット（ＭＳＢ）から最下位ビット（ＬＳＢ）側にデジタルコードを１ビット毎に順次決定していく比較動作を行う。比較動作では、制御回路がコンパレータでの比較結果に応じてＤＡ変換器に入力するデジタルコードを順次変化させながら、入力されたアナログ信号の電位との差が最小となるＤＡ変換出力が得られるデジタルコードを検索する。そして、検索されたデジタルコードの値を、入力されたアナログ信号のＡＤ変換結果とする。

逐次比較型ＡＤ変換器において、内蔵するＤＡ変換器からの出力は、ＤＡ変換器に入力されるデジタルコードに比例して変化する。すなわち、ＤＡ変換器への入力コードがＮだけ変化すると、ＤＡ変換器からの出力はＮ×（１ＬＳＢ相当分）変化することとなる。しかし、通常、ＤＡ変換器を構成する素子の製造ばらつき等により、出力にＤＮＬ（Differential non linearity、微分非リニアリティ、微分非直線性）誤差と呼ばれる誤差が生じる。ＤＮＬ誤差は、ＤＡ変換出力のステップサイズの理想ステップサイズからの誤差である。ＤＮＬ誤差を補正する方法として、補正用のＤＡ変換器（補正ＤＡ変換器）が用いられる。

ＤＡ変換器のＤＮＬ誤差を補正ＤＡ変換器により補正する場合、ＤＡ変換器のＤＮＬ誤差を予め測定し、測定された誤差から補正ＤＡ変換器に入力すべき補正コードを算出しておく。変換動作時には、デジタルコードに対応した補正コードを補正ＤＡ変換器に入力することで、その補正コードに応じた補正ＤＡ変換器からの補正出力によりＤＡ変換器のＤＮＬ誤差が補正され、入力されたデジタルコードに比例したＤＡ変換出力が得られる。

例えば、下記特許文献１には、入力されるデジタルコードに従った補正ＤＡ変換器からの補正出力によりメインＤＡ変換器のリニアリティ誤差の補正を可能にしたＤＡ変換器及びそれを用いた逐次比較型ＡＤ変換器が提案されている。特許文献１に記載のＤＡ変換器は、通常の最下位ビットとは別に補正コード取得用の最下位ビットを設けてリニアリティに係る補正コードを求め、入力されるデジタルコードに従った補正ＤＡ変換器からの補正出力によりリニアリティ誤差を補正している。

また、逐次比較型ＡＤ変換器は、シングルエンド構成に限られるものではなく、差動入力の逐次比較型ＡＤ変換器が使用される場合がある。差動入力の逐次比較型ＡＤ変換器は、正側のアナログ入力に係る正側のＤＡ変換器と負側のアナログ入力に係る負側のＤＡ変換器とを有する。差動入力の逐次比較型ＡＤ変換器では、正側のＤＡ変換器及び負側のＤＡ変換器は、それぞれシングルエンドの逐次比較型ＡＤ変換器とほぼ同様の動作を行うが、負側のＤＡ変換器が正側のＤＡ変換器と相補な動作を行う点が相違する。

差動入力の逐次比較型ＡＤ変換器において、ＤＡ変換器のＤＮＬ誤差を補正するための補正ＤＡ変換器は、正側のＤＡ変換器及び負側のＤＡ変換器のそれぞれに対して設けられる。例えば、下記特許文献２には、正側の容量主ＤＡ変換器及び負側の容量主ＤＡ変換器を有し、それぞれの容量主ＤＡ変換器に対して抵抗副ＤＡ変換器と抵抗補正ＤＡ変換器とを設けた差動入力の逐次比較型ＡＤ変換器が提案されている。

特開２０００−６８８３０号公報 特開２００９−２３２２８１号公報

シングルエンドの逐次比較型ＡＤ変換器において、ＤＡ変換器のＤＮＬ誤差を補正ＤＡ変換器を用いて補正するときの動作は、例えば次のような動作となる。以下では、説明を簡単にするために、入力されるアナログ信号を、最上位ビット（ＭＳＢ）を第３ビットとし最下位ビット（ＬＳＢ）を第０ビットとする４ビットのデジタル信号に変換し出力する逐次比較型ＡＤ変換器を例に説明する。また、補正ＤＡ変換器に入力可能な補正コードは４ビット（コード値０〜１５）とし、第３ビットの補正コードを“＋４”、第２ビットの補正コードを“−７”、第１ビットの補正コードを“＋２”とする。ここで、第ｉビットの補正コードは、デジタルコードの第ｉビットに応じたＤＡ変換器の出力誤差を補正するための補正コードである。

入力されるアナログ信号のサンプリング時において、補正ＤＡ変換器には補正コードの初期値として中間値“＋８”が入力される。サンプリング終了後の比較動作において、まず第３ビットを決定するために、デジタルコード“１０００”（２進表記、以下に示すデジタルコードについても同様）がＤＡ変換器に入力される。このとき、補正ＤＡ変換器については、初期値“＋８”に第３ビットの補正コード“＋４”を加えた“＋１２”が補正ＤＡ変換器に補正コードとして入力される。そして、補正されたデジタルコード“１０００”に対応するＤＡ変換出力とサンプリングしたアナログ信号の電位の比較を行う。

比較の結果、デジタルコード“１０００”に対応するＤＡ変換出力よりアナログ信号の電位が高い場合には、デジタルコードの第３ビットが“１”に決定され、続いて第２ビットを決定するために、デジタルコード“１１００”がＤＡ変換器に入力される。このとき、補正ＤＡ変換器には、初期値“＋８”に第３ビットの補正コード“＋４”及び第２ビットの補正コード“−７”を加えた“＋５”が補正コードとして入力される。そして、補正されたデジタルコード“１１００”に対応するＤＡ変換出力とサンプリングしたアナログ信号の電位の比較を行う。

一方、デジタルコード“１０００”に対応するＤＡ変換出力とアナログ信号の電位との比較の結果、ＤＡ変換出力よりアナログ信号の電位が低い場合には、デジタルコードの第３ビットが“０”に決定される。続いて第２ビットを決定するために、デジタルコード“０１００”がＤＡ変換器に入力され、補正ＤＡ変換器には、初期値“＋８”に第２ビットの補正コード“−７”を加えた“＋１”が補正コードとして入力される。そして、補正されたデジタルコード“０１００”に対応するＤＡ変換出力とサンプリングしたアナログ信号の電位の比較を行う。

以下、同様にして、デジタルコードに対応する出力とアナログ信号の電位の比較を行い、比較結果に応じて対象ビットの値を決定していくことで、デジタルコードが１ビット毎に順次決定され、入力されたアナログ信号がデジタル信号に変換される。例えば補正されたデジタルコード“１１００”に対応するＤＡ変換出力とアナログ信号の電位の比較の結果、ＤＡ変換出力よりアナログ信号の電位が高い場合には、デジタルコードの第２ビットが“１”に決定される。続いて第１ビットを決定するために、デジタルコード“１１１０”がＤＡ変換器に入力される。このとき、補正ＤＡ変換器には、初期値“＋８”に第３ビットの補正コード“＋４”、第２ビットの補正コード“−７”及び第１ビットの補正コード“＋２”を加えた“＋７”が補正コードとして入力される。そして、補正されたデジタルコード“１１１０”に対応するＤＡ変換出力とアナログ信号の電位の比較が行われる。

差動入力の逐次比較型ＡＤ変換器において、ＤＡ変換器のＤＮＬ誤差を補正ＤＡ変換器を用いて補正するときの動作は、例えばシングルエンドの逐次比較型ＡＤ変換器と同様の動作が考えられる。差動入力の逐次比較型ＡＤ変換器において、補正ＤＡ変換器にｎビットの補正コードが入力可能であるとする。入力されるアナログ信号のサンプリング時には、ｎビットの補正コードの中間値２^n-1（＝２ⁿ／２）を補正コードの初期値として、正側の補正ＤＡ変換器及び負側の補正ＤＡ変換器のそれぞれに設定する。そして、比較動作時には、正側の補正ＤＡ変換器及び負側の補正ＤＡ変換器のそれぞれに、対応するＤＡ変換器に入力されるデジタルコードに応じた補正コードと初期値との加算値を補正コードとしてそれぞれ入力する。

ここで、補正コードがｎビットである場合には、補正コードが取り得る値の範囲は２ⁿである。しかし、前述のようにして差動入力の逐次比較型ＡＤ変換器におけるＤＡ変換器のＤＮＬ誤差を補正する場合、補正ＤＡ変換器により補正できる範囲は、補正コードの初期値（中間値）を基準とした±（２ⁿ／２）の範囲である。すなわち、用意できる補正コードの±１／２の範囲しか補正することができない。

本発明の一観点によれば、差動入力における第１のアナログ入力電圧及びデジタル信号に応じた電圧を出力する第１のＤＡ変換器と、差動入力における第２のアナログ入力電圧及びデジタル信号に応じた電圧を出力する第２のＤＡ変換器と、第１の補正コードに応じた電圧を出力する第１の補正ＤＡ変換器と、第２の補正コードに応じた電圧を出力する第２の補正ＤＡ変換器と、第１のＤＡ変換器及び第１の補正ＤＡ変換器の出力電圧の和と第２のＤＡ変換器及び第２の補正ＤＡ変換器の出力電圧の和とを比較する比較回路と、比較結果に応じたデジタル信号を生成する制御回路と、そのデジタル信号に基づいて第１の補正コード及び第２の補正コードを生成する補正制御回路とを備えるＡＤ変換器が提供される。第１及び第２のＤＡ変換器は、アナログ入力電圧に応じた電荷を蓄える複数の容量を有し、その接続をデジタル信号に応じて切り換えることで、アナログ入力電圧及びデジタル信号に応じた電圧を出力する。補正制御回路は、第１のＤＡ変換器において、デジタル信号に応じて２つの基準電位のうち高い側の基準電位に接続される容量に対応するビットの補正値が正の値である場合には、補正値の絶対値を第１の補正コードに加算するかもしくは第２の補正コードに減算し、補正値が負の値である場合には、補正値の絶対値を第２の補正コードに加算するかもしくは第１の補正コードに減算する。

開示のＡＤ変換器は、デジタル信号のビットの補正値が正の値であるか負の値であるかに応じて、第１及び第２の補正コードの一方に対して補正値の加減を行うので補正コードを有効に利用し、従来よりも幅広い補正範囲での補正が可能になるという効果を奏する。また、補正値の絶対値を第１又は第２の補正コードに対して加減するので、符号なし演算で処理を行うことができ、符号フラグとして使用するビットが必要なくなり、用意できる補正コードの全範囲での補正が可能になるという効果を奏する。

本発明の第１の実施形態による逐次比較型ＡＤ変換器の構成例を示す図である。 第１の実施形態における補正制御回路の構成例を示す図である。 第１の実施形態による逐次比較型ＡＤ変換器の動作例を示すタイミングチャートである。 本発明の第２の実施形態における補正制御回路の構成例を示す図である。 第２の実施形態による逐次比較型ＡＤ変換器の動作例を示すタイミングチャートである。 本発明の第３の実施形態による逐次比較型ＡＤ変換器の構成例を示す図である。 第３の実施形態における補正制御回路の構成例を示す図である。 図７のオーバーフロー処理器の構成例を示す図である。 図７のセレクタＡの構成例を示す図である。 図７のセレクタＢの構成例を示す図である。 第３の実施形態による逐次比較型ＡＤ変換器の動作例を示すタイミングチャートである。 第３の実施形態による逐次比較型ＡＤ変換器の動作例を示すタイミングチャートである。 第３の実施形態による逐次比較型ＡＤ変換器の動作例を示すタイミングチャートである。 差動入力の逐次比較型ＡＤ変換器の構成例を示す図である。 入力付きＤＡ変換器の構成例を示す図である。 補正ＤＡ変換器の構成例を示す図である。 図１４の補正制御回路の構成例を示す図である。 図１４に示す逐次比較型ＡＤ変換器の動作例を示すタイミングチャートである。

以下、本発明の実施形態を図面に基づいて説明する。

まず、差動入力の逐次比較型ＡＤ変換器（アナログ−デジタル変換器）において、ＤＡ変換器（デジタル−アナログ変換器）のＤＮＬ誤差の補正動作をシングルエンドの逐次比較型ＡＤ変換器と同様の方法で行う場合の例を、図１４〜図１８を参照して説明する。

図１４は、差動入力の逐次比較型ＡＤ変換器の構成例を示す図である。図１４には、入力されるアナログ信号を、最上位ビット（ＭＳＢ）を第３ビットとし最下位ビット（ＬＳＢ）を第０ビットとする４ビットのデジタル信号に変換して出力する差動入力の逐次比較型ＡＤ変換器を一例として示している。

図１４において、１１Ｐは正（プラス、＋）側のＤＡ変換器、１１Ｎは負（マイナス、−）側のＤＡ変換器、１２Ｐは正（プラス、＋）側の補正ＤＡ変換器、１２Ｎは負（マイナス、−）側の補正ＤＡ変換器である。ＤＡ変換器１１Ｐ、１１Ｎは、変換対象のアナログ入力を入力可能な入力付きＤＡ変換器であり、補正ＤＡ変換器１２Ｐ、１２Ｎは、ＤＡ変換器１１Ｐ、１１Ｎの出力を補正するための補正用のＤＡ変換器である。また、１３はコンパレータ、１４は制御回路（ＳＡＲ回路：successive approximation register回路）、１０１は補正制御回路である。

ＶｉｎＰは差動入力の正（プラス、＋）側のアナログ入力を示し、ＶｉｎＮは差動入力の負（マイナス、−）側のアナログ入力を示す。Ｃ３、Ｃ２、Ｃ１は、それぞれデジタルコードにおける第３ビット、第２ビット、第１ビットの補正コードを示す。第ｉビットの補正コードは、デジタルコードの第ｉビットに応じた入力付きＤＡ変換器の出力誤差を補正するための補正コードである。補正コードＣ３、Ｃ２、Ｃ１は、ＭＳＢを第３ビットとしＬＳＢを第０ビットとする４ビットで構成され、各補正コードの第３ビットＣ３［３］、Ｃ２［３］、Ｃ１［３］は符号フラグである。以下では、符号フラグが“１”であればプラス（＋）、“０”であればマイナス（−）を示すものとする。

正側の入力付きＤＡ変換器１１Ｐは、正側のアナログ入力ＶｉｎＰが入力端ＶＩＮに入力され、ＳＡＲ回路１４から出力されるサンプル制御信号ＳＨＣが入力端Ｓ／Ｈに入力される。また、正側の入力付きＤＡ変換器１１Ｐは、ＳＡＲ回路１４から出力されるデジタルコードＤｐ（ｐはデジタルコードにおけるビット位置を示し、ｐ＝３、２、１、０）が、同じｐの値の入力端Ｄｐに入力される。

負側の入力付きＤＡ変換器１１Ｎは、負側のアナログ入力ＶｉｎＮが入力端ＶＩＮに入力され、ＳＡＲ回路１４から出力されるサンプル制御信号ＳＨＣが入力端Ｓ／Ｈに入力される。また、負側の入力付きＤＡ変換器１１Ｎは、ＳＡＲ回路１４から出力されるデジタルコードＤｐをインバータ１７−ｐで反転させた反転デジタルコードＸＤｐが同じｐの値の入力端Ｄｐに入力される。

入力付きＤＡ変換器１１Ｐ、１１Ｎは、入力端ＶＩＮに入力されるアナログ入力をサンプル制御信号ＳＨＣに応じてサンプリングする。また、入力付きＤＡ変換器１１Ｐ、１１Ｎは、サンプリング終了後の比較動作時には、サンプリングしたアナログ入力及び入力端Ｄ３〜Ｄ０に入力されるデジタルコードに応じた出力を出力端ＯＵＴより出力する。なお、図示していないが入力付きＤＡ変換器１１Ｐ、１１Ｎには、バイアス電位Ｖｃｍ（＝（ＶＲＨ／ＶＲＬ）／２）が供給されている。ＶＲＨは高い側の基準電位（例えば電源電圧）であり、ＶＲＬは低い側の基準電位（例えば０Ｖ）である。

補正ＤＡ変換器１２Ｐ及び１２Ｎは、バイアス電位Ｖｃｍが入力端ＲＳＴＶに入力され、ＳＡＲ回路１４から出力されるサンプル制御信号ＳＨＣが入力端Ｓ／Ｈに入力される。また、正側の補正ＤＡ変換器１２Ｐは、補正制御回路１０１から出力される補正コードＣＤ３、ＣＤ２、ＣＤ１、ＣＤ０が、それぞれ入力端ＣＤ３、ＣＤ２、ＣＤ１、ＣＤ０に入力される。また、負側の補正ＤＡ変換器１２Ｎは、補正制御回路１０１から出力される補正コードＸＣＤ３、ＸＣＤ２、ＸＣＤ１、ＸＣＤ０が、それぞれ入力端ＣＤ３、ＣＤ２、ＣＤ１、ＣＤ０に入力される。補正ＤＡ変換器１２Ｐ、１２Ｎは、入力端ＣＤ３〜ＣＤ０に入力される補正コードに応じた出力を出力端ＣＯＵＴより出力する。

入力付きＤＡ変換器１１Ｐの出力端ＯＵＴと補正ＤＡ変換器１２Ｐの出力端ＣＯＵＴとは結合容量１６Ｐにより結合されている。入力付きＤＡ変換器１１Ｐの出力と補正ＤＡ変換器１２Ｐの出力（補正出力）とが結合容量１６Ｐを用いて加算され、加算結果が正側のＤＡ変換出力としてコンパレータ１３の一方の入力端に入力される。同様に、入力付きＤＡ変換器１１Ｎの出力端ＯＵＴと補正ＤＡ変換器１２Ｎの出力端ＣＯＵＴとは結合容量１６Ｎにより結合されている。入力付きＤＡ変換器１１Ｎの出力と補正ＤＡ変換器１２Ｎの出力（補正出力）とが結合容量１６Ｎを用いて加算され、加算結果が負側のＤＡ変換出力としてコンパレータ１３の他方の入力端に入力される。

コンパレータ１３は、入力される正側のＤＡ変換出力と負側のＤＡ変換出力を比較し、その電位差に応じた出力ＣＰＯＵＴを生成する。ＳＡＲ回路１４は、逐次比較型ＡＤ変換器内の各回路を制御する。例えば、ＳＡＲ回路１４は、逐次比較に係る制御を行い、サンプル制御信号ＳＨＣを出力したり、コンパレータ１３からの出力ＣＰＯＵＴに基づいて、次の状態（デジタルコードＤ３、Ｄ２、Ｄ１、Ｄ０）を生成して出力したりする。また、ＳＡＲ回路１４は、デジタルコードにて決定した値を保持し、すべてのビットの値が決定したデジタルコードをアナログ信号のＡＤ変換結果として外部に出力可能となっている。

補正制御回路１０１は、ＳＡＲ回路１４から出力されるサンプル制御信号ＳＨＣ及びデジタルコードＤ３、Ｄ２、Ｄ１が、それぞれ入力端Ｓ／Ｈ、Ｄ３、Ｄ２、Ｄ１に入力される。また、補正制御回路１０１は、補正コードＣ３［３：０］、Ｃ２［３：０］、Ｃ１［３：０］が、それぞれ入力端Ｃ３［３：０］、Ｃ２［３：０］、Ｃ１［３：０］に入力される。

補正制御回路１０１は、入力されるサンプル制御信号ＳＨＣ、デジタルコードＤ３、Ｄ２、Ｄ１、及び補正コードＣ３、Ｃ２、Ｃ１に基づいて、補正コードＣＤ３〜ＣＤ０、ＸＣＤ３〜ＸＣＤ０を生成する。補正制御回路１０１は、生成した補正コードＣＤ３〜ＣＤ０をそれぞれ出力端ＣＤ３〜ＣＤ０より出力し、生成した補正コードＸＣＤ３〜ＸＣＤ０をそれぞれ出力端ＸＣＤ３〜ＸＣＤ０より出力する。

図１５は、入力付きＤＡ変換器の構成例を示す図である。
図１５において、ＣＡ０〜ＣＡ３は容量である。容量ＣＡ０の容量値をＣ₀とすると、容量ＣＡ１、ＣＡ２、及びＣＡ３の容量値は、２Ｃ₀、４Ｃ₀（＝２²Ｃ₀）、及び８Ｃ₀（＝２³Ｃ₀）に重み付けされている。例えば、容量値における相対的な精度を確保するために、容量ＣＡ１、ＣＡ２、及びＣＡ３は、２個、４個、８個の単位容量Ｃ₀を並列に接続してそれぞれ構成される。なお、α、β、及びγは、製造ばらつき等によって容量ＣＡ１、ＣＡ２、及びＣＡ３が有する容量値の誤差を示しており、この容量値の誤差はＤＡ変換器の出力に生じるＤＮＬ誤差の一因である。

容量ＣＡ０〜ＣＡ３の一端は、それぞれスイッチ部ＳＡ０〜ＳＡ３に対して接続される。スイッチ部ＳＡ０〜ＳＡ３の各々は、排他的に導通状態／非導通状態とされる２つのスイッチを有し、これら２つのスイッチは、入力端Ｓ／Ｈに入力されるサンプル制御信号に応じて開閉制御される。

サンプル制御信号がハイレベルのとき（サンプリング時）には、容量ＣＡ０〜ＣＡ３の一端がスイッチ部ＳＡ０〜ＳＡ３を介して入力端ＶＩＮに接続され、容量ＣＡ０〜ＣＡ３の一端にアナログ入力が供給される。また、サンプル制御信号がローレベルのとき（サンプリング時以外、例えば比較動作時）には、スイッチ部ＳＡ０〜ＳＡ３とそれに対応するスイッチＳＢ０〜ＳＢ３とを介して、容量ＣＡ０〜ＣＡ３の一端に基準電位ＶＲＨ又は基準電位ＶＲＬが供給される。スイッチＳＢ０〜ＳＢ３は、入力端Ｄ０〜Ｄ３に入力されるデジタルコードの値に応じて制御される。

例えば、サンプル制御信号がローレベルのとき、容量ＣＡ０の一端には、入力端Ｄ０に入力されるデジタルコードの値が“１”の場合に基準電位ＶＲＨが供給され、デジタルコードの値が“０”の場合に基準電位ＶＲＬが供給される。このとき、容量ＣＡ１の一端には、入力端Ｄ１に入力されるデジタルコードの値が“１”の場合に基準電位ＶＲＨが供給され、デジタルコードの値が“０”の場合に基準電位ＶＲＬが供給される。なお、容量ＣＡ２、ＣＡ３についても同様であり、容量ＣＡ２、ＣＡ３の一端には、入力端Ｄ２、Ｄ３に入力されるデジタルコードの値が“１”の場合に基準電位ＶＲＨが供給され、デジタルコードの値が“０”の場合に基準電位ＶＲＬが供給される。

容量ＣＡ０〜ＣＡ３の他端は、出力端ＯＵＴに接続される。また、容量ＣＡ０〜ＣＡ３の他端には、サンプル制御信号に応じて開閉制御されるスイッチＳＣを介してバイアス電位Ｖｃｍが供給可能となっている。サンプル制御信号がハイレベルのとき（サンプリング時）において、スイッチＳＣが閉じられ（導通状態となり）、容量ＣＡ０〜ＣＡ３の他端にバイアス電位Ｖｃｍが供給される。

入力付きＤＡ変換器の動作の概要を説明する。なお、以下では、説明の簡単のために、容量ＣＡ１、ＣＡ２、ＣＡ３が有する容量値の誤差α、β、及びγについては無視し、基準電位ＶＲＬは０であるとする。

まず、アナログ入力のサンプリング時において、入力端Ｓ／Ｈに入力されるサンプル制御信号がハイレベルとなる。サンプル制御信号がハイレベルとなることで、容量ＣＡ０〜ＣＡ３の一端にはスイッチ部ＳＡ０〜ＳＡ３を介してアナログ入力ＶＩＮが供給され、容量ＣＡ０〜ＣＡ３の他端にはスイッチＳＣを介してバイアス電位Ｖｃｍが供給される。これにより、容量ＣＡ０〜ＣＡ３が充電され、ＱＡ＝１５Ｃ₀×（Ｖｃｍ−ＶＩＮ）で表されるアナログ入力の電圧に応じた電荷ＱＡが容量ＣＡ０〜ＣＡ３に蓄積される。

アナログ入力のサンプリングが終了した後、入力端Ｓ／Ｈに入力されるサンプル制御信号がローレベルとなり、比較動作が行われる。比較動作時においては、出力端ＯＵＴより出力される出力電位ＶＯＵＴが、アナログ入力のサンプリング時に容量ＣＡ０〜ＣＡ３に蓄積した電荷ＱＡの再分配により決定されるようスイッチＳＣが開状態（非導通状態）とされる。また、容量ＣＡ０〜ＣＡ３の一端にはスイッチ部ＳＡ０〜ＳＡ３及びスイッチＳＢ０〜ＳＢ３を介して、入力されるデジタルコードＤ０〜Ｄ３に応じ基準電位ＶＲＨ又は基準電位ＶＲＬが供給される。ここで、容量ＣＡ０〜ＣＡ３にて一端に基準電位ＶＲＨが供給される容量の合成容量値は（Ｄ０＋２Ｄ１＋４Ｄ２＋８Ｄ３）Ｃ₀で表される。したがって、入力付きＤＡ変換器は、ＶＯＵＴ＝Ｖｃｍ−ＶＩＮ＋（Ｄ０＋２Ｄ１＋４Ｄ２＋８Ｄ３）×ＶＲＨ／１５で表されるアナログ入力の電圧及びデジタルコードに応じた出力電位ＶＯＵＴを出力端ＯＵＴより出力する。

図１６は、補正ＤＡ変換器の構成例を示す図である。
図１６において、ＣＢ０〜ＣＢ３は容量である。容量ＣＢ０の容量値をＣ₁とすると、容量ＣＢ１、ＣＢ２、及びＣＢ３の容量値は、２Ｃ₁、４Ｃ₁（＝２²Ｃ₁）、及び８Ｃ₁（＝２³Ｃ₁）に重み付けされている。例えば、容量値における相対的な精度を確保するために、容量ＣＢ１、ＣＢ２、及びＣＢ３は、２個、４個、８個の単位容量Ｃ₁を並列に接続してそれぞれ構成される。ここで、補正ＤＡ変換器は、入力付きＤＡ変換器における出力誤差を補正するためのものであるので、容量値Ｃ₁は、容量値Ｃ₀に対して十分に小さい。

容量ＣＢ０〜ＣＢ３の一端は、直列接続された２つのインバータを介して入力端ＣＤ０〜ＣＤ３に接続され、容量ＣＢ０〜ＣＢ３の他端は出力端ＣＯＵＴに接続される。また、容量ＣＢ０〜ＣＢ３の他端は、サンプル制御信号に応じて開閉制御されるスイッチＳＤを介して入力端ＲＳＴＶに接続される。サンプル制御信号がハイレベルのとき（サンプリング時）において、スイッチＳＤが閉じられ（導通状態となり）、容量ＣＢ０〜ＣＢ３の他端と入力端ＲＳＴＶとが接続される。

補正ＤＡ変換器の動作の概要を説明する。なお、以下では、入力端ＣＤ０〜ＣＤ３に入力される補正コードにおいて、値が“１”のときには入力端より基準電位ＶＲＨが供給され、値が“０”のときには入力端より基準電位ＶＲＬ（本例では０Ｖ）が供給されるものとする。また、アナログ入力のサンプリング時において、入力端ＣＤ０〜ＣＤ３に入力される補正コードの初期値をＣＤ０’、ＣＤ１’、ＣＤ２’、ＣＤ３’とする。

アナログ入力のサンプリング時において、入力端Ｓ／Ｈに入力されるサンプル制御信号がハイレベルとなることで、容量ＣＢ０〜ＣＢ３の他端にはスイッチＳＤを介して電位ＲＳＴＶが供給される。また、容量ＣＢ０〜ＣＢ３の一端には、入力される補正コードＣＤ０’〜ＣＤ３’に応じ基準電位ＶＲＨ又は基準電位ＶＲＬが供給される。ここで、容量ＣＢ０〜ＣＢ３にて、一端に基準電位ＶＲＨが供給される容量の合成容量値は（ＣＤ０’＋２ＣＤ１’＋４ＣＤ２’＋８ＣＤ３’）Ｃ₁で表される。同様に、一端に基準電位ＶＲＬが供給される容量の合成容量値は［１５−（ＣＤ０’＋２ＣＤ１’＋４ＣＤ２’＋８ＣＤ３’）］Ｃ₁で表される。したがって、容量ＣＢ０〜ＣＢ３には、ＱＢ＝１５Ｃ₁×ＲＳＴＶ−（ＣＤ０’＋２ＣＤ１’＋４ＣＤ２’＋８ＣＤ３’）Ｃ₁×ＶＲＨで表される電荷ＱＢが蓄積される。

サンプリング終了後の比較動作時において、出力端ＣＯＵＴより出力される出力電位ＶＣＯＵＴが、サンプリング時に容量ＣＢ０〜ＣＢ３に蓄積した電荷ＱＢの再分配により決定されるようスイッチＳＤが開状態（非導通状態）とされる。容量ＣＢ０〜ＣＢ３の一端には、入力される補正コードＣＤ０〜ＣＤ３に応じて基準電位ＶＲＨ又は基準電位ＶＲＬが供給される。ここで、容量ＣＢ０〜ＣＢ３にて、一端に基準電位ＶＲＨが供給される容量の合成容量値は（ＣＤ０＋２ＣＤ１＋４ＣＤ２＋８ＣＤ３）Ｃ₁で表され、一端に基準電位ＶＲＬが供給される容量の合成容量値は［１５−（ＣＤ０＋２ＣＤ１＋４ＣＤ２＋８ＣＤ３）］Ｃ₁で表される。したがって、補正ＤＡ変換器は、ＶＣＯＵＴ＝ＲＳＴＶ＋［（ＣＤ０＋２ＣＤ１＋４ＣＤ２＋８ＣＤ３）−（ＣＤ０’＋２ＣＤ１’＋４ＣＤ２’＋８ＣＤ３’）］×ＶＲＨ／１５で表される出力電位ＶＣＯＵＴを出力端ＣＯＵＴより出力する。

図１７は、図１４の補正制御回路１０１の構成例を示す図である。
ＡＮＤ回路（論理積演算回路）１１１−１〜１１１−３は、デジタルコードＤ１〜Ｄ３及び補正コードＣ１［３：０］〜Ｃ３［３：０］が入力され、その演算結果を出力する。すなわち、ＡＮＤ回路１１１−１は、デジタルコードＤ１の値が“１”の場合には補正コードＣ１［３：０］を演算結果として出力し、デジタルコードＤ１の値が“０”の場合には“００００”を演算結果として出力する。また、ＡＮＤ回路１１１−２は、デジタルコードＤ２の値が“１”の場合には補正コードＣ２［３：０］を演算結果として出力し、デジタルコードＤ２の値が“０”の場合には“００００”を演算結果として出力する。同様に、ＡＮＤ回路１１１−３は、デジタルコードＤ３の値が“１”の場合には補正コードＣ３［３：０］を演算結果として出力し、デジタルコードＤ３の値が“０”の場合には“００００”を演算結果として出力する。

ＡＮＤ回路１１２−１〜１１２−３は、デジタルコードＤ１〜Ｄ３がインバータ１１３−１〜１１３−３を介して入力されるとともに補正コードＣ１［３：０］〜Ｃ３［３：０］が入力され、その演算結果を出力する。すなわち、ＡＮＤ回路１１２−１は、デジタルコードＤ１の値が“１”の場合には“００００”を演算結果として出力し、デジタルコードＤ１の値が“０”の場合には補正コードＣ１［３：０］を演算結果として出力する。また、ＡＮＤ回路１１２−２は、デジタルコードＤ２の値が“１”の場合には“００００”を演算結果として出力し、デジタルコードＤ２の値が“０”の場合には補正コードＣ２［３：０］を演算結果として出力する。同様に、ＡＮＤ回路１１２−３は、デジタルコードＤ３の値が“１”の場合には“００００”を演算結果として出力し、デジタルコードＤ３の値が“０”の場合には補正コードＣ３［３：０］を演算結果として出力する。

フラグ付き加算器１１４は、補正コードにおける中心コードである“１０００”及びＡＮＤ回路１１１−１〜１１１−３から出力された演算結果が入力され、それらを加算する。すなわち、フラグ付き加算器１１４は、中心コードである“１０００”と、デジタルコードＤ１〜Ｄ３において値が“１”のビットの補正コードＣ１［３：０］〜Ｃ３［３：０］とを加算する。また、フラグ付き加算器１１５は、補正コードにおける中心コードである“１０００”及びＡＮＤ回路１１２−１〜１１２−３から出力された演算結果が入力され、それらを加算する。すなわち、フラグ付き加算器１１５は、中心コードである“１０００”と、デジタルコードＤ１〜Ｄ３において値が“０”のビットの補正コードＣ１［３：０］〜Ｃ３［３：０］とを加算する。フラグ付き加算器１１４、１１５での加算結果は、それぞれ４ビットで出力される。なお、フラグ付き加算器１１４、１１５において、最上位ビットは符号フラグであり、補正コードにおける中心コードである“１０００”は値０に対応する。

フラグ付き加算器１１４での加算結果の第０ビットはＡＮＤ回路１１６−０の一方の入力端に入力され、第１ビットはＡＮＤ回路１１６−１の一方の入力端に入力され、第２ビットはＡＮＤ回路１１６−２の一方の入力端に入力される。フラグ付き加算器１１４での加算結果の第３ビットはＯＲ回路（論理和演算回路）１１６−３の一方の入力端に入力される。また、ＡＮＤ回路１１６−０〜１１６−２の他方の入力端には、入力端Ｓ／Ｈに入力されるサンプル制御信号がインバータ１１８を介して入力され、ＯＲ回路１１６−３の他方の入力端には、入力端Ｓ／Ｈに入力されるサンプル制御信号が入力される。ＡＮＤ回路１１６−０〜１１６−２及びＯＲ回路１１６−３の各々は、それら入力の演算処理を行い、演算結果を補正コードとして出力端ＣＤ０〜ＣＤ３より出力する。

また、フラグ付き加算器１１５での加算結果の第０ビットはＯＲ回路１１７−０の一方の入力端に入力され、第１ビットはＯＲ回路１１７−１の一方の入力端に入力され、第２ビットはＯＲ回路１１７−２の一方の入力端に入力される。フラグ付き加算器１１５での加算結果の第３ビットはＡＮＤ回路１１７−３の一方の入力端に入力される。また、ＯＲ回路１１７−０〜１１７−２の他方の入力端には、入力端Ｓ／Ｈに入力されるサンプル制御信号がインバータ１１８及びインバータ１２０を介して入力され、ＡＮＤ回路１１７−３の他方の入力端には、入力端Ｓ／Ｈに入力されるサンプル制御信号がインバータ１１９を介して入力される。ＯＲ回路１１７−０〜１１７−２及びＡＮＤ回路１１７−３の各々は、それら入力の演算処理を行い、演算結果を補正コードとして出力端ＸＣＤ０〜ＸＣＤ３より出力する。

前述のように構成された補正制御回路１０１は、アナログ入力のサンプリング時にはサンプル制御信号がハイレベルであるので、出力端ＣＤ３からは“１”が出力され、出力端ＣＤ２〜ＣＤ０からは“０”が出力される。また、出力端ＸＣＤ３からは“０”が出力され、出力端ＸＣＤ２〜ＸＣＤ０からは“１”が出力される。すなわち、補正制御回路１０１は、アナログ入力のサンプリング時には、出力端ＣＤ３〜ＣＤ０を介して補正コード“１０００”を出力し、出力端ＸＣＤ３〜ＸＣＤ０を介して補正コード“０１１１”を出力する。

また、サンプリング終了後の比較動作時にはサンプル制御信号がローレベルであるので、補正制御回路１０１は、出力端ＣＤ３〜ＣＤ０を介してフラグ付き加算器１１４の出力を補正コードとして出力する。同様に、出力端ＸＣＤ３〜ＸＣＤ０を介してフラグ付き加算器１１５の出力を補正コードとして出力する。

次に、図１４に示した逐次比較型ＡＤ変換器の動作について説明する。
図１８は、図１４に示した逐次比較型ＡＤ変換器の動作例を示すタイミングチャートである。図１８には、正側のアナログ入力ＶｉｎＰの電位が高い側の基準電位ＶＲＨより高く、負側のアナログ入力ＶｉｎＮの電位が低い側の基準電位ＶＲＬより低い場合を一例として示している。また、図１８に示す例では、デジタルコードにおける第３ビットの補正コードＣ３は“１１００”（＋４）、第２ビットの補正コードＣ２は“０１１１”（−７）、第１ビットの補正コードＣ１は“１０１０”（＋２）であるとする。

図１８において、ＳＨＣはＳＡＲ回路１４から出力されるサンプル制御信号であり、ＤＡＣ出力（Ｐ）及びＤＡＣ出力（Ｎ）はコンパレータ１３に入力される正側のＤＡ変換出力及び負側のＤＡ変換出力であり、ＣＰＯＵＴはコンパレータ１３の出力である。また、Ｄ３、Ｄ２、Ｄ１、Ｄ０はＳＡＲ回路１４から出力されるデジタルコードであり、ＣＤ［３：０］及びＸＣＤ［３：０］は補正制御回路１０１から補正ＤＡ変換器１２Ｐ及び１２Ｎにそれぞれ供給される補正コードである。

まず、サンプル制御信号ＳＨＣがハイレベルである期間ＴＳＭにおいて、逐次比較型ＡＤ変換器は、入力されるアナログ入力ＶｉｎＰ、ＶｉｎＮのサンプリングを行う。期間ＴＳＭにおいて、補正ＤＡ変換器１２Ｐに供給される補正コードＣＤ［３：０］は“１０００”であり、補正ＤＡ変換器１２Ｎに供給される補正コードＸＣＤ［３：０］は“０１１１”である。

次に、期間ＴＣ３において、逐次比較型ＡＤ変換器は、デジタルコードの第３ビットＤ３を決定するための比較動作を行う。このとき、ＳＡＲ回路１４は、第３ビットＤ３の値を“１”、その他のビットＤ２〜Ｄ０の値を“０”としたデジタルコードを出力する。

すなわち、正側のＤＡ変換器１１Ｐにはデジタルコード“１０００”が入力される。それに応じて、正側の補正ＤＡ変換器１２Ｐには、中心コード“１０００”と第３ビットの補正コード“１１００”（＋４）の加算結果である“１１００”（＋４）が補正コードＣＤ［３：０］として入力される。また、負側のＤＡ変換器１１Ｎには反転したデジタルコード“０１１１”が入力される。それに応じて、負側の補正ＤＡ変換器１２Ｎには、中心コード“１０００”と第２ビットの補正コード“０１１１”（−７）と第１ビットの補正コード“１０１０”（＋２）の加算結果である“００１１”（−５）が補正コードＸＣＤ［３：０］として入力される。

これにより、デジタルコードＤ３〜Ｄ０に応じたＤＡ変換器１１Ｐ及び１１Ｎの出力が、補正コードＣＤ［３：０］及びＸＣＤ［３：０］に応じた補正ＤＡ変換器１２Ｐ及び１２Ｎの出力（補正出力）により補正され、コンパレータ１３で比較される。この例では、正側のアナログ入力ＶｉｎＰの電位は基準電位ＶＲＨより高く、負側のアナログ入力ＶｉｎＮの電位は基準電位ＶＲＬより低いとしているので、コンパレータ１３の出力ＣＰＯＵＴはハイレベルとなる。ＳＡＲ回路１４は、出力ＣＰＯＵＴに基づいてデジタルコードの第３ビットＤ３の値を“１”に決定する。

デジタルコードの第３ビットＤ３を決定した後、次の期間ＴＣ２において、逐次比較型ＡＤ変換器は、デジタルコードの第２ビットＤ２を決定するための比較動作を行う。このとき、ＳＡＲ回路１４は、第３ビットＤ３の値を“１”、第２ビットＤ２の値を“１”、その他のビットＤ１及びＤ０の値を“０”としたデジタルコードを出力する。すなわち、正側のＤＡ変換器１１Ｐにはデジタルコード“１１００”が入力され、負側のＤＡ変換器１１Ｎには反転したデジタルコード“００１１”が入力される。それに応じて、正側の補正ＤＡ変換器１２Ｐには補正コードＣＤ［３：０］として“０１０１”（−３＝＋４−７）が入力され、負側の補正ＤＡ変換器１２Ｎには補正コードＸＣＤ［３：０］として“１０１０”（＋２）が入力される。

これにより、デジタルコードＤ３〜Ｄ０に応じたＤＡ変換器１１Ｐ及び１１Ｎの出力が、補正ＤＡ変換器１２Ｐ及び１２Ｎの補正出力により補正されて、コンパレータ１３で比較される。ここでも、コンパレータ１３の出力ＣＰＯＵＴはハイレベルとなり、この出力ＣＰＯＵＴに基づきＳＡＲ回路１４はデジタルコードの第２ビットＤ２の値を“１”に決定する。

デジタルコードの第２ビットＤ２を決定した後、次の期間ＴＣ１において、逐次比較型ＡＤ変換器は、デジタルコードの第１ビットＤ１を決定するための比較動作を行う。このとき、正側のＤＡ変換器１１Ｐにはデジタルコード“１１１０”が入力され、負側のＤＡ変換器１１Ｎには反転したデジタルコード“０００１”が入力される。それに応じて、正側の補正ＤＡ変換器１２Ｐには補正コードＣＤ［３：０］として“０１１１”（−１＝＋４−７＋２）が入力され、負側の補正ＤＡ変換器１２Ｎには補正コードＸＣＤ［３：０］として“１０００”（±０）が入力される。

これにより、デジタルコードＤ３〜Ｄ０に応じたＤＡ変換器１１Ｐ及び１１Ｎの出力が補正ＤＡ変換器１２Ｐ及び１２Ｎの補正出力により補正されて、コンパレータ１３で比較される。ここでも、コンパレータ１３の出力ＣＰＯＵＴはハイレベルとなり、この出力ＣＰＯＵＴに基づきＳＡＲ回路１４はデジタルコードの第１ビットＤ１の値を“１”に決定する。

デジタルコードの第１ビットＤ１を決定した後、次の期間ＴＣ０において、逐次比較型ＡＤ変換器は、デジタルコードの第０ビットＤ０を決定するための比較動作を行う。このとき、正側のＤＡ変換器１１Ｐにはデジタルコード“１１１１”が入力され、負側のＤＡ変換器１１Ｎには反転したデジタルコード“００００”が入力される。それに応じて、正側の補正ＤＡ変換器１２Ｐには補正コードＣＤ［３：０］として“０１１１”（−１）が入力され、負側の補正ＤＡ変換器１２Ｎには補正コードＸＣＤ［３：０］として“１０００”（±０）が入力される。

これにより、デジタルコードＤ３〜Ｄ０に応じたＤＡ変換器１１Ｐ及び１１Ｎの出力が補正ＤＡ変換器１２Ｐ及び１２Ｎの補正出力により補正されて、コンパレータ１３で比較される。ここでも、コンパレータ１３の出力ＣＰＯＵＴはハイレベルとなり、この出力ＣＰＯＵＴに基づきＳＡＲ回路１４はデジタルコードの第０ビットＤ０の値を“１”に決定する。以上のようにして、入力されたアナログ入力がデジタル信号に変換される。

前述した差動入力の逐次比較型ＡＤ変換器においては、入力付きＤＡ変換器に入力されるデジタルコードにて値が“１”であるビットの補正コードが単純に加算され、その入力付きＤＡ変換器に対応する補正ＤＡ変換器に補正コードとして供給される。また、補正ＤＡ変換器１２Ｐ及び１２Ｎに供給される補正コードＣＤ［３：０］及びＸＣＤ［３：０］は、その最上位ビットＣＤ［３］及びＸＣＤ［３］が符号（＋，−）を示す符号フラグとして使用される。つまり、前述した差動入力の逐次比較型ＡＤ変換器においては、補正コードが効率良く使用されてはいない。

以下に説明する本発明の実施形態による逐次比較型ＡＤ変換器は、前述した差動入力の逐次比較型ＡＤ変換器と比較して補正コードを有効に使用できるようにするものである。例えば、補正コードを有効に使用することで、差動入力の逐次比較型ＡＤ変換器におけるＤＡ変換出力の誤差を補正する場合に補正ＤＡ変換器による幅広い範囲での補正を実現する。

なお、以下に説明する各実施形態では、入力されるアナログ信号を、最上位ビット（ＭＳＢ）を第３ビットとし最下位ビット（ＬＳＢ）を第０ビットとする４ビットのデジタル信号に変換して出力する差動入力の逐次比較型ＡＤ変換器を一例として説明する。しかしながら、本発明はこれに限定されるものではなく、デジタル信号のビット数は任意であり、入力されるアナログ信号を複数ビットのデジタル信号に変換して出力する差動入力の逐次比較型ＡＤ変換器に適用可能である。

（第１の実施形態）
本発明の第１の実施形態について説明する。
図１は、第１の実施形態による逐次比較型ＡＤ変換器の構成例を示す図である。図１において、図１４に示した構成要素と同一の機能を有する構成要素には同一の符号を付している。

図１において、１１Ｐは正側のＤＡ変換器、１１Ｎは負側のＤＡ変換器、１２Ｐは正側の補正ＤＡ変換器、１２Ｎは負側の補正ＤＡ変換器、１３はコンパレータ、１４は制御回路（ＳＡＲ回路）、１５Ａは補正制御回路である。また、ＶｉｎＰは差動入力の正側のアナログ入力を示し、ＶｉｎＮは差動入力の負側のアナログ入力を示し、Ｃ３、Ｃ２、Ｃ１はそれぞれデジタルコードにおける第３ビット、第２ビット、第１ビットの補正コードを示す。補正コードＣ３、Ｃ２、Ｃ１は、ＭＳＢを第３ビットとしＬＳＢを第０ビットとする４ビットで構成され、各補正コードの第３ビットＣ３［３］、Ｃ２［３］、Ｃ１［３］は符号フラグである。

ＤＡ変換器１１Ｐ、１１Ｎは、変換対象のアナログ入力を入力可能な入力付きＤＡ変換器である。ＤＡ変換器１１Ｐ、１１Ｎは、例えば図１５に示した入力付きＤＡ変換器と同様に構成される。また、補正ＤＡ変換器１２Ｐ、１２Ｎは、入力付きＤＡ変換器１１Ｐ、１１Ｎの出力を補正するための補正用のＤＡ変換器である。補正ＤＡ変換器１２Ｐ、１２Ｎは、例えば図１６に示した補正ＤＡ変換器と同様に構成される。

正側の入力付きＤＡ変換器１１Ｐは、正側のアナログ入力ＶｉｎＰが入力端ＶＩＮに入力され、サンプル制御信号ＳＨＣが入力端Ｓ／Ｈに入力され、デジタルコードＤ３〜Ｄ０が入力端Ｄ３〜Ｄ０に入力される。また、負側の入力付きＤＡ変換器１１Ｎは、負側のアナログ入力ＶｉｎＮが入力端ＶＩＮに入力され、サンプル制御信号ＳＨＣが入力端Ｓ／Ｈに入力され、反転デジタルコードＸＤ３〜ＸＤ０が入力端Ｄ３〜Ｄ０に入力される。反転デジタルコードＸＤ３〜ＸＤ０は、デジタルコードＤ３〜Ｄ０をインバータ１７−３〜１７−０で反転させたデジタルコードである。

入力付きＤＡ変換器１１Ｐ、１１Ｎは、入力端ＶＩＮに入力されるアナログ入力をサンプル制御信号ＳＨＣに応じてサンプリングし、内部に有する複数の容量にアナログ入力の電圧に応じた電荷を蓄積する。また、入力付きＤＡ変換器１１Ｐ、１１Ｎは、サンプリング終了後の比較動作時には、サンプリングしたアナログ入力及び入力端Ｄ３〜Ｄ０に入力されるデジタルコードに応じた出力を出力端ＯＵＴより出力する。例えば、入力付きＤＡ変換器１１Ｐ、１１Ｎを図１５に示した入力付きＤＡ変換器と同様に構成したとする。この場合、比較動作時において、正側の入力付きＤＡ変換器１１Ｐは、ＶＯＵＴＰ＝Ｖｃｍ−ＶｉｎＰ＋（Ｄ０＋２Ｄ１＋４Ｄ２＋８Ｄ３）×ＶＲＨ／１５で表される出力電位ＶＯＵＴＰを出力端ＯＵＴより出力する。また、比較動作時において、負側の入力付きＤＡ変換器１１Ｎは、ＶＯＵＴＮ＝Ｖｃｍ−ＶｉｎＮ＋（１５−Ｄ０−２Ｄ１−４Ｄ２−８Ｄ３）×ＶＲＨ／１５で表される出力電位ＶＯＵＴＮを出力端ＯＵＴより出力する。

正側の補正ＤＡ変換器１２Ｐは、バイアス電位ＲＳＴ＿ＶＰが入力端ＲＳＴＶに入力され、サンプル制御信号ＳＨＣが入力端Ｓ／Ｈに入力され、補正制御回路１５Ａから出力される補正コードＣＤ３〜ＣＤ０が入力端ＣＤ３〜ＣＤ０に入力される。また、負側の補正ＤＡ変換器１２Ｎは、バイアス電位ＲＳＴ＿ＶＭが入力端ＲＳＴＶに入力され、サンプル制御信号ＳＨＣが入力端Ｓ／Ｈに入力され、補正制御回路１５Ａから出力される補正コードＸＣＤ３〜ＸＣＤ０が入力端ＣＤ３〜ＣＤ０に入力される。補正ＤＡ変換器１２Ｐ、１２Ｎは、入力端ＣＤ３〜ＣＤ０に入力される補正コードに応じた出力を出力端ＣＯＵＴより出力する。なお、本実施形態においては、バイアス電位ＲＳＴ＿ＶＰ及びＲＳＴ＿ＶＭはグランドレベルとする。

正側の入力付きＤＡ変換器１１Ｐの出力と正側の補正ＤＡ変換器１２Ｐの出力を結合容量１６Ｐにより加算した結果が、正側のＤＡ変換出力としてコンパレータ１３の一方の入力端に入力される。同様に、負側の入力付きＤＡ変換器１１Ｎの出力と負側の補正ＤＡ変換器１２Ｎの出力を結合容量１６Ｎにより加算した結果が、負側のＤＡ変換出力としてコンパレータ１３の他方の入力端に入力される。コンパレータ１３は、入力される正側のＤＡ変換出力と負側のＤＡ変換出力を比較し、その電位差に応じた出力ＣＰＯＵＴを生成する。

ＳＡＲ回路１４は、逐次比較型ＡＤ変換器内の各回路を制御する。例えば、ＳＡＲ回路１４は、サンプル制御信号ＳＨＣを出力したり、コンパレータ１３からの出力ＣＰＯＵＴに基づいて、次の状態（デジタルコードＤ３〜Ｄ０）を生成して出力したりする。また、ＳＡＲ回路１４は、デジタルコードにて決定した値を保持し、すべてのビットの値が決定したデジタルコードをアナログ信号のＡＤ変換結果として外部に出力可能となっている。

補正制御回路１５Ａは、サンプル制御信号ＳＨＣが入力端Ｓ／Ｈに入力され、デジタルコードＤ３〜Ｄ１が入力端Ｄ３〜Ｄ１に入力される。また、補正制御回路１５Ａは、補正コードＣ３〜Ｃ１が入力端Ｃ３〜Ｃ１に入力される。補正制御回路１５Ａは、入力されるサンプル制御信号ＳＨＣ、デジタルコードＤ３〜Ｄ１、及び補正コードＣ３〜Ｃ１に基づいて、補正コードＣＤ３〜ＣＤ０及び補正コードＸＣＤ３〜ＸＣＤ０を生成する。補正制御回路１５Ａは、生成した補正コードＣＤ３〜ＣＤ０を出力端ＣＤ３〜ＣＤ０より出力し、生成した補正コードＸＣＤ３〜ＸＣＤ０を出力端ＸＣＤ３〜ＸＣＤ０より出力する。

図２は、第１の実施形態における補正制御回路１５Ａの構成例を示す図である。
ＡＮＤ回路（論理積演算回路）３１−１は、補正コードＣ１［３：０］が入力され、補正コードＣ１［２：０］の各ビットについて補正コードＣ１［３］との論理積演算を行い、演算結果を出力する。同様に、ＡＮＤ回路３１−２は、補正コードＣ２［３：０］が入力され、補正コードＣ２［２：０］と補正コードＣ２［３］を論理積演算して演算結果を出力する。また、ＡＮＤ回路３１−３は、補正コードＣ３［３：０］が入力され、補正コードＣ３［２：０］と補正コードＣ３［３］を論理積演算して演算結果を出力する。

ＡＮＤ回路３２−１は、補正コードＣ１［２：０］が入力されるとともに補正コードＣ１［３］がインバータ３３−１を介して入力される。ＡＮＤ回路３２−１は、補正コードＣ１［２：０］の各ビットについて反転した補正コードＣ１［３］との論理積演算を行い、演算結果を出力する。同様に、ＡＮＤ回路３２−２は、補正コードＣ２［２：０］が入力されるとともに補正コードＣ２［３］がインバータ３３−２を介して入力され、補正コードＣ２［２：０］と反転した補正コードＣ２［３］を論理積演算して演算結果を出力する。また、ＡＮＤ回路３２−３は、補正コードＣ３［２：０］が入力されるとともに補正コードＣ３［３］がインバータ３３−３を介して入力され、補正コードＣ３［２：０］と反転した補正コードＣ３［３］を論理積演算して演算結果を出力する。

ＡＮＤ回路３４−１〜３４−３は、デジタルコードＤ１〜Ｄ３及びＡＮＤ回路３１−１〜３１−３の出力が入力され、その演算結果をコードＣＰ１［２：０］〜ＣＰ３［２：０］として出力する。また、ＡＮＤ回路３５−１〜３５−３は、デジタルコードＤ１〜Ｄ３及びＡＮＤ回路３２−１〜３２−３の出力が入力され、その演算結果をコードＣＮ１［２：０］〜ＣＮ３［２：０］として出力する。

すなわち、デジタルコードＤ１の値が“１”かつ補正コードＣ１［３］の値が“１”（補正コード値が正）の場合には、コードＣＰ１［２：０］として補正コードＣ１［２：０］が出力され、コードＣＮ１［２：０］として“０００”が出力される。また、デジタルコードＤ１の値が“１”かつ補正コードＣ１［３］の値が“０”（補正コード値が負）の場合には、コードＣＰ１［２：０］として“０００”が出力され、コードＣＮ１［２：０］として補正コードＣ１［２：０］が出力される。デジタルコードＤ１の値が“０”の場合には、コードＣＰ１［２：０］、ＣＮ１［２：０］ともに“０００”が出力される。

また、デジタルコードＤ２の値が“１”かつ補正コードＣ２［３］の値が“１”（補正コード値が正）の場合には、コードＣＰ２［２：０］として補正コードＣ２［２：０］が出力され、コードＣＮ２［２：０］として“０００”が出力される。また、デジタルコードＤ２の値が“１”かつ補正コードＣ２［３］の値が“０”（補正コード値が負）の場合には、コードＣＰ２［２：０］として“０００”が出力され、コードＣＮ２［２：０］として補正コードＣ２［２：０］が出力される。デジタルコードＤ２の値が“０”の場合には、コードＣＰ２［２：０］、ＣＮ２［２：０］ともに“０００”が出力される。

また、デジタルコードＤ３の値が“１”かつ補正コードＣ３［３］の値が“１”（補正コード値が正）の場合には、コードＣＰ３［２：０］として補正コードＣ３［２：０］が出力され、コードＣＮ３［２：０］として“０００”が出力される。また、デジタルコードＤ３の値が“１”かつ補正コードＣ３［３］の値が“０”（補正コード値が負）の場合には、コードＣＰ３［２：０］として“０００”が出力され、コードＣＮ３［２：０］として補正コードＣ３［２：０］が出力される。デジタルコードＤ３の値が“０”の場合には、コードＣＰ３［２：０］、ＣＮ３［２：０］ともに“０００”が出力される。

加算器３６は、ＡＮＤ回路３４−１〜３４−３から出力されたコードＣＰ１［２：０］〜ＣＰ３［２：０］が入力され、それらを加算する。加算器３６は、加算結果をコードＰ［３：０］として出力する。また、加算器３７は、ＡＮＤ回路３５−１〜３５−３から出力されたコードＣＮ１［２：０］〜ＣＮ３［２：０］が入力され、それらを加算する。加算器３７は、加算結果をコードＮ［３：０］として出力する。

ＡＮＤ回路３８は、加算器３６から出力されたコードＰ［３：０］が入力されるとともに、入力端Ｓ／Ｈに入力されるサンプル制御信号がインバータ４０を介して入力される。ＡＮＤ回路３８は、コードＰ［３：０］と反転したサンプル制御信号の論理積演算を行い、演算結果を出力する。すなわち、ＡＮＤ回路３８は、サンプル制御信号がハイレベルであるアナログ入力のサンプリング時には演算結果として“００００”を出力し、サンプリング時以外は演算結果としてコードＰ［３：０］を出力する。ＡＮＤ回路３８から出力される演算結果は、補正コードとして出力端ＣＤ［３：０］より出力される。

ＡＮＤ回路３９は、加算器３７から出力されたコードＮ［３：０］が入力されるとともに、入力端Ｓ／Ｈに入力されるサンプル制御信号がインバータ４０を介して入力される。ＡＮＤ回路３９は、コードＮ［３：０］と反転したサンプル制御信号の論理積演算を行い、演算結果を出力する。すなわち、ＡＮＤ回路３９は、サンプル制御信号がハイレベルであるアナログ入力のサンプリング時には演算結果として“００００”を出力し、サンプリング時以外は演算結果としてコードＮ［３：０］を出力する。ＡＮＤ回路３９から出力される演算結果は、補正コードとして出力端ＸＣＤ［３：０］より出力される。

以上のように、第１の実施形態における補正制御回路１５Ａは、アナログ入力のサンプリング時には、出力端ＣＤ３〜ＣＤ０を介して補正コード“００００”を出力し、出力端ＸＣＤ３〜ＸＣＤ０を介して補正コード“００００”を出力する。

また、補正制御回路１５Ａは、サンプリング終了後の比較動作時には、デジタルコードＤ３〜Ｄ１において値が“１”であるビットの補正コードに基づいて、出力端ＣＤ３〜ＣＤ０及びＸＣＤ３〜ＸＣＤ０からそれぞれ出力する補正コードを算出する。このとき、補正制御回路１５Ａは、デジタルコードＤ３〜Ｄ１で値が“１”のビットの補正コードのうち、補正コードの第３ビットが“１”、すなわち正の値である補正コードの絶対値を加算し、その加算結果を出力端ＣＤ３〜ＣＤ０から出力する補正コードとする。また、補正制御回路１５Ａは、デジタルコードＤ３〜Ｄ１で値が“１”のビットの補正コードのうち、補正コードの第３ビットが“０”、すなわち負の値である補正コードの絶対値を加算し、その加算結果を出力端ＸＣＤ３〜ＸＣＤ０から出力する補正コードとする。

つまり、比較動作時において、第１の実施形態における補正制御回路１５Ａは、デジタルコードＤ３〜Ｄ１で値が“１”のビットの補正コードが正の値である場合には、その補正コードの絶対値を正側の補正ＤＡ変換器１２Ｐに対して供給する補正コードに加算する。一方、デジタルコードＤ３〜Ｄ１で値が“１”のビットの補正コードが負の値である場合には、その補正コードの絶対値を負側の補正ＤＡ変換器１２Ｎに対して供給する補正コードに加算する。

次に、動作について説明する。
図３は、第１の実施形態による逐次比較型ＡＤ変換器の動作例を示すタイミングチャートである。図３には、正側のアナログ入力ＶｉｎＰの電位が高い側の基準電位ＶＲＨより高く、負側のアナログ入力ＶｉｎＮの電位が低い側の基準電位ＶＲＬより低い場合を一例として示している。また、図３に示す例では、補正コードＣ３は“１１００”（＋４）、補正コードＣ２は“０１１１”（−７）、補正コードＣ１は“１０１０”（＋２）であるとする。なお、補正コードＣ３〜Ｃ１は、例えば、入力付きＤＡ変換器１１Ｐ、１１Ｎの出力誤差を予め測定し、測定された誤差から補正ＤＡ変換器１２Ｐ、１２Ｎに入力すべき補正コードを算出することで、予め用意されている。

図３において、ＳＨＣはサンプル制御信号であり、ＤＡＣ出力（Ｐ）及びＤＡＣ出力（Ｎ）はコンパレータ１３に入力される正側のＤＡ変換出力及び負側のＤＡ変換出力であり、ＣＰＯＵＴはコンパレータ１３の出力である。また、Ｄ３〜Ｄ０はＳＡＲ回路１４から出力されるデジタルコードであり、ＣＤ［３：０］及びＸＣＤ［３：０］は補正制御回路１５Ａから補正ＤＡ変換器１２Ｐ及び１２Ｎにそれぞれ供給される補正コードである。

まず、サンプル制御信号ＳＨＣがハイレベルである期間ＴＳＭにおいて、逐次比較型ＡＤ変換器は、入力されるアナログ入力ＶｉｎＰ、ＶｉｎＮのサンプリングを行う。期間ＴＳＭにおいて、補正ＤＡ変換器１２Ｐには初期設定値として“００００”の補正コードＣＤ［３：０］が供給され、補正ＤＡ変換器１２Ｎには初期設定値として“００００”の補正コードＸＣＤ［３：０］が供給される。すなわち、期間ＴＳＭにおいて、補正ＤＡ変換器１２Ｐ、１２Ｎには、補正コードＣＤ［３：０］、ＸＣＤ［３：０］により設定可能な最小値が初期設定値として供給される。

次に、期間ＴＣ３において、逐次比較型ＡＤ変換器は、デジタルコードの第３ビットＤ３を決定するための比較動作を行う。このとき、ＳＡＲ回路１４は、第３ビットＤ３の値を“１”、その他のビットＤ２〜Ｄ０の値を“０”としたデジタルコードを出力する。すなわち、正側のＤＡ変換器１１Ｐにはデジタルコード“１０００”が入力され、負側のＤＡ変換器１１Ｎには反転されたデジタルコード“０１１１”が入力される。また、第３ビットの補正コードＣ３は“１１００”（＋４）であり正の値であるので、その絶対値「４」の加算結果である“０１００”（４）が補正コードＣＤ［３：０］として正側の補正ＤＡ変換器１２Ｐに入力される。なお、負側の補正ＤＡ変換器１２Ｎに入力される補正コードＸＣＤ［３：０］は“００００”で維持される。そして、デジタルコードＤ３〜Ｄ０に応じたＤＡ変換器１１Ｐ、１１Ｎの出力が、補正ＤＡ変換器１２Ｐ、１２Ｎの出力により補正されて、コンパレータ１３で比較される。この例では、アナログ入力ＶｉｎＰ、ＶｉｎＮと基準電位ＶＲＨ、ＶＲＬの電位関係は前述の通りであるので、コンパレータ１３の出力ＣＰＯＵＴはハイレベルとなり、ＳＡＲ回路１４は、デジタルコードの第３ビットＤ３の値を“１”に決定する。

デジタルコードの第３ビットＤ３を決定した後、次の期間ＴＣ２において、逐次比較型ＡＤ変換器は、デジタルコードの第２ビットＤ２を決定するための比較動作を行う。このとき、ＳＡＲ回路１４は、第３ビットＤ３の値を“１”、第２ビットＤ２の値を“１”、その他のビットＤ１及びＤ０の値を“０”としたデジタルコードを出力する。すなわち、正側のＤＡ変換器１１Ｐにはデジタルコード“１１００”が入力され、負側のＤＡ変換器１１Ｎには反転されたデジタルコード“００１１”が入力される。

ここで、デジタルコードＤ３〜Ｄ０において値が“１”である第３ビットの補正コードＣ３は“１１００”（＋４）で示される正の値であり、第２ビットの補正コードＣ２は“０１１１”（−７）で示される負の値である。したがって、第３ビットの補正コードＣ３の絶対値「４」の加算結果である“０１００”（４）が補正コードＣＤ［３：０］として正側の補正ＤＡ変換器１２Ｐに入力される。また、第２ビットの補正コードＣ２の絶対値「７」の加算結果である“０１１１”（７）が補正コードＸＣＤ［３：０］として負側の補正ＤＡ変換器１２Ｎに入力される。そして、デジタルコードＤ３〜Ｄ０に応じたＤＡ変換器１１Ｐ、１１Ｎの出力が、補正ＤＡ変換器１２Ｐ、１２Ｎの出力により補正されて、コンパレータ１３で比較される。ここでも、コンパレータ１３の出力ＣＰＯＵＴはハイレベルとなり、この出力ＣＰＯＵＴに基づきＳＡＲ回路１４はデジタルコードの第２ビットＤ２の値を“１”に決定する。

デジタルコードの第２ビットＤ２を決定した後、次の期間ＴＣ１において、逐次比較型ＡＤ変換器は、デジタルコードの第１ビットＤ１を決定するための比較動作を行う。このとき、ＳＡＲ回路１４は、第３ビットから第１ビットＤ３〜Ｄ１の値を“１”、第０ビットＤ０の値を“０”としたデジタルコードを出力する。すなわち、正側のＤＡ変換器１１Ｐにはデジタルコード“１１１０”が入力され、負側のＤＡ変換器１１Ｎには反転されたデジタルコード“０００１”が入力される。

ここで、デジタルコードＤ３〜Ｄ０において第３ビットから第１ビットの値が“１”である。また、第３ビットの補正コードＣ３は“１１００”（＋４）で示される正の値であり、第２ビットの補正コードＣ２は“０１１１”（−７）で示される負の値であり、第１ビットの補正コードＣ１は“１０１０”（＋２）で示される正の値である。したがって、第３ビットの補正コードＣ３の絶対値「４」と第１ビットの補正コードＣ１の絶対値「２」の加算結果である“０１１０”（６）が補正コードＣＤ［３：０］として正側の補正ＤＡ変換器１２Ｐに入力される。また、第２ビットの補正コードＣ２の絶対値「７」の加算結果である“０１１１”（７）が補正コードＸＣＤ［３：０］として負側の補正ＤＡ変換器１２Ｎに入力される。そして、デジタルコードＤ３〜Ｄ０に応じたＤＡ変換器１１Ｐ、１１Ｎの出力が補正ＤＡ変換器１２Ｐ、１２Ｎの出力により補正されて、コンパレータ１３で比較される。ここでも、コンパレータ１３の出力ＣＰＯＵＴはハイレベルとなり、この出力ＣＰＯＵＴに基づきＳＡＲ回路１４はデジタルコードの第１ビットＤ１の値を“１”に決定する。

デジタルコードの第１ビットＤ１を決定した後、次の期間ＴＣ０において、逐次比較型ＡＤ変換器は、デジタルコードの第０ビットＤ０を決定するための比較動作を行う。このとき、ＳＡＲ回路１４は、各ビットＤ３〜Ｄ０の値を“１”としたデジタルコードを出力し、正側のＤＡ変換器１１Ｐにはデジタルコード“１１１１”が入力され、負側のＤＡ変換器１１Ｎには反転されたデジタルコード“００００”が入力される。また、第１ビットに係る比較動作時と同様に、補正制御回路１５Ａから正側の補正ＤＡ変換器１２Ｐ、１２Ｎに補正コードＣＤ［３：０］、ＸＣＤ［３：０］が供給される。そして、デジタルコードＤ３〜Ｄ０に応じたＤＡ変換器１１Ｐ、１１Ｎの出力が補正ＤＡ変換器１２Ｐ、１２Ｎの出力により補正されて、コンパレータ１３で比較される。ここでも、コンパレータ１３の出力ＣＰＯＵＴはハイレベルとなり、この出力ＣＰＯＵＴに基づきＳＡＲ回路１４はデジタルコードの第０ビットＤ０の値を“１”に決定する。
以上のようにして、入力されたアナログ入力がデジタル信号に変換される。

第１の実施形態によれば、デジタルコードＤ３〜Ｄ０において値が“１”であるビットの補正コードが正の値である場合には、その補正コードの絶対値を正側の補正ＤＡ変換器１２Ｐに供給する補正コードＣＤ［３：０］に対して加算する。また、デジタルコードＤ３〜Ｄ０において値が“１”であるビットの補正コードが負の値である場合には、その補正コードの絶対値を負側の補正ＤＡ変換器１２Ｎに供給する補正コードＸＣＤ［３：０］に対して加算する。このように、デジタルコードＤ３〜Ｄ０における補正コードが正の値であるか負の値であるかに応じて、その補正コードの絶対値を補正コードＣＤ［３：０］又はＸＣＤ［３：０］の一方に加算するので補正コードを有効に利用し、従来よりも幅広い補正範囲での補正が可能になる。

また、デジタルコードＤ３〜Ｄ０における補正コードの絶対値を補正コードＣＤ［３：０］又はＸＣＤ［３：０］に対して加算するので、符号なし演算で実現することができる。したがって、補正コードＣＤ［３：０］、ＸＣＤ［３：０］において符号フラグとして使用するビットが必要なくなり、用意できる補正コードの全範囲での補正が可能になり、従来よりも２倍の補正範囲を持つことができる。

（第２の実施形態）
次に、本発明の第２の実施形態について説明する。
第２の実施形態による逐次比較型ＡＤ変換器の構成は、補正制御回路の内部構成が前述した第１の実施形態とは異なり、他の構成は第１の実施形態と同様であるので、第２の実施形態による逐次比較型ＡＤ変換器の全体構成については説明を省略する。

以下、第２の実施形態における補正制御回路の構成について説明する。
図４は、第２の実施形態における補正制御回路の構成例を示す図である。

ＡＮＤ回路５１−１は、補正コードＣ１［２：０］が入力されるとともに補正コードＣ１［３］がインバータ５２−１を介して入力され、補正コードＣ１［２：０］と反転した補正コードＣ１［３］を論理積演算して演算結果を出力する。同様に、ＡＮＤ回路５１−２は、補正コードＣ２［２：０］が入力されるとともに補正コードＣ２［３］がインバータ５２−２を介して入力され、補正コードＣ２［２：０］と反転した補正コードＣ２［３］を論理積演算して演算結果を出力する。また、ＡＮＤ回路５１−３は、補正コードＣ３［２：０］が入力されるとともに補正コードＣ３［３］がインバータ５２−３を介して入力され、補正コードＣ３［２：０］と反転した補正コードＣ３［３］を論理積演算して演算結果を出力する。

ＡＮＤ回路５３−１は、補正コードＣ１［３：０］が入力され、補正コードＣ１［２：０］と補正コードＣ１［３］を論理積演算して演算結果を出力する。同様に、ＡＮＤ回路５３−２は、補正コードＣ２［３：０］が入力され、補正コードＣ２［２：０］と補正コードＣ２［３］を論理積演算して演算結果を出力する。また、ＡＮＤ回路５３−３は、補正コードＣ３［３：０］が入力され、補正コードＣ３［２：０］と補正コードＣ３［３］を論理積演算して演算結果を出力する。

ＡＮＤ回路５４−１〜５４−３は、デジタルコードＤ１〜Ｄ３及びＡＮＤ回路５１−１〜５１−３の出力が入力され、その演算結果をコードＣＰ１［２：０］〜ＣＰ３［２：０］として出力する。また、ＡＮＤ回路５５−１〜５５−３は、デジタルコードＤ１〜Ｄ３及びＡＮＤ回路５３−１〜５３−３の出力が入力され、その演算結果をコードＣＮ１［２：０］〜ＣＮ３［２：０］として出力する。

すなわち、デジタルコードＤ１の値が“１”かつ補正コードＣ１［３］の値が“１”（補正コード値が正）の場合には、コードＣＰ１［２：０］として“０００”が出力され、コードＣＮ１［２：０］として補正コードＣ１［２：０］が出力される。また、デジタルコードＤ１の値が“１”かつ補正コードＣ１［３］の値が“０”（補正コード値が負）の場合には、コードＣＰ１［２：０］として補正コードＣ１［２：０］が出力され、コードＣＮ１［２：０］として“０００”が出力される。デジタルコードＤ１の値が“０”の場合には、コードＣＰ１［２：０］、ＣＮ１［２：０］ともに“０００”が出力される。

また、デジタルコードＤ２の値が“１”かつ補正コードＣ２［３］の値が“１”（補正コード値が正）の場合には、コードＣＰ２［２：０］として“０００”が出力され、コードＣＮ２［２：０］として補正コードＣ２［２：０］が出力される。また、デジタルコードＤ２の値が“１”かつ補正コードＣ２［３］の値が“０”（補正コード値が負）の場合には、コードＣＰ２［２：０］として補正コードＣ２［２：０］が出力され、コードＣＮ２［２：０］として“０００”が出力される。デジタルコードＤ２の値が“０”の場合には、コードＣＰ２［２：０］、ＣＮ２［２：０］ともに“０００”が出力される。

また、デジタルコードＤ３の値が“１”かつ補正コードＣ３［３］の値が“１”（補正コード値が正）の場合には、コードＣＰ３［２：０］として“０００”が出力され、コードＣＮ３［２：０］として補正コードＣ３［２：０］が出力される。また、デジタルコードＤ３の値が“１”かつ補正コードＣ３［３］の値が“０”（補正コード値が負）の場合には、コードＣＰ３［２：０］として補正コードＣ３［２：０］が出力され、コードＣＮ３［２：０］として“０００”が出力される。デジタルコードＤ３の値が“０”の場合には、コードＣＰ３［２：０］、ＣＮ３［２：０］ともに“０００”が出力される。

減算器５６は、初期値となる“１１１１”及びＡＮＤ回路５４−１〜５４−３から出力されたコードＣＰ１［２：０］〜ＣＰ３［２：０］が入力され、“１１１１”からコードＣＰ１［２：０］〜ＣＰ３［２：０］の値を減算する。減算器５６は、演算結果をコードＰ［３：０］として出力する。また、減算器５７は、初期値となる“１１１１”及びＡＮＤ回路５５−１〜５５−３から出力されたコードＣＮ１［２：０］〜ＣＮ３［２：０］が入力され、“１１１１”からコードＣＮ１［２：０］〜ＣＮ３［２：０］の値を減算する。減算器５７は、演算結果をコードＮ［３：０］として出力する。

ＯＲ回路（論理和演算回路）５８は、減算器５６から出力されたコードＰ［３：０］、及び入力端Ｓ／Ｈに入力されるサンプル制御信号が入力され、コードＰ［３：０］とサンプル制御信号の論理和演算を行って演算結果を出力する。すなわち、ＯＲ回路５８は、サンプル制御信号がハイレベルであるアナログ入力のサンプリング時には演算結果として“１１１１”を出力し、サンプリング時以外は演算結果としてコードＰ［３：０］を出力する。ＯＲ回路５８から出力される演算結果は、補正コードとして出力端ＣＤ［３：０］より出力される。

ＯＲ回路５９は、減算器５７から出力されたコードＮ［３：０］、及び入力端Ｓ／Ｈに入力されるサンプル制御信号が入力され、コードＮ［３：０］とサンプル制御信号の論理和演算を行って演算結果を出力する。すなわち、ＯＲ回路５９は、サンプル制御信号がハイレベルであるアナログ入力のサンプリング時には演算結果として“１１１１”を出力し、サンプリング時以外は演算結果としてコードＮ［３：０］を出力する。ＯＲ回路５９から出力される演算結果は、補正コードとして出力端ＸＣＤ［３：０］より出力される。

以上のように、第２の実施形態における補正制御回路は、アナログ入力のサンプリング時には、出力端ＣＤ３〜ＣＤ０、ＸＣＤ３〜ＸＣＤ０のそれぞれを介して補正コード“１１１１”を出力する。また、補正制御回路は、サンプリング終了後の比較動作時には、デジタルコードＤ３〜Ｄ１において値が“１”であるビットの補正コードに基づいて、出力端ＣＤ３〜ＣＤ０及びＸＣＤ３〜ＸＣＤ０からそれぞれ出力する補正コードを算出する。補正制御回路は、デジタルコードＤ３〜Ｄ１で値が“１”のビットの補正コードのうち、補正コードの第３ビットが“０”、すなわち負の値である補正コードの絶対値を“１１１１”から減算し、演算結果を出力端ＣＤ３〜ＣＤ０から出力する補正コードとする。補正制御回路は、デジタルコードＤ３〜Ｄ１で値が“１”のビットの補正コードのうち、補正コードの第３ビットが“１”、すなわち正の値である補正コードの絶対値を“１１１１”から減算し、演算結果を出力端ＸＣＤ３〜ＸＣＤ０から出力する補正コードとする。

つまり、比較動作時において、第２の実施形態における補正制御回路は、デジタルコードＤ３〜Ｄ１で値が“１”のビットの補正コードが正の値である場合には、その補正コードの絶対値を負側の補正ＤＡ変換器１２Ｎに対して供給する補正コードから減算する。一方、デジタルコードＤ３〜Ｄ１で値が“１”のビットの補正コードが負の値である場合には、その補正コードの絶対値を正側の補正ＤＡ変換器１２Ｐに対して供給する補正コードから減算する。

次に、第２の実施形態による逐次比較型ＡＤ変換器の動作について説明する。
図５は、第２の実施形態による逐次比較型ＡＤ変換器の動作例を示すタイミングチャートである。図５には、正側のアナログ入力ＶｉｎＰの電位が高い側の基準電位ＶＲＨより高く、負側のアナログ入力ＶｉｎＮの電位が低い側の基準電位ＶＲＬより低い場合を一例として示している。また、図５に示す例では、補正コードＣ３は“１１００”（＋４）、補正コードＣ２は“０１１１”（−７）、補正コードＣ１は“１０１０”（＋２）であるとする。なお、補正コードＣ３〜Ｃ１は、例えば、入力付きＤＡ変換器１１Ｐ、１１Ｎの出力誤差を予め測定し、測定された誤差から補正ＤＡ変換器１２Ｐ、１２Ｎに入力すべき補正コードを算出することで、予め用意されている。

図５において、ＳＨＣはサンプル制御信号であり、ＤＡＣ出力（Ｐ）及びＤＡＣ出力（Ｎ）はコンパレータ１３に入力される正側のＤＡ変換出力及び負側のＤＡ変換出力であり、ＣＰＯＵＴはコンパレータ１３の出力である。また、Ｄ３〜Ｄ０はＳＡＲ回路１４から出力されるデジタルコードであり、ＣＤ［３：０］及びＸＣＤ［３：０］は補正制御回路から正側の補正ＤＡ変換器及び負側の補正ＤＡ変換器にそれぞれ供給される補正コードである。

第２の実施形態による逐次比較型ＡＤ変換器でのＡＤ変換に係る基本的な動作は、第１の実施形態による逐次比較型ＡＤ変換器での動作と同様である。第２の実施形態による逐次比較型ＡＤ変換器の動作においては、入力付きＤＡ変換器１１Ｐ、１１Ｎの出力を補正ＤＡ変換器１２Ｐ、１２Ｎの出力により補正する補正動作が、第１の実施形態による逐次比較型ＡＤ変換器の動作と異なる。

図５に示すように、入力されるアナログ入力ＶｉｎＰ、ＶｉｎＮのサンプリング期間ＴＳＭにおいて、初期設定値として“１１１１”の補正コードＣＤ［３：０］、ＸＣＤ［３：０］が補正ＤＡ変換器１２Ｐ、１２Ｎに供給される。すなわち、サンプリング期間ＴＳＭにおいて、補正ＤＡ変換器１２Ｐ、１２Ｎには、補正コードＣＤ［３：０］、ＸＣＤ［３：０］により設定可能な最大値が初期設定値として供給される。

第３ビットに係る比較動作期間ＴＣ３において、ＳＡＲ回路１４から出力されるデジタルコードＤ３〜Ｄ０は“１０００”であり、値が“１”である第３ビットの補正コードＣ３は“１１００”（＋４）で示される正の値である。このとき、補正制御回路は、正の値である第３ビットの補正コードＣ３の絶対値「４」を初期設定値“１１１１”（１５）から減算し、その演算結果である“１０１１”（１１）を補正コードＸＣＤ［３：０］として負側の補正ＤＡ変換器１２Ｎに供給する。

また、第２ビットに係る比較動作期間ＴＣ２において、デジタルコードＤ３〜Ｄ０で値が“１”である第３ビットの補正コードＣ３は“１１００”（＋４）で示される正の値であり、第２ビットの補正コードＣ２は“０１１１”（−７）で示される負の値である。このとき、補正制御回路は、負の値である第２ビットの補正コードＣ２の絶対値「７」を初期設定値“１１１１”（１５）から減算し、その演算結果である“１０００”（８）を補正コードＣＤ［３：０］として正側の補正ＤＡ変換器１２Ｐに供給する。また、補正制御回路は、正の値である第３ビットの補正コードＣ３の絶対値「４」を初期設定値“１１１１”（１５）から減算し、その演算結果である“１０１１”（１１）を補正コードＸＣＤ［３：０］として負側の補正ＤＡ変換器１２Ｎに供給する。

第１ビットに係る比較動作期間ＴＣ１においても同様であり、補正制御回路は、負の値である第２ビットの補正コードＣ２の絶対値「７」を初期設定値“１１１１”（１５）から減算する。そして、その演算結果である“１０００”（８）を補正コードＣＤ［３：０］として正側の補正ＤＡ変換器１２Ｐに供給する。また、補正制御回路は、正の値である第３ビットの補正コードＣ３の絶対値「４」及び第１ビットの補正コードＣ１の絶対値「２」を初期設定値“１１１１”（１５）から減算する。そして、その演算結果である“１００１”（９）を補正コードＸＣＤ［３：０］として負側の補正ＤＡ変換器１２Ｎに供給する。第０ビットに係る比較動作期間ＴＣ０においては、比較動作期間ＴＣ１と同様に補正コードＣＤ［３：０］、ＸＣＤ［３：０］が供給される。

第２の実施形態によれば、デジタルコードＤ３〜Ｄ０において値が“１”であるビットの補正コードが正の値である場合には、その補正コードの絶対値を負側の補正ＤＡ変換器１２Ｎに供給する補正コードＸＣＤ［３：０］に対して減算する。また、デジタルコードＤ３〜Ｄ０において値が“１”であるビットの補正コードが負の値である場合には、その補正コードの絶対値を正側の補正ＤＡ変換器１２Ｐに供給する補正コードＣＤ［３：０］に対して減算する。このように、デジタルコードＤ３〜Ｄ０における補正コードが正の値であるか負の値であるかに応じて、その補正コードの絶対値を補正コードＣＤ［３：０］又はＸＣＤ［３：０］に対して減算するので補正コードを有効に利用し、従来よりも幅広い補正範囲での補正が可能になる。

また、デジタルコードＤ３〜Ｄ０における補正コードの絶対値を補正コードＣＤ［３：０］又はＸＣＤ［３：０］に対して減算するので、符号なし演算で補正コードＣＤ［３：０］又はＸＣＤ［３：０］の算出を実現することができる。したがって、補正コードＣＤ［３：０］、ＸＣＤ［３：０］において符号フラグとして使用するビットが必要なくなり、用意できる補正コードの全範囲での補正が可能になり、従来よりも２倍の補正範囲を持つことができる。

（第３の実施形態）
次に、本発明の第３の実施形態について説明する。
図６は、第３の実施形態による逐次比較型ＡＤ変換器の構成例を示す図である。図６において、図１及び図１４に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。図６に示す第３の実施形態による逐次比較型ＡＤ変換器は、補正制御回路１５Ａに変えて補正制御回路１５Ｂを有するとともに、バイアス電位ＲＳＴ＿ＶＰ及びＲＳＴ＿ＶＭを補正制御回路１５Ｂにより設定する点が、図１に示した第１の実施形態とは異なる。

補正制御回路１５Ｂは、サンプル制御信号ＳＨＣが入力端Ｓ／Ｈに入力され、デジタルコードＤ３〜Ｄ１が入力端Ｄ３〜Ｄ１に入力される。また、補正制御回路１５Ｂは、補正コードＣ３〜Ｃ１が入力端Ｃ３〜Ｃ１に入力される。補正制御回路１５Ｂは、入力されるサンプル制御信号ＳＨＣ、デジタルコードＤ３〜Ｄ１、及び補正コードＣ３〜Ｃ１に基づいて、補正コードＣＤ３〜ＣＤ０及び補正コードＸＣＤ３〜ＸＣＤ０を生成する。補正制御回路１５Ｂは、生成した補正コードＣＤ３〜ＣＤ０を出力端ＣＤ３〜ＣＤ０より出力し、生成した補正コードＸＣＤ３〜ＸＣＤ０を出力端ＸＣＤ３〜ＸＣＤ０より出力する。

また、補正制御回路１５Ｂは、補正コードＣ３〜Ｃ１に基づいてバイアス電位ＲＳＴ＿ＶＰ及びＲＳＴ＿ＶＭを決定し、出力端ＲＳＴＶＰ及びＲＳＴＶＭより出力する。出力端ＲＳＴＶＰより出力されたバイアス電位ＲＳＴ＿ＶＰは、正側の補正ＤＡ変換器１２Ｐの入力端ＲＳＴＶに入力され、出力端ＲＳＴＶＭより出力されたバイアス電位ＲＳＴ＿ＶＭは、負側の補正ＤＡ変換器１２Ｎの入力端ＲＳＴＶに入力される。

図７は、第３の実施形態における補正制御回路１５Ｂの構成例を示す図である。
ＡＮＤ回路７１−１は、補正コードＣ１［３：０］が入力され、補正コードＣ１［２：０］と補正コードＣ１［３］を論理積演算して演算結果を出力する。同様に、ＡＮＤ回路７１−２は、補正コードＣ２［３：０］が入力され、補正コードＣ２［２：０］と補正コードＣ２［３］を論理積演算して演算結果を出力する。また、ＡＮＤ回路７１−３は、補正コードＣ３［３：０］が入力され、補正コードＣ３［２：０］と補正コードＣ３［３］を論理積演算して演算結果を出力する。

ＡＮＤ回路７２−１は、補正コードＣ１［２：０］が入力されるとともに補正コードＣ１［３］がインバータ７３−１を介して入力され、補正コードＣ１［２：０］と反転した補正コードＣ１［３］を論理積演算して演算結果を出力する。同様に、ＡＮＤ回路７２−２は、補正コードＣ２［２：０］が入力されるとともに補正コードＣ２［３］がインバータ７３−２を介して入力され、補正コードＣ２［２：０］と反転した補正コードＣ２［３］を論理積演算して演算結果を出力する。また、ＡＮＤ回路７２−３は、補正コードＣ３［２：０］が入力されるとともに補正コードＣ３［３］がインバータ７３−３を介して入力され、補正コードＣ３［２：０］と反転した補正コードＣ３［３］を論理積演算して演算結果を出力する。

ＡＮＤ回路７４−１〜７４−３は、デジタルコードＤ１〜Ｄ３及びＡＮＤ回路７１−１〜７１−３の出力が入力され、その演算結果をコードＣＰ１［２：０］〜ＣＰ３［２：０］として出力する。また、ＡＮＤ回路７５−１〜７５−３は、デジタルコードＤ１〜Ｄ３及びＡＮＤ回路７２−１〜７２−３の出力が入力され、その演算結果をコードＣＮ１［２：０］〜ＣＮ３［２：０］として出力する。

すなわち、デジタルコードＤ１の値が“１”かつ補正コードＣ１［３］の値が“１”（補正コード値が正）の場合には、コードＣＰ１［２：０］として補正コードＣ１［２：０］が出力され、コードＣＮ１［２：０］として“０００”が出力される。また、デジタルコードＤ１の値が“１”かつ補正コードＣ１［３］の値が“０”（補正コード値が負）の場合には、コードＣＰ１［２：０］として“０００”が出力され、コードＣＮ１［２：０］として補正コードＣ１［２：０］が出力される。デジタルコードＤ１の値が“０”の場合には、コードＣＰ１［２：０］、ＣＮ１［２：０］ともに“０００”が出力される。

また、デジタルコードＤ２の値が“１”かつ補正コードＣ２［３］の値が“１”（補正コード値が正）の場合には、コードＣＰ２［２：０］として補正コードＣ２［２：０］が出力され、コードＣＮ２［２：０］として“０００”が出力される。また、デジタルコードＤ２の値が“１”かつ補正コードＣ２［３］の値が“０”（補正コード値が負）の場合には、コードＣＰ２［２：０］として“０００”が出力され、コードＣＮ２［２：０］として補正コードＣ２［２：０］が出力される。デジタルコードＤ２の値が“０”の場合には、コードＣＰ２［２：０］、ＣＮ２［２：０］ともに“０００”が出力される。

また、デジタルコードＤ３の値が“１”かつ補正コードＣ３［３］の値が“１”（補正コード値が正）の場合には、コードＣＰ３［２：０］として補正コードＣ３［２：０］が出力され、コードＣＮ３［２：０］として“０００”が出力される。また、デジタルコードＤ３の値が“１”かつ補正コードＣ３［３］の値が“０”（補正コード値が負）の場合には、コードＣＰ３［２：０］として“０００”が出力され、コードＣＮ３［２：０］として補正コードＣ３［２：０］が出力される。デジタルコードＤ３の値が“０”の場合には、コードＣＰ３［２：０］、ＣＮ３［２：０］ともに“０００”が出力される。

加算器７６は、ＡＮＤ回路７４−１〜７４−３から出力されたコードＣＰ１［２：０］〜ＣＰ３［２：０］が入力され、それらを加算する。オーバーフロー処理器７７は、加算器７７による加算結果が入力され、入力される加算結果に応じてコードＰ［３：０］及びＰＦ［３：０］を出力する。加算器７８は、ＡＮＤ回路７５−１〜７５−３から出力されたコードＣＮ１［２：０］〜ＣＮ３［２：０］が入力され、それらを加算する。オーバーフロー処理器７９は、加算器７８による加算結果が入力され、入力される加算結果に応じてコードＮ［３：０］及びＮＦ［３：０］を出力する。

ここで、加算器７７、７８から出力される加算結果において、ＭＳＢの値が“１”のとき、オーバーフロー状態であるとする。
オーバーフロー処理器７７は、入力された加算結果がオーバーフロー状態でない場合には、入力された加算結果（ＭＳＢを除く）をコードＰ［３：０］として出力し、“１１１１”をコードＰＦ［３：０］として出力する。一方、オーバーフロー処理器７７は、入力された加算結果がオーバーフロー状態の場合には、“１１１１”をコードＰ［３：０］として出力し、入力された加算結果に“１”を加えた後に“１１１１１”から減じた値をコードＮＦ［３：０］として出力する。

同様に、オーバーフロー処理器７９は、入力された加算結果がオーバーフロー状態でない場合には、入力された加算結果（ＭＳＢを除く）をコードＮ［３：０］として出力し、“１１１１”をコードＮＦ［３：０］として出力する。一方、オーバーフロー処理器７９は、入力された加算結果がオーバーフロー状態の場合には、“１１１１”をコードＮ［３：０］として出力し、入力された加算結果に“１”を加えた後に“１１１１１”から減じた値をコードＮＦ［３：０］として出力する。

図８は、オーバーフロー処理器の構成例を示す図である。
図８（Ａ）、（Ｂ）に示すように、オーバーフロー処理器９１は、対応する加算器からの加算結果が入力ＩＮ［４：０］として入力され、入力された加算結果に応じてコードを生成し出力ＯＵＴ［３：０］、ＯＦ［３：０］として出力する。ＯＲ回路９２は、入力ＩＮ［３：０］の各ビットについて入力ＩＮ［４］との論理和演算を行い、演算結果を出力ＯＵＴ［３：０］として出力する。ＮＡＮＤ回路９３は、入力ＩＮ［３：０］に対する演算回路９４での処理結果の各ビットについて、入力ＩＮ［４］との論理積演算を行い、演算結果をビット毎に反転して出力ＯＦ［３：０］として出力する。演算回路９４は、例えば図８（Ｃ）に示すように半加算器９５−０〜９５−３を縦続接続して構成され、入力に対して“１”を加算し出力する。半加算器９５−ｘ（ｘ＝０、１、２、３）は、入力ＩＮ［ｘ］及び半加算器９５−（ｘ−１）の桁上げ（キャリー）出力が入力され、和（サム）を出力ＯＵＴ［ｘ］とする。なお、半加算器９５−０には、入力ＩＮ［０］及び“１”（ＶＤＤ）が入力される。

図８に示したオーバーフロー処理器９１は、入力ＩＮ［４］の値が“０”（オーバーフロー状態でない）の場合には、入力ＩＮ［３：０］をコードＯＵＴ［３：０］として出力し、“１１１１”をコードＯＦ［３：０］として出力する。一方、入力ＩＮ［４］の値が“１”（オーバーフロー状態である）の場合には、“１１１１”をコードＯＵＴ［３：０］として出力し、入力ＩＮ［３：０］に“１”加算した後に各ビットの値を反転させたものをコードＯＦ［３：０］として出力する。

図７に戻り、ＡＮＤ回路８０は、オーバーフロー処理器７７から出力されたコードＰ［３：０］が入力されるとともに、入力端Ｓ／Ｈに入力されるサンプル制御信号がインバータ８４を介して入力される。ＡＮＤ回路８０は、コードＰ［３：０］と反転したサンプル制御信号の論理積演算を行い、演算結果を出力する。ＯＲ回路８１は、オーバーフロー処理器７９から出力されたコードＮＦ［３：０］、及び入力端Ｓ／Ｈに入力されるサンプル制御信号が入力され、コードＮＦ［３：０］とサンプル制御信号の論理和演算を行って演算結果を出力する。

また、ＡＮＤ回路８２は、オーバーフロー処理器７９から出力されたコードＮ［３：０］が入力されるとともに、入力端Ｓ／Ｈに入力されるサンプル制御信号がインバータ８４を介して入力される。ＡＮＤ回路８２は、コードＮ［３：０］と反転したサンプル制御信号の論理積演算を行い、演算結果を出力する。ＯＲ回路８３は、オーバーフロー処理器７７から出力されたコードＰＦ［３：０］、及び入力端Ｓ／Ｈに入力されるサンプル制御信号が入力され、コードＰＦ［３：０］とサンプル制御信号の論理和演算を行って演算結果を出力する。

すなわち、ＡＮＤ回路８０、８２は、サンプル制御信号がハイレベルであるアナログ入力のサンプリング時には演算結果として“００００”を出力し、サンプリング時以外は演算結果としてコードＰ［３：０］、コードＮ［３：０］を出力する。同様に、ＯＲ回路８１、８３は、サンプル制御信号がハイレベルであるアナログ入力のサンプリング時には演算結果として“１１１１”を出力し、サンプリング時以外は演算結果としてコードＮＦ［３：０］、コードＰＦ［３：０］を出力する。

ＡＮＤ回路８０の出力はセレクタＡ８５の入力端Ａに入力され、ＯＲ回路８１の出力はセレクタＡ８５の入力端Ｂに入力される。また、ＡＮＤ回路８２の出力はセレクタＡ８６の入力端Ａに入力され、ＯＲ回路８３の出力はセレクタＡ８６の入力端Ｂに入力される。セレクタＡ８５の入力端ＳにはＯＲ回路８７の出力が選択信号として入力され、セレクタＡ８６の入力端ＳにはＮＡＮＤ回路８８の出力が選択信号として入力される。

ここで、ＯＲ回路８７、及びＮＡＮＤ回路８８には、各補正コードの第３ビットＣ３［３］、Ｃ２［３］、Ｃ１［３］、すなわち符号フラグが入力される。したがって、ＯＲ回路８７は、補正コードＣ３、Ｃ２、Ｃ１がすべて負の値である場合には“０”を出力し、それ以外の場合には“１”を出力する。また、ＮＡＮＤ回路８８は、補正コードＣ３、Ｃ２、Ｃ１がすべて正の値である場合には“０”を出力し、それ以外の場合には“１”を出力する。

セレクタＡ８５、８６は、図９に示すようにスイッチ９６Ａ、９６Ｂ、及びインバータ９７を有する。セレクタＡ８５、８６は、入力端Ｓに入力される選択信号が“１”の場合には入力端Ａへの入力を選択して出力端Ｏ３〜Ｏ０より出力し、選択信号が“０”の場合には入力端Ｂへの入力を選択して出力端Ｏ３〜Ｏ０より出力する。

したがって、補正コードＣ３〜Ｃ１がすべて正の値である場合には、セレクタＡ８５によりＡＮＤ回路８０の出力が選択され補正コードＣＤ３〜ＣＤ０として出力され、セレクタＡ８６によりＯＲ回路８３の出力が選択され補正コードＸＣＤ３〜ＸＣＤ０として出力される。また、補正コードＣ３〜Ｃ１がすべて負の値である場合には、セレクタＡ８５によりＯＲ回路８１の出力が選択され補正コードＣＤ３〜ＣＤ０として出力され、セレクタＡ８６によりＡＮＤ回路８２の出力が選択され補正コードＸＣＤ３〜ＸＣＤ０として出力される。また、それ以外（補正コードＣ３〜Ｃ１に正の値と負の値が混在）の場合には、セレクタＡ８５、８６によりＡＮＤ回路８０、８２の出力がそれぞれ選択され補正コードＣＤ３〜ＣＤ０、ＸＣＤ３〜ＸＣＤ０として出力される。

また、セレクタＢ８９、９０の入力端Ａには電位ＶＲＬが供給され、入力端Ｂには電位ＶＲＨが供給される。セレクタＢ８９の入力端ＳにはＯＲ回路８７の出力が選択信号として入力され、セレクタＢ９０の入力端ＳにはＮＡＮＤ回路８８の出力が選択信号として入力される。セレクタＢ８９、９０は、図１０に示すようにスイッチ９８Ａ、９８Ｂ、及びインバータ９９を有する。セレクタＢ８９、９０は、入力端Ｓに入力される選択信号が“１”の場合には入力端Ａへの入力を選択して出力端ＲＳＴＶＰ、ＲＳＴＶＭより出力し、選択信号が“０”の場合には入力端Ｂへの入力を選択して出力端ＲＳＴＶＰ、ＲＳＴＶＭより出力する。

すなわち、セレクタＢ８９は、補正コードＣ３〜Ｃ１がすべて負の値である場合には、電位ＶＲＨを出力端ＲＳＴＶＰより出力し、それ以外の場合には電位ＶＲＬを出力端ＲＳＴＶＰより出力する。また、セレクタＢ９０は、補正コードＣ３〜Ｃ１がすべて正の値である場合には、電位ＶＲＨを出力端ＲＳＴＶＭより出力し、それ以外の場合には電位ＶＲＬを出力端ＲＳＴＶＭより出力する。

第３の実施形態における補正制御回路１５Ｂの動作の概要は、以下のようになる。
（１）補正コードＣ３〜Ｃ１がすべて正の値である場合
バイアス電位ＲＳＴ＿ＶＰとして電位ＶＲＬを出力端ＲＳＴＶＰより出力し、バイアス電位ＲＳＴ＿ＶＭとして電位ＶＲＨを出力端ＲＳＴＶＭより出力する。
アナログ入力のサンプリング時（サンプル制御信号がハイレベルのとき）には、補正コードＣＤ３〜ＣＤ０として“００００”を出力し、補正コードＸＣＤ３〜ＸＣＤ０として“１１１１”を出力する。サンプリング時以外は、加算器７６での加算結果がオーバーフロー状態になるまでは、補正コードＣＤ３〜ＣＤ０として加算器７６での加算結果（ＭＳＢを除く）を出力し、補正コードＸＣＤ３〜ＸＣＤ０として“１１１１”を出力する。サンプリング時以外で、かつ加算器７６での加算結果がオーバーフロー状態になった後は、補正コードＣＤ３〜ＣＤ０として“１１１１”を出力し、補正コードＸＣＤ３〜ＸＣＤ０として、（加算器７６の加算結果＋１）を“１１１１１”から減じた値を出力する。

（２）補正コードＣ３〜Ｃ１がすべて負の値である場合
バイアス電位ＲＳＴ＿ＶＰとして電位ＶＲＨを出力端ＲＳＴＶＰより出力し、バイアス電位ＲＳＴ＿ＶＭとして電位ＶＲＬを出力端ＲＳＴＶＭより出力する。
アナログ入力のサンプリング時（サンプル制御信号がハイレベルのとき）には、補正コードＣＤ３〜ＣＤ０として“１１１１”を出力し、補正コードＸＣＤ３〜ＸＣＤ０として“００００”を出力する。サンプリング時以外は、加算器７８での加算結果がオーバーフロー状態になるまでは、補正コードＣＤ３〜ＣＤ０として“１１１１”を出力し、補正コードＸＣＤ３〜ＸＣＤ０として加算器７８での加算結果（ＭＳＢを除く）を出力する。サンプリング時以外で、かつ加算器７８での加算結果がオーバーフロー状態になった後は、補正コードＣＤ３〜ＣＤ０として、（加算器７８の加算結果＋１）を“１１１１１”から減じた値を出力し、補正コードＸＣＤ３〜ＸＣＤ０として“１１１１”を出力する。

（３）前記（１）、（２）以外（補正コードＣ３〜Ｃ１が正の値と負の値の混在の場合）
バイアス電位ＲＳＴ＿ＶＰ、ＲＳＴ＿ＶＭとして電位ＶＲＬを出力端ＲＳＴＶＰ、ＲＳＴＶＭよりそれぞれ出力する。
アナログ入力のサンプリング時（サンプル制御信号がハイレベルのとき）には、補正コードＣＤ３〜ＣＤ０、ＸＣＤ３〜ＸＣＤ０として“００００”を出力する。サンプリング時以外は、補正コードＣＤ３〜ＣＤ０として加算器７６での加算結果（ＭＳＢを除く）を出力し、補正コードＸＣＤ３〜ＸＣＤ０として加算器７８での加算結果（ＭＳＢを除く）を出力する。

次に、図１１〜図１３を参照して、第３の実施形態による逐次比較型ＡＤ変換器の動作について説明する。
図１１〜図１３は、第３の実施形態による逐次比較型ＡＤ変換器の動作例を示すタイミングチャートである。図１１〜図１３には、正側のアナログ入力ＶｉｎＰの電位が高い側の基準電位ＶＲＨより高く、負側のアナログ入力ＶｉｎＮの電位が低い側の基準電位ＶＲＬより低い場合を一例として示している。なお、第３の実施形態による逐次比較型ＡＤ変換器でのＡＤ変換に係る基本的な動作は、第１の実施形態による逐次比較型ＡＤ変換器での動作と同様である。第３の実施形態による逐次比較型ＡＤ変換器の動作においては、入力付きＤＡ変換器１１Ｐ、１１Ｎの出力を補正ＤＡ変換器１２Ｐ、１２Ｎの出力により補正する補正動作が、第１の実施形態による逐次比較型ＡＤ変換器の動作と一部異なる。

図１１〜図１３において、ＳＨＣはサンプル制御信号であり、ＤＡＣ出力（Ｐ）及びＤＡＣ出力（Ｎ）はコンパレータ１３に入力される正側のＤＡ変換出力及び負側のＤＡ変換出力であり、ＣＰＯＵＴはコンパレータ１３の出力である。また、Ｄ３〜Ｄ０はＳＡＲ回路１４から出力されるデジタルコードであり、ＣＤ［３：０］及びＸＣＤ［３：０］は補正制御回路１５Ｂから正側の補正ＤＡ変換器１２Ｐ及び負側の補正ＤＡ変換器１２Ｎにそれぞれ供給される補正コードである。なお、補正コードＣ３〜Ｃ１は、例えば、入力付きＤＡ変換器１１Ｐ、１１Ｎの出力誤差を予め測定し、測定された誤差から補正ＤＡ変換器１２Ｐ、１２Ｎに入力すべき補正コードを算出することで、予め用意されている。

図１１は、第３の実施形態による逐次比較型ＡＤ変換器の動作例を示すタイミングチャートであり、補正コードＣ３〜Ｃ１がすべて正の値である場合の例を示している。図１１に示す例では、補正コードＣ３は“１１１１”（＋７）、補正コードＣ２は“１１１０”（＋６）、補正コードＣ１は“１１０１”（＋５）であるとする。

図１１に示すように、アナログ入力ＶｉｎＰ、ＶｉｎＮのサンプリング期間ＴＳＭにおいて、初期設定値として“００００”が補正コードＣＤ［３：０］として供給され、“１１１１”が補正コードＸＣＤ［３：０］として供給される。すなわち、サンプリング期間ＴＳＭにおいて、正側の補正ＤＡ変換器１２Ｐには０が初期設定値として供給され、負側の補正ＤＡ変換器１２Ｎには補正コードＸＣＤ［３：０］により設定可能な最大値が初期設定値として供給される。

第３ビットに係る比較動作期間ＴＣ３において、ＳＡＲ回路１４から出力されるデジタルコードＤ３〜Ｄ０は“１０００”であり、値が“１”である第３ビットの補正コードＣ３は“１１１１”（＋７）である。このとき、補正制御回路１５Ｂは、補正コードＣ３の絶対値「７」の加算結果である“０１１１”（７）を補正コードＣＤ［３：０］として正側の補正ＤＡ変換器１２Ｐに供給する。

第２ビットに係る比較動作期間ＴＣ２において、デジタルコードＤ３〜Ｄ０で値が“１”である第３ビットの補正コードＣ３は“１１１１”（＋７）であり、第２ビットの補正コードＣ２は“１１１０”（＋６）である。このとき、補正制御回路１５Ｂは、補正コードＣ３の絶対値「７」と補正コードＣ２の絶対値「６」の加算結果である“１１０１”（１３）を補正コードＣＤ［３：０］として正側の補正ＤＡ変換器１２Ｐに供給する。

第１ビットに係る比較動作期間ＴＣ１において、デジタルコードＤ３〜Ｄ０で値が“１”である第３ビットの補正コードＣ３は“１１１１”（＋７）であり、第２ビットの補正コードＣ２は“１１１０”（＋６）であり、第１ビットの補正コードＣ１は“１１０１”（＋５）である。このとき、補正制御回路１５Ｂは、補正コードＣ３の絶対値「７」と補正コードＣ２の絶対値「６」と補正コードＣ１の絶対値「５」とを加算するが、加算結果は“１００１０”（１８）となりオーバーフロー状態になる。すなわち、加算値が補正コードＣＤ［３：０］により設定可能な最大値を越えてしまう。

したがって、比較動作期間ＴＣ１においては、補正制御回路１５Ｂは、“１１１１”（１５）を補正コードＣＤ［３：０］として正側の補正ＤＡ変換器１２Ｐに供給する。また、補正制御回路１５Ｂは、加算結果に“１”を加えた“１００１１”を“１１１１１”から減算する。言い換えれば、加算結果と補正コードＣＤ［３：０］の最大値との差分の絶対値を補正コードＸＣＤ［３：０］の初期値“１１１１”から減算する。そして、補正制御回路１５Ｂは、その演算結果である“１１００”（１２）を補正コードＸＣＤ［３：０］として負側の補正ＤＡ変換器１２Ｎに供給する。第０ビットに係る比較動作期間ＴＣ０においては、比較動作期間ＴＣ１と同様に補正コードＣＤ［３：０］、ＸＣＤ［３：０］が供給される。

図１２は、第３の実施形態による逐次比較型ＡＤ変換器の動作例を示すタイミングチャートであり、補正コードＣ３〜Ｃ１がすべて負の値である場合の例を示している。図１２に示す例では、補正コードＣ３は“０１１１”（−７）、補正コードＣ２は“０１１０”（−６）、補正コードＣ１は“０１０１”（−５）であるとする。

図１２に示すように、アナログ入力ＶｉｎＰ、ＶｉｎＮのサンプリング期間ＴＳＭにおいて、初期設定値として“１１１１”が補正コードＣＤ［３：０］として供給され、“００００”が補正コードＸＣＤ［３：０］として供給される。すなわち、サンプリング期間ＴＳＭにおいて、正側の補正ＤＡ変換器１２Ｐには補正コードＣＤ［３：０］により設定可能な最大値が初期設定値として供給され、負側の補正ＤＡ変換器１２Ｎには０が初期設定値として供給される。

第３ビットに係る比較動作期間ＴＣ３において、ＳＡＲ回路１４から出力されるデジタルコードＤ３〜Ｄ０は“１０００”であり、値が“１”である第３ビットの補正コードＣ３は“０１１１”（−７）である。このとき、補正制御回路１５Ｂは、補正コードＣ３の絶対値「７」の加算結果である“０１１１”（７）を補正コードＸＣＤ［３：０］として負側の補正ＤＡ変換器１２Ｎに供給する。

第２ビットに係る比較動作期間ＴＣ２において、デジタルコードＤ３〜Ｄ０で値が“１”である第３ビットの補正コードＣ３は“０１１１”（−７）であり、第２ビットの補正コードＣ２は“０１１０”（−６）である。このとき、補正制御回路１５Ｂは、補正コードＣ３の絶対値「７」と補正コードＣ２の絶対値「６」の加算結果である“１１０１”（１３）を補正コードＸＣＤ［３：０］として負側の補正ＤＡ変換器１２Ｎに供給する。

第１ビットに係る比較動作期間ＴＣ１において、デジタルコードＤ３〜Ｄ０で値が“１”である第３ビットの補正コードＣ３は“０１１１”（−７）であり、第２ビットの補正コードＣ２は“０１１０”（−６）であり、第１ビットの補正コードＣ１は“０１０１”（−５）である。このとき、補正制御回路１５Ｂは、補正コードＣ３の絶対値「７」と補正コードＣ２の絶対値「６」と補正コードＣ１の絶対値「５」とを加算するが、加算結果は“１００１０”（１８）となりオーバーフロー状態になる。すなわち、加算値が補正コードＸＣＤ［３：０］により設定可能な最大値を越えてしまう。

したがって、比較動作期間ＴＣ１においては、補正制御回路１５Ｂは、“１１１１”（１５）を補正コードＸＣＤ［３：０］として負側の補正ＤＡ変換器１２Ｎに供給する。また、補正制御回路１５Ｂは、加算結果に“１”を加えた“１００１１”を“１１１１１”から減算する。言い換えれば、加算結果と補正コードＸＣＤ［３：０］の最大値との差分の絶対値を補正コードＣＤ［３：０］の初期値“１１１１”から減算する。そして、補正制御回路１５Ｂは、その演算結果である“１１００”（１２）を補正コードＣＤ［３：０］として正側の補正ＤＡ変換器１２Ｐに供給する。第０ビットに係る比較動作期間ＴＣ０においては、比較動作期間ＴＣ１と同様に補正コードＣＤ［３：０］、ＸＣＤ［３：０］が供給される。

図１３は、第３の実施形態による逐次比較型ＡＤ変換器の動作例を示すタイミングチャートであり、補正コードＣ３〜Ｃ１として正の値と負の値とが混在する場合の例を示している。図１３に示す例では、補正コードＣ３は“０１１１”（−７）、補正コードＣ２は“１１１０”（＋６）、補正コードＣ１は“０１０１”（−５）であるとする。

図１３に示すように、アナログ入力ＶｉｎＰ、ＶｉｎＮのサンプリング期間ＴＳＭにおいて、初期設定値として“００００”が補正コードＣＤ［３：０］、ＸＣＤ［３：０］として供給される。

第３ビットに係る比較動作期間ＴＣ３において、ＳＡＲ回路１４から出力されるデジタルコードＤ３〜Ｄ０は“１０００”であり、値が“１”である第３ビットの補正コードＣ３は“０１１１”（−７）で示される負の値である。このとき、補正制御回路１５Ｂは、補正コードＣ３の絶対値「７」の加算結果である“０１１１”（７）を補正コードＸＣＤ［３：０］として負側の補正ＤＡ変換器１２Ｎに供給する。

第２ビットに係る比較動作期間ＴＣ２において、デジタルコードＤ３〜Ｄ０で値が“１”である第３ビットの補正コードＣ３は“０１１１”（−７）で示される負の値であり、第２ビットの補正コードＣ２は“１１１０”（＋６）で示される正の値である。このとき、補正制御回路１５Ｂは、補正コードＣ２の絶対値「６」の加算結果である“０１１０”（６）を補正コードＣＤ［３：０］として正側の補正ＤＡ変換器１２Ｐに供給する。また、補正制御回路１５Ｂは、補正コードＣ３の絶対値「７」の加算結果である“０１１１”（７）を補正コードＸＣＤ［３：０］として負側の補正ＤＡ変換器１２Ｎに供給する。

第１ビットに係る比較動作期間ＴＣ１において、デジタルコードＤ３〜Ｄ０で値が“１”である第３ビットの補正コードＣ３は“０１１１”（−７）で示される負の値であり、第２ビットの補正コードＣ２は“１１１０”（＋６）で示される正の値である。また、第１ビットの補正コードＣ１は“０１０１”（−５）で示される負の値である。このとき、補正制御回路１５Ｂは、補正コードＣ２の絶対値「６」の加算結果である“０１１０”（６）を補正コードＣＤ［３：０］として正側の補正ＤＡ変換器１２Ｐに供給する。また、補正制御回路１５Ｂは、補正コードＣ３の絶対値「７」と補正コードＣ１の絶対値「５」の加算結果である“１１００”（１２）を補正コードＸＣＤ［３：０］として負側の補正ＤＡ変換器１２Ｎに供給する。第０ビットに係る比較動作期間ＴＣ０においては、比較動作期間ＴＣ１と同様に補正コードＣＤ［３：０］、ＸＣＤ［３：０］が供給される。

第３の実施形態によれば、デジタルコードにおける補正コードに正の値と負の値とが混在するとき、デジタルコードＤ３〜Ｄ０において値が“１”であるビットの補正コードが正の値である場合には、その絶対値を補正コードＣＤ［３：０］に対して加算する。また、デジタルコードＤ３〜Ｄ０において値が“１”であるビットの補正コードが負の値である場合には、その絶対値を補正コードＸＣＤ［３：０］に対して加算する。このように、デジタルコードＤ３〜Ｄ０における補正コードが正の値であるか負の値であるかに応じて、その補正コードの絶対値を補正コードＣＤ［３：０］又はＸＣＤ［３：０］の一方に加算するので補正コードを有効に利用し、従来よりも幅広い補正範囲での補正が可能になる。また、デジタルコードＤ３〜Ｄ０における補正コードの絶対値を補正コードＣＤ［３：０］又はＸＣＤ［３：０］に対して加算するので、符号なし演算で実現することができる。したがって、補正コードＣＤ［３：０］、ＸＣＤ［３：０］において符号フラグとして使用するビットが必要なくなり、用意できる補正コードの全範囲での補正が可能になり、従来よりも２倍の補正範囲を持つことができる。

また、デジタルコードにおける補正コードがすべて正の値である場合には、デジタルコードＤ３〜Ｄ０において値が“１”であるビットの補正コードの絶対値を補正コードＣＤ［３：０］に対して加算する。そして、デジタルコードＤ３〜Ｄ０において値が“１”であるビットの補正コードの絶対値の総和が補正コードＣＤ［３：０］の最大値を越えるときには、補正コードＣＤ［３：０］を最大値にし、その最大値と総和との差分の絶対値を補正コードＸＣＤ［３：０］に対して減算する。また、デジタルコードにおける補正コードがすべて負の値である場合には、デジタルコードＤ３〜Ｄ０において値が“１”であるビットの補正コードの絶対値を補正コードＸＣＤ［３：０］に対して加算する。そして、デジタルコードＤ３〜Ｄ０において値が“１”であるビットの補正コードの絶対値の総和が補正コードＸＣＤ［３：０］の最大値を越えるときには、補正コードＸＣＤ［３：０］を最大値にし、その最大値と総和との差分の絶対値を補正コードＣＤ［３：０］に対して減算する。したがって、デジタルコードにおける補正コードがすべて正の値もしくはすべて負の値である場合には、従来と比較して４倍の補正範囲を持つことができる。

なお、前述した第３の実施形態は一例であり、これに限定されるものではない。
例えば、補正コードＣ３〜Ｃ１がすべての正の値である場合には、まず負側の補正ＤＡ変換器１２Ｎに供給する補正コードＸＣＤ［３：０］を減算するようにしても良い。そして、補正コードＸＣＤ［３：０］が“００００”となったら、すなわち補正コードＸＣＤ［３：０］に対する減算値が最大値を越えたら、減算値と最大値との差分を正側の補正ＤＡ変換器１２Ｐに供給する補正コードＣＤ［３：０］に加算するようにしても良い。
また、例えば補正コードＣ３〜Ｃ１がすべての負の値である場合には、まず正側の補正ＤＡ変換器１２Ｐに供給する補正コードＣＤ［３：０］を減算するようにしても良い。そして、補正コードＣＤ［３：０］が“００００”となったら、すなわち補正コードＣＤ［３：０］に対する減算値が最大値を越えたら、減算値と最大値との差分を負側の補正ＤＡ変換器１２Ｎに供給する補正コードＸＣＤ［３：０］に加算するようにしても良い。
また、例えば補正コードＣ３〜Ｃ１に正の値と負の値とが混在する場合、補正コードＣＤ［３：０］、ＸＣＤ［３：０］の初期値を“１１１１”とする。そして、補正コードＣ３〜Ｃ１が正の値の場合には補正コードＸＣＤ［３：０］を減算し、補正コードＣ３〜Ｃ１が負の値の場合には補正コードＣＤ［３：０］を減算するようにしても良い。

また、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。

（付記１）
差動入力における第１のアナログ入力電圧に応じた電荷を蓄える複数の容量を含み、前記複数の容量の接続をデジタル信号に応じて切り換え、前記第１のアナログ入力電圧及び前記デジタル信号に応じた電圧を出力する第１のＤＡ変換器と、
前記差動入力における第２のアナログ入力電圧に応じた電荷を蓄える複数の容量を含み、前記複数の容量の接続を前記デジタル信号に応じて切り換え、前記第２のアナログ入力電圧及び前記デジタル信号に応じた電圧を出力する第２のＤＡ変換器と、
第１の補正コードに応じた電圧を出力する第１の補正ＤＡ変換器と、
第２の補正コードに応じた電圧を出力する第２の補正ＤＡ変換器と、
前記第１のＤＡ変換器の出力及び前記第１の補正ＤＡ変換器の出力の和と、前記第２のＤＡ変換器の出力及び前記第２の補正ＤＡ変換器の出力の和とを比較する比較回路と、
前記比較回路による比較結果に応じて新たな前記デジタル信号を生成し、前記第１のＤＡ変換器及び前記第２のＤＡ変換器に供給する制御回路と、
前記第１のＤＡ変換器及び前記第２のＤＡ変換器に供給される前記デジタル信号に基づいて前記第１の補正コード及び前記第２の補正コードを生成する補正制御回路とを備え、
前記補正制御回路は、前記第１のＤＡ変換器において、前記デジタル信号に応じて前記容量が選択的に接続される２つの基準電位のうち高い側の基準電位に接続される容量に対応するビットの補正値が正の値である場合には、当該補正値の絶対値を前記第１の補正コードに対して加算もしくは前記第２の補正コードに対して減算し、前記ビットの補正値が負の値である場合には、当該補正値の絶対値を前記第２の補正コードに対して加算もしくは前記第１の補正コードに対して減算することを特徴とするＡＤ変換器。
（付記２）
前記第１の補正コード及び前記第２の補正コードの初期値をそれぞれの前記補正コードにより設定可能な最小値とし、
前記補正制御回路は、前記第１のＤＡ変換器において、前記デジタル信号に応じて前記高い側の基準電位に接続される容量に対応するビットの補正値が正の値である場合には、当該補正値の絶対値を前記第１の補正コードに対して加算し、前記ビットの補正値が負の値である場合には、当該補正値の絶対値を前記第２の補正コードに対して加算することを特徴とする付記１記載のＡＤ変換器。
（付記３）
前記第１の補正コード及び前記第２の補正コードの初期値をそれぞれの前記補正コードにより設定可能な最大値とし、
前記補正制御回路は、前記第１のＤＡ変換器において、前記デジタル信号に応じて前記高い側の基準電位に接続される容量に対応するビットの補正値が正の値である場合には、当該補正値の絶対値を前記第２の補正コードに対して減算し、前記ビットの補正値が負の値である場合には、当該補正値の絶対値を前記第１の補正コードに対して減算することを特徴とする付記１記載のＡＤ変換器。
（付記４）
前記デジタル信号における各々のビットの補正値がすべて正の値のときには、
前記第１の補正コードの初期値を０とするとともに、前記第２の補正コードの初期値を当該補正コードにより設定可能な最大値とし、
前記補正制御回路は、前記第１のＤＡ変換器において、前記デジタル信号に応じて前記高い側の基準電位に接続される容量に対応するビットの補正値の絶対値を前記第１の補正コードに対して加算し、前記第１の補正コードに対して加算する値が前記第１の補正コードの最大値を越える場合には、前記第１の補正コードを当該最大値にするとともに、前記加算する値と前記最大値との差分の絶対値を前記第２の補正コードに対して減算することを特徴とする付記１〜３の何れか１項に記載のＡＤ変換器。
（付記５）
前記デジタル信号における各々のビットの補正値がすべて正の値のときには、
前記第１の補正コードの初期値を０とするとともに、前記第２の補正コードの初期値を当該補正コードにより設定可能な最大値とし、
前記補正制御回路は、前記第１のＤＡ変換器において、前記デジタル信号に応じて前記高い側の基準電位に接続される容量に対応するビットの補正値の絶対値を前記第２の補正コードに対して減算し、前記第２の補正コードに対して減算する値が前記第２の補正コードの最大値を越える場合には、前記第２の補正コードを０にするとともに、前記減算する値と前記最大値との差分の絶対値を前記第１の補正コードに対して加算することを特徴とする付記１〜３の何れか１項に記載のＡＤ変換器。
（付記６）
前記デジタル信号における各々のビットの補正値がすべて負の値のときには、
前記第１の補正コードの初期値を当該補正コードにより設定可能な最大値とするとともに、前記第２の補正コードの初期値を０とし、
前記補正制御回路は、前記第１のＤＡ変換器において、前記デジタル信号に応じて前記高い側の基準電位に接続される容量に対応するビットの補正値の絶対値を前記第２の補正コードに対して加算し、前記第２の補正コードに対して加算する値が前記第２の補正コードの最大値を越える場合には、前記第２の補正コードを当該最大値にするとともに、前記加算する値と前記最大値との差分の絶対値を前記第１の補正コードに対して減算することを特徴とする付記１〜５の何れか１項に記載のＡＤ変換器。
（付記７）
前記デジタル信号における各々のビットの補正値がすべて負の値のときには、
前記第１の補正コードの初期値を当該補正コードにより設定可能な最大値とするとともに、前記第２の補正コードの初期値を０とし、
前記補正制御回路は、前記第１のＤＡ変換器において、前記デジタル信号に応じて前記高い側の基準電位に接続される容量に対応するビットの補正値の絶対値を前記第１の補正コードに対して減算し、前記第１の補正コードに対して減算する値が前記第１の補正コードの最大値を越える場合には、前記第１の補正コードを０にするとともに、前記減算する値と前記最大値との差分の絶対値を前記第２の補正コードに対して加算することを特徴とする付記１〜５の何れか１項に記載のＡＤ変換器。
（付記８）
差動入力における第１のアナログ入力電圧に応じた電荷を蓄える複数の容量を含み、前記複数の容量の接続をデジタル信号に応じて切り換え、前記第１のアナログ入力電圧及び前記デジタル信号に応じた電圧を出力する第１のＤＡ変換器と、
前記差動入力における第２のアナログ入力電圧に応じた電荷を蓄える複数の容量を含み、前記複数の容量の接続を前記デジタル信号に応じて切り換え、前記第２のアナログ入力電圧及び前記デジタル信号に応じた電圧を出力する第２のＤＡ変換器と、
第１の補正コードに応じた電圧を出力する第１の補正ＤＡ変換器と、
第２の補正コードに応じた電圧を出力する第２の補正ＤＡ変換器と、
前記第１のＤＡ変換器の出力及び前記第１の補正ＤＡ変換器の出力の和と、前記第２のＤＡ変換器の出力及び前記第２の補正ＤＡ変換器の出力の和とを比較する比較回路と、
前記比較回路による比較結果に応じて新たな前記デジタル信号を生成し、前記第１のＤＡ変換器及び前記第２のＤＡ変換器に供給する制御回路と、
前記第１のＤＡ変換器及び前記第２のＤＡ変換器に供給される前記デジタル信号に基づいて前記第１の補正コード及び前記第２の補正コードを生成する補正制御回路とを備え、
前記補正制御回路は、前記デジタル信号にて値が１であるビットの補正値が正の値である場合には、当該補正値の絶対値を前記第１の補正コードに対して加算もしくは前記第２の補正コードに対して減算し、前記ビットの補正値が負の値である場合には、当該補正値の絶対値を前記第２の補正コードに対して加算もしくは前記第１の補正コードに対して減算することを特徴とするＡＤ変換器。

１１Ｐ、１１Ｎ 入力付きＤＡ変換器
１２Ｐ、１２Ｎ 補正ＤＡ変換器
１３ コンパレータ
１４ 制御回路
１５Ａ、１５Ｂ 補正制御回路

Claims (5)

1. 差動入力における第１のアナログ入力電圧に応じた電荷を蓄える複数の容量を含み、前記複数の容量の接続をデジタル信号に応じて切り換え、前記第１のアナログ入力電圧及び前記デジタル信号に応じた電圧を出力する第１のＤＡ変換器と、
   前記差動入力における第２のアナログ入力電圧に応じた電荷を蓄える複数の容量を含み、前記複数の容量の接続を前記デジタル信号に応じて切り換え、前記第２のアナログ入力電圧及び前記デジタル信号に応じた電圧を出力する第２のＤＡ変換器と、
   第１の補正コードに応じた電圧を出力する第１の補正ＤＡ変換器と、
   第２の補正コードに応じた電圧を出力する第２の補正ＤＡ変換器と、
   前記第１のＤＡ変換器の出力電圧及び前記第１の補正ＤＡ変換器の出力電圧の和と、前記第２のＤＡ変換器の出力電圧及び前記第２の補正ＤＡ変換器の出力電圧の和とを比較する比較回路と、
   前記比較回路による比較結果に応じた前記デジタル信号を生成し、前記第１のＤＡ変換器及び前記第２のＤＡ変換器に供給する制御回路と、
   前記デジタル信号に基づいて前記第１の補正コード及び前記第２の補正コードを生成する補正制御回路とを備え、
   前記補正制御回路は、前記第１のＤＡ変換器において、前記デジタル信号に応じて前記容量が選択的に接続される２つの基準電位のうち高い側の基準電位に接続される容量に対応するビットの補正値が正の値である場合には、該補正値の絶対値を前記第１の補正コードに加算するかもしくは前記第２の補正コードに減算し、前記ビットの補正値が負の値である場合には、該補正値の絶対値を前記第２の補正コードに加算するかもしくは前記第１の補正コードに減算することを特徴とするＡＤ変換器。
2. 前記第１の補正コード及び前記第２の補正コードの初期値をそれぞれの前記補正コードにより設定可能な最小値とし、
   前記補正制御回路は、前記第１のＤＡ変換器において、前記デジタル信号に応じて前記高い側の基準電位に接続される容量に対応するビットの補正値が正の値である場合には、該補正値の絶対値を前記第１の補正コードに加算し、前記ビットの補正値が負の値である場合には、該補正値の絶対値を前記第２の補正コードに加算することを特徴とする請求項１記載のＡＤ変換器。
3. 前記デジタル信号における各々のビットの補正値がすべて正の値のときには、
   前記第１の補正コードの初期値を０とするとともに、前記第２の補正コードの初期値を該補正コードにより設定可能な最大値とし、
   前記補正制御回路は、前記第１のＤＡ変換器において、前記デジタル信号に応じて前記高い側の基準電位に接続される容量に対応するビットの補正値の絶対値を前記第１の補正コードに加算し、前記第１の補正コードに加算する値が前記第１の補正コードの最大値を越える場合には、前記第１の補正コードを該最大値にするとともに、前記加算する値と前記最大値との差分の絶対値を前記第２の補正コードに減算することを特徴とする請求項１又は２記載のＡＤ変換器。
4. 前記デジタル信号における各々のビットの補正値がすべて負の値のときには、
   前記第１の補正コードの初期値を該補正コードにより設定可能な最大値とするとともに、前記第２の補正コードの初期値を０とし、
   前記補正制御回路は、前記第１のＤＡ変換器において、前記デジタル信号に応じて前記高い側の基準電位に接続される容量に対応するビットの補正値の絶対値を前記第２の補正コードに加算し、前記第２の補正コードに加算する値が前記第２の補正コードの最大値を越える場合には、前記第２の補正コードを該最大値にするとともに、前記加算する値と前記最大値との差分の絶対値を前記第１の補正コードに減算することを特徴とする請求項１〜３の何れか１項に記載のＡＤ変換器。
5. 差動入力における第１のアナログ入力電圧に応じた電荷を蓄える複数の容量を含み、前記複数の容量の接続をデジタル信号に応じて切り換え、前記第１のアナログ入力電圧及び前記デジタル信号に応じた電圧を出力する第１のＤＡ変換器と、
   前記差動入力における第２のアナログ入力電圧に応じた電荷を蓄える複数の容量を含み、前記複数の容量の接続を前記デジタル信号に応じて切り換え、前記第２のアナログ入力電圧及び前記デジタル信号に応じた電圧を出力する第２のＤＡ変換器と、
   第１の補正コードに応じた電圧を出力する第１の補正ＤＡ変換器と、
   第２の補正コードに応じた電圧を出力する第２の補正ＤＡ変換器と、
   前記第１のＤＡ変換器の出力電圧及び前記第１の補正ＤＡ変換器の出力電圧の和と、前記第２のＤＡ変換器の出力電圧及び前記第２の補正ＤＡ変換器の出力電圧の和とを比較する比較回路と、
   前記比較回路による比較結果に応じた前記デジタル信号を生成し、前記第１のＤＡ変換器及び前記第２のＤＡ変換器に供給する制御回路と、
   前記デジタル信号に基づいて前記第１の補正コード及び前記第２の補正コードを生成する補正制御回路とを備え、
   前記補正制御回路は、前記デジタル信号にて値が１であるビットの補正値が正の値である場合には、該補正値の絶対値を前記第１の補正コードに加算するかもしくは前記第２の補正コードに減算し、前記ビットの補正値が負の値である場合には、該補正値の絶対値を前記第２の補正コードに加算するかもしくは前記第１の補正コードに減算することを特徴とするＡＤ変換器。

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