WO2010073505A1 - Ａｄ変換装置、ｄａ変換装置および調整方法 - Google Patents

Ａｄ変換装置、ｄａ変換装置および調整方法 Download PDF

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WO2010073505A1 PCT/JP2009/006626 JP2009006626W WO2010073505A1 WO 2010073505 A1 WO2010073505 A1 WO 2010073505A1 JP 2009006626 W JP2009006626 W JP 2009006626W WO 2010073505 A1 WO2010073505 A1 WO 2010073505A1
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voltage
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data
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PCT/JP2009/006626
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泰秀 倉持
昭 松澤
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株式会社アドバンテスト
国立大学法人東京工業大学
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    • H03M1/804—Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices with charge redistribution

Definitions

  • the present invention relates to an AD converter, a DA converter, and an adjustment method.
  • the present invention relates to an AD conversion apparatus having a plurality of DA converters, a DA conversion apparatus, and an adjustment method.
  • this application is a continuation of US Application 12/342078 (filing date: December 23, 2008).
  • a charge redistribution type AD converter is known (for example, see Patent Document 1).
  • the AD converter described in Patent Document 1 includes a capacitor array type main DA converter, a capacitor array type correction DA converter, a comparator, and a control logic.
  • the main DA converter outputs an analog voltage corresponding to the data given from the control logic.
  • the correction DA converter receives data representing a resolution of less than 1 LSB of the main DA converter from the control logic, and outputs an analog voltage corresponding to the given data.
  • the comparator compares the input voltage with the added voltage obtained by adding the voltage output from the main DA converter and the voltage output from the correction DA converter.
  • the control logic changes data applied to the main DA converter and the correction DA converter, and searches for data in which the input voltage matches the added voltage. Then, the control logic outputs data in which the input voltage and the added voltage coincide with each other.
  • control logic supplies the data corrected according to the DNL (Differential Non Linearity) of the main DA converter to the main DA converter and the correction DA converter. More specifically, the control logic provides the main DA converter with the integer part of the data corrected according to the DNL. Further, the control logic provides the correction DA converter with the decimal part of the data corrected according to the DNL.
  • the AD conversion apparatus described in Patent Document 1 can output a voltage with DNL corrected with an accuracy of less than 1 LSB.
  • an interleaved AD conversion device having a plurality of AD converters is known.
  • a differential AD converter that includes a positive AD converter and a negative AD converter, and AD-converts a differential signal.
  • an AD conversion apparatus including a plurality of AD converters such as an interleave type and a differential type has a plurality of AD converters whose gains are different from each other even if the linearity error of each AD converter is small.
  • the input / output characteristics of each AD converter are accurately measured using a calibration DA converter, and the input / output characteristics of each AD converter are corrected based on the measurement results, thereby making the entire AD converter apparatus.
  • the linearity error was reduced.
  • an object of one aspect of the present invention is to provide an AD converter, a DA converter, and an adjustment method that can solve the above-described problems. This object is achieved by a combination of features described in the independent claims.
  • the dependent claims define further advantageous specific examples of the present invention.
  • a DA converter including a plurality of bit capacitors corresponding to each bit of input data, and a differential voltage obtained by subtracting an analog input voltage from the output voltage of the DA converter is used as a reference voltage.
  • a comparator for comparing, and a controller for detecting a data value of the input data such that the differential voltage substantially matches the reference voltage and outputting the data value as digital data corresponding to the input voltage.
  • Bits in the DA converter of the first AD converter and the DA converter of the second AD converter corresponding to the same bits as the first AD converter and the second AD converter Capacitors are connected in series, and the capacity of at least one of the bit capacitors is such that the voltage between the two bit capacitors approaches the midpoint of the voltage across the two bit capacitors.
  • AD converter comprising, an adjustment unit that adjusts the, and to provide an adjustment method.
  • the first DA converter and the second DA converter each having a plurality of bit capacitors corresponding to each bit of the input data, and the first DA converter and the second DA corresponding to the same bit.
  • An adjustment unit that connects the bit capacitors of the converter in series and adjusts the capacity of at least one of the bit capacitors so that the voltage between the two bit capacitors approaches the midpoint of the voltage across the two bit capacitors;
  • a DA converter comprising:
  • FIG. 1 shows a configuration of an AD conversion apparatus 10 according to the present embodiment.
  • FIG. 2 shows the configuration of each AD converter 12.
  • FIG. 3 shows an example of the configuration of the correction data output unit 32 together with the main DA converter 30, the sub DA converter 34, and the addition unit 36.
  • FIG. 4 shows an AD conversion processing flow by the AD conversion apparatus 10.
  • FIG. 5 shows an adjustment processing flow of the plurality of AD conversion units 12 by the adjustment unit 18.
  • FIG. 6 shows a first example of the configuration of the charge redistribution main DA converter 30.
  • FIG. 7 shows a second example of the configuration of the charge redistribution main DA converter 30.
  • FIG. 8 shows a third example of the configuration of the charge redistribution main DA converter 30.
  • FIG. 1 shows a configuration of an AD conversion apparatus 10 according to the present embodiment.
  • FIG. 2 shows the configuration of each AD converter 12.
  • FIG. 3 shows an example of the configuration of the correction data output unit 32 together with the main DA converter 30, the sub DA
  • FIG. 10 shows a control example in the case of measuring the offset error of the comparison unit 22 in the first AD conversion unit 12-1 in step S31 of FIG.
  • FIG. 11 shows a control example when measuring correction data for each bit corresponding to one correction target bit for the DA converter 20 in the first AD conversion unit 12-1 in step S32 of FIG. .
  • FIG. 12 corresponds to one correction target bit for the DA converter 20 in the second AD converter 12-2 with the first output terminal switch 16-1 in the connected state in step S38 of FIG.
  • FIG. 13 shows a configuration of the first AD conversion unit 12-1 and the second AD conversion unit 12-2 included in the AD conversion apparatus 10 according to the modification of the present embodiment.
  • FIG. 1 shows a configuration of an AD conversion apparatus 10 according to the present embodiment.
  • the AD converter 10 AD converts the analog input voltage VIN and outputs digital output data.
  • the AD conversion apparatus 10 includes a plurality of AD conversion units 12, a multiplexing unit 14, a plurality of output terminal switches 16, and an adjustment unit 18.
  • the AD conversion apparatus 10 includes first to fourth AD conversion units 12-1 to 12-4 as the plurality of AD conversion units 12, and the first to third switches 16 as the plurality of output terminal switches 16. Output terminal switches 16-1 to 16-3.
  • Each AD converter 12 performs successive approximation type AD conversion.
  • Each AD converter 12 includes a DA converter including a plurality of bit capacitors corresponding to each bit of input data. The plurality of bit capacitors are connected to the output terminal of the DA converter.
  • the plurality of AD converters 12 may interleave the input voltage VIN to perform AD conversion and output the digital output data D OUT . That is, each AD conversion unit 12 may be supplied with sampling clocks having the same frequency and different phases, and may sample and convert the input voltage VIN at the timing of the given sampling clock.
  • Each of the plurality of output terminal switches 16 switches whether or not the output terminals in the DA converters in the two adjacent AD conversion units 12 among the plurality of AD conversion units 12 are connected.
  • the first inter-output-terminal switch 16-1 includes an output terminal in the DA converter in the first AD converter 12-1, and a DA converter in the second AD converter 12-2. Switches whether to connect the output terminal.
  • the second output terminal switch 16-2 has an output terminal in the DA converter in the second AD converter 12-2 and an output terminal in the DA converter in the third AD converter 12-3. Switches whether to connect.
  • the third output terminal switch 16-3 has an output terminal in the DA converter in the third AD converter 12-3 and an output terminal in the DA converter in the fourth AD converter 12-4. Switches whether to connect.
  • the adjusting unit 18 adjusts the characteristics (that is, input / output characteristics) of the output data with respect to the input voltage in each of the plurality of AD converting units 12. More specifically, the adjusting unit 18 sets the first output inter-terminal switch 16-1 in the connected state, and the DA converter of the first AD converting unit 12-1 and the DA conversion of the second AD converting unit 12-2. Bit capacitors corresponding to the same bit in the device are connected in series. In this case, the adjusting unit 18 discharges the bit capacitor in advance and sets the initial charge accumulated in the bit capacitor to zero. Then, the adjusting unit 18 adjusts the capacity of at least one bit capacitor so that the voltage between the two bit capacitors corresponding to the same bit approaches the midpoint of the voltage across the two bit capacitors. As a result, the adjustment unit 18 matches the capacitances of the bit capacitors corresponding to the same bits in the DA converter of the first AD conversion unit 12-1 and the DA converter of the second AD conversion unit 12-2. Can be made.
  • the adjustment unit 18 sets the second output inter-terminal switch 16-2 in the connected state, and in the DA converter of the second AD conversion unit 12-2 and the DA converter of the third AD conversion unit 12-3. Bit capacitors corresponding to the same bit are connected in series. Also in this case, the adjustment unit 18 discharges the bit capacitor in advance, and sets the initial charge accumulated in the bit capacitor to zero. Then, the adjustment unit 18 performs DA conversion of the third AD conversion unit 12-3 so that the voltage between the two bit capacitors corresponding to the same bit approaches the midpoint of the voltage across the two bit capacitors. Adjust the capacity of the bit capacitor in the chamber. Thereby, the adjustment unit 18 sets the bit capacitor capacity of the DA converter of the third AD conversion unit 12-3 to the bit corresponding to the same bit in the DA converter of the second AD conversion unit 12-2. The capacitance of the capacitor can be matched.
  • the adjustment unit 18 sets the third output inter-terminal switch 16-3 to the connected state, and the DA converter of the third AD conversion unit 12-3 and the DA converter of the fourth AD conversion unit 12-4 Bit capacitors corresponding to the same bit are connected in series. Also in this case, the adjustment unit 18 discharges the bit capacitor in advance, and sets the initial charge accumulated in the bit capacitor to zero. Then, the adjustment unit 18 performs DA conversion of the fourth AD conversion unit 12-4 so that the voltage between the two bit capacitors corresponding to the same bit approaches the midpoint of the voltage across the two bit capacitors. Adjust the capacity of the bit capacitor in the chamber. Thereby, the adjustment unit 18 sets the bit capacitor capacity of the DA converter of the fourth AD conversion unit 12-4 to the bit corresponding to the same bit in the DA converter of the third AD conversion unit 12-3. The capacitance of the capacitor can be matched.
  • FIG. 2 shows the configuration of each AD converter 12.
  • Each AD converter 12 may have the same internal configuration.
  • the AD conversion unit 12 includes a DA converter 20, a comparison unit 22, and a control unit 24.
  • the AD converter 12 outputs a predetermined number of bits of digital output data D OUT corresponding to the analog input voltage VIN .
  • the DA converter 20 generates an analog voltage corresponding to the digital input data given from the control unit 24.
  • the DA converter 20 includes a main DA converter 30, a correction data output unit 32, a sub DA converter 34, and an addition unit 36.
  • the main DA converter 30 receives input data from the control unit 24.
  • the main DA converter 30 outputs a main voltage corresponding to the given input data.
  • the main DA converter 30 supplies the main voltage to the output terminal 26 of the DA converter 20.
  • the main DA converter 30 is a charge redistribution type DA converter having a capacitor ladder circuit including a plurality of bit capacitors corresponding to each bit of input data. That is, the main DA converter 30 at the time of the sample, samples the input voltage V IN by incorporating charge according to the input voltage V IN to the capacitor ladder. At the time of holding, the main DA converter 30 holds the input voltage VIN without discharging the electric charge taken into the capacitor ladder circuit to the outside. Further, the main DA converter 30, during holding, receiving input data from the control unit 24 outputs a main voltage obtained by subtracting the input voltage V IN from the voltage corresponding to the input data.
  • the correction data output unit 32 receives input data from the control unit 24.
  • the correction data output unit 32 outputs correction data corresponding to the given input data.
  • the correction data output unit 32 calculates an error (linearity error) between an ideal voltage of the main DA converter 30 corresponding to the input data and an actual output voltage of the main DA converter 30 corresponding to the input data.
  • Correction data for outputting a voltage (correction voltage) to be canceled from the sub DA converter 34 may be output.
  • the correction data output unit 32 may output correction data that causes the sub DA converter 34 to output a voltage that cancels out the offset error in the comparison unit 22 in addition to the linearity error.
  • the sub DA converter 34 is a charge redistribution DA converter having a capacitor ladder circuit including at least one correction capacitor corresponding to each bit of correction data. That is, at the time of sampling, the sub DA converter 34 samples the input voltage VIN by taking a charge corresponding to the input voltage VIN into the capacitor ladder circuit. The sub DA converter 34 holds the input voltage VIN without releasing the charge taken in the capacitor ladder circuit to the outside at the time of holding. Further, the sub-DA converter 34, during holding, receiving the correction data from the correction data output unit 32, and outputs the corrected voltage obtained by subtracting the input voltage V IN from the voltage corresponding to the corrected data.
  • the adder 36 adds the correction voltage output from the sub DA converter 34 to the main voltage output from the main DA converter 30.
  • the adding unit 36 may be a connection node that connects the output terminal of the sub DA converter 34 and the output terminal of the main DA converter 30.
  • Such DA converter 20 can during holding, and outputs a difference voltage V R from the voltage corresponding to the input data by subtracting the input voltage V IN of the analog output terminal 26.
  • Comparing unit 22 the differential voltage V R obtained by subtracting the input voltage V IN of the analog from the output voltage of the DA converter 20 in response to the input data is compared with a reference voltage (e.g., common voltage).
  • a reference voltage e.g., common voltage
  • the comparison unit 22 compares the differential voltage V R and the reference voltage output from the output terminal 26 of the DA converter 20, and outputs the comparison result. Comparing unit 22, as an example, a logical value representing either a large comparison voltage V R, may be output as a comparison result.
  • Control unit 24 outputs the digital output data D OUT in accordance with the differential voltage V R is the reference voltage and substantially the input voltage V IN to the data value by detecting the data value of the input data to conform. More specifically, the control unit 24 gives input data having, for example, the same number of bits as the output data D OUT to the DA converter 20 while the input voltage VIN is being held. Control unit 24 detects the input data by changing the input data, the input voltage V IN based on the comparison result of the comparator 22 at each value of the input data is changed and the difference voltage V R match. Control unit 24, as an example, the input data and the input voltage V IN and the differential voltage V R are the same, may be detected by sequential comparison processing.
  • Control unit 24 as an example, the input data to generate a maximum differential voltage V R follows the input voltage V IN, or the input data to generate a minimum difference voltage V R of the above input voltage V IN, the input voltage V it may be detected as the input data iN and a differential voltage V R match. Such a control unit 24 outputs the detected input data as output data DOUT .
  • the main DA converter 30 and the sub DA converter 34 may not have a sample / hold function. That is, the main DA converter 30 and the sub DA converter 34 may be configured to have only a function of outputting a voltage corresponding to input data without being supplied with the input voltage VIN .
  • the AD conversion unit 12 further includes a sample-and-hold circuit that samples and holds the input voltage VIN , and a subtracting unit. Subtraction unit, the differential voltage V R obtained by subtracting the input voltage V IN is sampled by the sample hold circuit from the voltage output from the DA converter 20, given to the comparator 22. Thus, comparator 22 may output a comparison result obtained by comparing the input voltage V IN and the differential voltage V R.
  • the AD conversion unit 12 may further include a separate sample hold circuit.
  • the AD conversion unit 12 further includes a sample hold circuit in the preceding stage of the DA converter 20.
  • the correction data output unit 32 cumulatively adds correction data for each bit corresponding to the bit whose input data value is 1, and outputs the cumulative addition result to the sub DA converter 34 as correction data.
  • the correction data output unit 32 can correct the linearity error of the main DA converter 30 by the sub DA converter 34.
  • the linearity error of the main DA converter 30 may largely depend on the error of the higher-order bits among all the bits of the input data. Therefore, as an example, the DA converter 20 may determine some bits on the higher side of the input data as correction target bits. Then, the correction data output unit 32 cumulatively adds correction data for each bit corresponding to the correction target bit having a value of 1 among one or more correction target bits of the input data, and outputs the cumulative addition result as correction data. It's okay.
  • the correction data output unit 32 may include a memory 72 and a correction data generation unit 74 as an example.
  • the memory 72 stores correction data for each bit of the correction target bits.
  • the correction data generation unit 74 receives input data from the control unit 24.
  • the correction data generation unit 74 selects a correction target bit having a value of 1 among one or more correction target bits of the input data.
  • the correction data generation unit 74 reads out correction data for each bit corresponding to the selected correction target bit from the memory 72, and accumulates the read correction data for each bit. Then, the correction data generation unit 74 outputs the cumulative addition result as correction data. In this way, the correction data output unit 32 can output correction data obtained by accumulating correction data for each bit.
  • FIG. 4 shows an AD conversion processing flow by the AD conversion apparatus 10.
  • the AD conversion apparatus 10 repeatedly executes the processing from step S12 to step S14 every AD conversion cycle (sampling cycle) (S11, S15).
  • the AD converter 10 samples the input voltage VIN (S12).
  • the main DA converter 30 and the sub DA converter 34 take in the electric charge according to the input voltage VIN into the capacitor ladder circuit.
  • the AD conversion apparatus 10 holds the sampled input voltage VIN .
  • the main DA converter 30 and the sub DA converter 34 perform control so that the electric charge taken into the capacitor ladder circuit is not released to the outside.
  • AD converter 10 during holding of the input voltage V IN, detected by sequential comparison processing the output data D OUT representing a digital value corresponding to the input voltage V IN (S13).
  • the AD converter 10 When the detection of the output data DOUT is completed, the AD converter 10 subsequently outputs the detected output data DOUT to the outside. Note that the AD conversion apparatus 10 may output the output data D OUT detected in the AD conversion cycle in a cycle after the AD conversion cycle.
  • the AD conversion apparatus 10 repeats the processes in steps S12 to S14 described above until an AD change process end command is given. Thereby, the AD converter 10 can convert an analog voltage signal into a digital data series.
  • FIG. 5 shows an adjustment process flow of the plurality of AD conversion units 12 by the adjustment unit 18.
  • the adjustment unit 18 sequentially selects the first AD conversion unit 12-1 to the fourth AD conversion unit 12-4 one by one prior to the AD conversion processing, and the internal DA converter Adjustment processing for adjusting the correction data at 20 is performed.
  • the adjustment unit 18 executes a first adjustment process (S21) for adjusting the DA converter 20 of the first AD conversion unit 12-1.
  • the adjustment unit 18 calibrates the correction data so that the voltage output from the DA converter 20 approaches the voltage corresponding to the input data.
  • the adjustment unit 18 compares the output voltage of the DA converter 20 of the first AD conversion unit 12-1 and the reference voltage output from the comparison unit 22 in the first AD conversion unit 12-1.
  • the correction data may be calibrated based on Thereby, the adjustment unit 18 can adjust the capacitance of each bit capacitor in the DA converter of the first AD conversion unit 12-1 to a predetermined value.
  • the adjustment unit 18 executes a second adjustment process (S22) for adjusting the DA converter 20 of the second AD conversion unit 12-2 after the first adjustment process.
  • the adjustment unit 18 sets the first output terminal switch 16-1 in the connected state, and the bit capacitor whose capacitance is corrected by at least one correction capacitor in the first AD conversion unit 12-1.
  • a bit capacitor corresponding to the same bit as the first AD conversion unit 12-1 whose capacitance is corrected by at least one correction capacitor in the second AD conversion unit 12-2 is connected in series. In this case, the adjusting unit 18 discharges the bit capacitor in advance and sets the initial charge accumulated in the bit capacitor to zero.
  • the adjustment unit 18 is provided between the two bit capacitors output by at least one comparison unit 22 of the first AD conversion unit 12-1 and the second AD conversion unit 12-2.
  • the correction data may be adjusted based on the comparison result between the voltage and the reference voltage. Instead, the adjustment unit 18 compares the voltage between the two bit capacitors and the reference voltage output from the comparison unit 22 of the first AD conversion unit 12-1 and the second AD conversion unit 12-2. The correction data may be corrected based on the result.
  • the adjustment unit 18 executes a third adjustment process (S23) for adjusting the DA converter 20 of the third AD conversion unit 12-3 after the second adjustment process.
  • the adjustment unit 18 outputs the correction data output unit 32 in the third AD conversion unit 12-3 using the second AD conversion unit 12-2 as a reference, as in the second adjustment process. Adjust the correction data.
  • the adjustment unit 18 sets the second output terminal switch 16-2 in the connected state, and the capacitance is increased by at least one correction capacitor in the second AD conversion unit 12-2.
  • the adjustment unit 18 discharges the bit capacitor in advance, and sets the initial charge accumulated in the bit capacitor to zero.
  • the adjustment unit 18 outputs the correction data output unit 32 in the third AD conversion unit 12-3 so that the voltage between the two bit capacitors approaches the midpoint of the voltage across the two bit capacitors. Adjust the correction data.
  • the adjustment unit 18 corresponds the capacitance of each bit capacitor in the DA converter of the third AD conversion unit 12-3 to the same bit in the DA converter of the second AD conversion unit 12-2. It can be adjusted to match the capacitance of the bit capacitors.
  • the adjustment unit 18 executes a fourth adjustment process (S24) for adjusting the DA converter 20 of the fourth AD conversion unit 12-4.
  • the adjustment unit 18 outputs the correction data output unit 32 in the fourth AD conversion unit 12-4 using the third AD conversion unit 12-3 as a reference, similarly to the third adjustment process. Adjust the correction data.
  • the adjustment unit 18 corresponds the capacitance of each bit capacitor in the DA converter of the fourth AD conversion unit 12-4 to the same bit in the DA converter of the third AD conversion unit 12-3. It can be adjusted to match the capacitance of the bit capacitors.
  • the adjustment unit 18 can adjust the input / output characteristics of the DA converter 20 in the first AD conversion unit 12-1 to predetermined characteristics. Further, the adjustment unit 18 converts the input / output characteristics of the DA converters 20 in the second to fourth AD conversion units 12-2 to 12-4 into the DA converters in the first DA converter 20-1. 20 input / output characteristics can be matched.
  • the input / output characteristics of the plurality of AD conversion units 12 can be easily matched with high accuracy.
  • the AD conversion apparatus 10 it is possible to execute AD conversion with a small linearity error and high accuracy.
  • FIG. 6 shows a first example of the configuration of the charge redistribution type main DA converter 30.
  • FIG. 7 shows a second example of the configuration of the charge redistribution main DA converter 30.
  • FIG. 8 shows a third example of the configuration of the charge redistribution main DA converter 30.
  • the main DA converter 30 and the sub DA converter 34 are different from each other in that the number of bits of input data (input data or correction data) is different, and a member referred to as a bit capacitor 54 in the main DA converter 30
  • the sub DA converter 34 is different in that it is a member called a correction capacitor.
  • description of the sub DA converter 34 is omitted in FIGS. 6, 7, and 8.
  • the main DA converter 30 includes a sample switch 50, a dummy capacitor 52, a dummy switch 53, a plurality of bit capacitors 54, and a plurality of first switches 56.
  • the sample switch 50 is disposed between the output terminal 62 of the main DA converter 30 and the reference potential.
  • the sample switch 50 short-circuits the output terminal 62 and the reference potential during sampling.
  • the sample switch 50 opens the output terminal 62 and the reference potential during holding.
  • One end of the dummy capacitor 52 is connected to the reference potential or the input voltage VIN via the dummy switch 53.
  • the other end of the dummy capacitor 52 to which the reference potential or the input voltage VIN is not connected (hereinafter referred to as the other end of the dummy capacitor 52) is connected to the output end of the main DA converter 30 via the output wiring 64. 62.
  • the dummy switch 53 connects one end of the dummy capacitor 52 to which the output wiring 64 is not connected to the input voltage VIN during sampling.
  • the dummy switch 53 connects one end of the dummy capacitor 52 to which the output wiring 64 is not connected to the reference potential at the time of holding.
  • each end of each of the plurality of bit capacitors 54 is connected to an output wiring 64 that connects the other end of the dummy capacitor 52 and the output end 62. Further, as an example, the bit capacitors 54 are connected to the output wiring 64 on the output terminal 62 side of the main DA converter 30 with the bit capacitors 54 corresponding to higher bits.
  • the plurality of bit capacitors 54 are provided corresponding to each of the plurality of bits of the correction data, and function as a correction capacitor having a capacity corresponding to the weight of each bit of the correction data. .
  • Each of the plurality of first switches 56 connects the other end to which the output wiring 64 of the corresponding bit capacitor 54 is not connected (hereinafter referred to as the other end of the bit capacitor 54) to the input voltage VIN at the time of sampling. To do.
  • each of the plurality of first switches 56 connects the other end of the corresponding bit capacitor 54 to the reference potential or the reference potential according to the value of the corresponding bit of the input data at the time of holding. For example, when the value of the corresponding bit of the input data is 1, each of the plurality of first switches 56 may connect the other end of the corresponding bit capacitor 54 to the reference potential V REF .
  • each of the plurality of first switches 56 may connect the other end of the corresponding bit capacitor 54 to the reference potential when the value of the corresponding bit of the input data is 0.
  • the main DA converter 30 may further include at least one series capacitor 60 as shown in FIGS.
  • the series capacitor 60 is inserted and arranged in series on the output wiring 64. That is, each series capacitor 60 is inserted and arranged in the output wiring 64 between two adjacent bit capacitors 54.
  • the main DA converter 30 including the series capacitor 60 can reduce the total combined capacity as viewed from the output end 62 side.
  • the main DA converter 30 may include a series capacitor 60 between all two adjacent bit capacitors 54 as shown in FIG.
  • the main DA converter 30 may include a series capacitor 60 between any two adjacent bit capacitors 54 as shown in FIG.
  • the sample switch 50 is turned on, the output terminal 62 is connected to the reference potential, and the plurality of first switches 56 are connected to the input voltage VIN .
  • the input voltage VIN is applied to each of the other ends of the plurality of bit capacitors 54 selected.
  • the main DA converter 30 can sample the input voltage VIN by taking in electric charges according to the input voltage VIN at the time of sampling.
  • each of the plurality of bit capacitors 54 is connected to the other end of the reference potential V REF when the value of the corresponding bit of the input data is 1, and the corresponding bit of the input data When the value is 0, the reference potential is connected to the other end.
  • the output terminal 62 is connected to the reference potential V REF via a capacitance proportional to the sum of the weights of the bits having a value of 1, and has a capacitance proportional to the sum of the weights of the bits having a value of 0. To the reference potential.
  • the differential voltage V R which is represented by the following formula (1), may be applied to the output terminal 62 of the main DA converter 30.
  • T 1 indicates the value of the first bit (least significant bit) from the lower order of the input data
  • T 2 indicates the value of the second bit from the lower order of the input data
  • N indicates the value of the Nth bit (most significant bit) from the lower order of the input data.
  • V R ⁇ (V REF / 2 1 ) ⁇ (T N ) + (V REF / 2 2 ) ⁇ (T N ⁇ 1 ) +... + (V REF / 2 N ⁇ 1 ) ⁇ (T 2 ) + ( V REF / 2N ) ⁇ (T 1 ) ⁇ (1)
  • the charge redistribution main DA converter 30 is configured to hold the voltage obtained by adding the reverse voltage ( ⁇ V IN ) of the input voltage V IN and the voltage corresponding to the input data (that is, the differential voltage V R at the time of holding). ) Can be output from the output terminal 62.
  • FIG. 9 shows a more specific example of the processing flow of the adjustment unit 18.
  • the adjustment unit 18 may execute the processes of steps S31 to S40 as an example. .
  • the AD conversion unit 12 to be adjusted is referred to as an Mth AD conversion unit 12-M (M represents an integer of 2 or more).
  • the adjusted AD converter 12 selected as an adjustment target immediately before the AD conversion unit 12 to be adjusted is referred to as an (M-1) th AD conversion unit 12- (M-1).
  • an output terminal switch 16 provided between the (M-1) th AD converter 12- (M-1) and the Mth AD converter 12-M is connected to the (M-1) th output switch.
  • the adjustment unit 18 measures the offset error of the comparison unit 22 in the Mth AD conversion unit 12-M (S35).
  • the method for measuring the offset error of the comparison unit 22 in the Mth AD conversion unit 12-M in step S35 will be described in detail with reference to FIG. 10, and the comparison unit in the first AD conversion unit 12-1 in step S31. This is the same as the measuring method of the 22 offset errors.
  • the adjusting unit 18 sets the (M-1) -th output terminal switch 16- (M-1) in a connected state (S36). Subsequently, the adjustment unit 18 measures the offset error of the comparison unit 22 in the Mth AD conversion unit 12-M with the (M ⁇ 1) th output terminal switch 16- (M ⁇ 1) connected. (S37).
  • the offset error of the comparison unit 22 varies depending on the capacitance connected to the input terminal of the comparison unit 22. Therefore, when the (M ⁇ 1) th output terminal switch 16- (M ⁇ 1) is in the connected state, the offset error of the comparison unit 22 in the Mth AD conversion unit 12-M is measured in step S35.
  • the offset error is a different value.
  • the offset error measurement method in step S37 is the same as the offset error measurement method of the comparison unit 22 in the first AD conversion unit 12-1 in step S31, which will be described in detail with reference to FIG.
  • the adjustment unit 18 sets the switch (M ⁇ 1) between the output terminals 16- (M ⁇ 1) of the (M ⁇ 1) -th output terminals to be connected, and corrects the DA converter 20 in the M-th AD conversion unit 12-M. For each bit, correction data for each bit is measured (S38). The details of the method of measuring correction data for each bit of the DA converter 20 in the Mth AD converter 12-M in step S38 will be described in detail with reference to FIG.
  • the adjustment unit 18 sets the correction data for each bit from which the offset error is reduced in the correction data output unit 32 in the Mth AD conversion unit 12-M (S39). For example, the adjustment unit 18 may write the correction data for each bit from which the offset error has been removed into the memory 72 in the correction data output unit 32 of the Mth AD conversion unit 12-M.
  • the adjustment unit 18 converts the input / output characteristics of the DA converter 20 in the Mth AD conversion unit 12-M to the (M ⁇ 1) th AD conversion unit 12- (M Correction data that matches the input / output characteristics of the DA converter 20 in -1) can be output from the correction data output unit 32.
  • the adjustment unit 18 gives search data instead of correction data to the sub DA converter 34 with the main DA converter 30 set as described above.
  • the adjustment unit 18 changes the search data, and detects search data in which the output voltage of the output terminal 26 matches the offset voltage V OFFSET based on the comparison result of the comparison unit 22 at each value of the changed search data.
  • the comparison unit 22 ideally outputs the result of comparing the output voltage of the output terminal 26 with the reference potential. However, the comparison unit 22 actually outputs a result of comparing the voltage obtained by adding the offset error V OFFSET to the reference voltage and the output voltage of the output terminal 26. Therefore, the search data detected in this way is equal to the result of AD conversion of the offset error voltage V OFFSET of the comparison unit 22 using the sub DA converter 34. From this, the adjustment unit 18 can acquire data representing the offset error of the comparison unit 22 by detecting the search data in this way.
  • the adjustment unit 18 uses the positive reference potential V REFP and the negative reference potential symmetric with respect to the positive reference potential V REFP as the reference potential to be supplied to the sub DA converter 34 with respect to the positive reference potential V REFP .
  • V REFN may be switched. Thereby, the adjustment unit 18 can measure the positive offset error and the negative offset error voltage with respect to the reference potential.
  • FIG. 11 shows a control example when measuring correction data for each bit corresponding to one correction target bit for the DA converter 20 in the first AD conversion unit 12-1 in step S32 of FIG. .
  • the adjustment unit 18 As described above, the main DA converter 30 in the DA converter 20 in the first AD converter 12-1 is set.
  • the adjusting unit 18 connects the other end of the bit capacitor 54 corresponding to the lower bits (the 1st to (k ⁇ 1) th bits from the lower order) of the one correction target bit to the negative reference potential V REFN .
  • the adjustment unit 18 connects the other end of the bit capacitor 54 corresponding to one correction target bit (kth bit from the lower order) to the positive reference potential V REFP .
  • the adjustment unit 18 connects the other end of the bit capacitor 54 corresponding to the higher-order bits ((k + 1) to Nth bits from the lower order) to one correction target bit to the reference potential.
  • the capacity (Ck) assigned to one correction target bit (kth bit) includes an error capacity ( ⁇ Ck_err). Therefore, as a result of the setting as described above, the main DA converter 30 actually applies to the output terminal 26 a voltage shifted from the reference potential by a potential corresponding to the error capacity ( ⁇ Ck_err).
  • the adjustment unit 18 supplies search data to the sub DA converter 34 instead of the correction data. Then, the adjustment unit 18 changes the search data, and detects search data in which the output voltage of the output terminal 26 matches the reference potential based on the comparison result of the comparison unit 22 at each value of the changed search data.
  • the search data detected in this way is equal to the result of AD conversion of the voltage corresponding to the error capacity ( ⁇ Ck_err) of one correction target bit using the sub DA converter 34. Therefore, the adjustment unit 18 determines correction data for each bit corresponding to one correction target bit based on the search data detected in this way. For example, the adjustment unit 18 corresponds to one correction target bit with data that causes the sub DA converter 34 to output a correction voltage that cancels a voltage corresponding to the error capacity ( ⁇ Ck_err) of the one correction target bit. Correction data for each bit may be used.
  • the adjustment unit 18 may switch between the positive reference potential V REFP and the negative reference potential V REFN as the reference potential supplied to the sub DA converter 34.
  • the adjustment unit 18 can measure the output voltage of the output terminal 26 in both cases where the capacitance Ck assigned to the kth bit is larger than the ideal value and smaller than the ideal value.
  • FIG. 12 corresponds to one correction target bit for the DA converter 20 in the second AD converter 12-2 with the first output terminal switch 16-1 in the connected state in step S38 of FIG.
  • An example of control when measuring correction data for each bit to be performed will be shown.
  • the adjustment unit 18 sets the main DA converter 30 in the DA converter 20 in the first AD conversion unit 12-1 as follows.
  • the adjustment unit 18 corresponds to the lower bits (the 1st to (k ⁇ 1) th bits from the lower order) of the correction target bit in the main DA converter 30 in the first AD conversion unit 12-1.
  • the other end of the bit capacitor 54 to be connected is connected to the reference potential.
  • the adjustment unit 18 sets the other end of the bit capacitor 54 corresponding to one correction target bit (kth bit from the lower order) in the main DA converter 30 in the first AD conversion unit 12-1 to the negative reference potential.
  • the adjustment unit 18 includes a bit capacitor 54 corresponding to a higher-order bit ((k + 1) to Nth bit from the lower) in the main DA converter 30 in the first AD conversion unit 12-1. Is connected to the reference potential.
  • the adjusting unit 18 supplies correction data for each bit corresponding to the kth bit measured for the main DA converter 30 in the first AD converting unit 12-1 to the first AD converting unit 12- 1 is supplied to the sub DA converter 34 in the DA converter 20 in the circuit 1. Thereby, the adjustment unit 18 corrects the capacitance of the bit capacitor 54 of the correction target bit (kth bit) in the main DA converter 30 in the first AD conversion unit 12-1 to a predetermined value. be able to.
  • the adjustment unit 18 sets the main DA converter 30 in the DA converter 20 in the second AD conversion unit 12-2 as follows. That is, the adjustment unit 18 corresponds to the lower bits (the 1st to (k ⁇ 1) th bits from the lower order) of the correction target bit in the main DA converter 30 in the second AD conversion unit 12-2. The other end of the bit capacitor 54 to be connected is connected to the reference potential. The adjustment unit 18 sets the other end of the bit capacitor 54 corresponding to one correction target bit (kth bit from the lower order) in the main DA converter 30 in the second AD conversion unit 12-2 to the positive reference potential. Connect to V REFP . The adjustment unit 18 includes a bit capacitor 54 corresponding to a higher-order bit ((k + 1) to N-th bit from the lower) in the main DA converter 30 in the second AD conversion unit 12-2. Is connected to the reference potential.
  • the adjustment unit 18 supplies search data instead of correction data to the sub DA converter 34 in the DA converter 20 in the second AD conversion unit 12-2. Then, the adjustment unit 18 changes the search data, and outputs the output of the DA converter 20 in the second AD conversion unit 12-2 based on the comparison result of the comparison unit 22 with each value of the changed search data. Search data in which the output voltage of the terminal 26 matches the reference potential is detected.
  • the other end of the bit capacitor 54 corresponding to one correction target bit in the main DA converter 30 in the first AD converter 12-1 is connected to the negative reference potential V REFN and the second AD
  • the other end of the bit capacitor 54 corresponding to one correction target bit in the main DA converter 30 in the conversion unit 12-2 is connected to the positive reference potential V REFP .
  • the output terminal 26 of the DA converter 20 of the first AD converter 12-1 and the output terminal 26 of the DA converter 20 of the second AD converter 12-2 are connected by the output terminal switch 16. Has been.
  • the capacity of the bit capacitor 54 of one correction target bit corrected by the sub DA converter 34 and the second AD converter 12- If the capacity of the bit capacitor 54 of the one correction target bit corrected by the sub DA converter 34 in the main DA converter 30 in 2 is the same, the DA in the second AD converter 12-2
  • the potential of the output terminal 26 of the converter 20 is a midpoint potential (that is, a reference potential) between the negative reference potential V REFN and the positive reference potential V REFP .
  • the search data detected in this way is stored in the bit capacitor 54 of the one correction target bit corrected by the sub DA converter 34 in the main DA converter 30 in the second AD converter 12-2.
  • the capacity is equal to the correction data that makes the capacity the same as the capacity of the bit capacitor 54 of one correction target bit corrected by the sub DA converter 34 in the main DA converter 30 in the first AD converter 12-1. Therefore, the adjustment unit 18 determines the search data detected in this way as correction data for each bit corresponding to one correction target bit in the DA converter 20 in the second AD conversion unit 12-2.
  • the adjustment unit 18 outputs the output terminal 26 of the DA converter 20 in the second AD conversion unit 12-2 based on the comparison result by the comparison unit 22 in the first AD conversion unit 12-1.
  • Search data in which the output voltage matches the reference potential may be detected.
  • the search data detected based on the comparison result by the comparison unit 22 in the first AD conversion unit 12-1 and the comparison result by the comparison unit 22 in the second AD conversion unit 12-2 are included.
  • Correction data may be calculated based on an average of search data detected based on the search data.
  • FIG. 13 shows a configuration of the first AD conversion unit 12-1 and the second AD conversion unit 12-2 included in the AD conversion apparatus 10 according to the modification of the present embodiment. Since the AD conversion apparatus 10 according to this modification employs substantially the same configuration and function as the AD conversion apparatus 10 described with reference to FIGS. 1 to 12, the configuration and function substantially the same as the members shown in FIGS. The same reference numerals are given to the members, and the description will be omitted except for the differences.
  • the AD conversion apparatus 10 includes a plurality of differential AD conversion units 12.
  • the AD conversion apparatus 10 includes a first AD conversion unit 12-1 and a second AD conversion unit 12-2.
  • Each AD converter 12 outputs digital output data D OUT corresponding to a differential analog input voltage (V IN P, V IN N).
  • Each of the differential AD conversion units 12 according to this modification includes a positive DA converter 20-P, a negative DA converter 20-N, a comparison unit 22, and a control unit 24.
  • the negative DA converter 20-N receives the negative input data and outputs a voltage corresponding to the negative input data. Further, the negative DA converter 20-N samples the negative input voltage V IN N at the time of sampling, and holds the sampled negative input voltage V IN N at the time of holding. The negative-side DA converter 20-N subtracts the negative-side input voltage V IN N from the output voltage corresponding to the negative-side input data when the negative-side input data is given at the time of holding. It outputs a difference voltage V R N of the negative side.
  • Each of the positive DA converter 20-P and the negative DA converter 20-N may have the same configuration as the DA converter 20 shown in FIG. That is, each of the positive DA converter 20-P and the negative DA converter 20-N includes a main DA converter 30, a correction data output unit 32, a sub DA converter 34, an adder 36, and the like. May be included.
  • Comparing unit 22 a voltage obtained by subtracting the output voltage of the positive side of the DA converter 20 a negative side of the DA converter 20 from the output voltage from an input voltage V IN of the positive-side voltage and a negative side obtained by subtracting the input voltage V IN of the Output the comparison result.
  • the comparison unit 22 outputs the output voltage output from the output terminal 26 of the positive DA converter 20-P and the output voltage output from the output terminal 26 of the negative DA converter 20-N. The result of comparing is output.
  • the control unit 24 gives positive input data to the positive DA converter 20-P. Further, the control unit 24 provides the negative side DA converter 20-N with the positive side input data and the negative side input data in which the positive and negative signs are inverted.
  • the control unit 24 detects the data values of the positive side input data and the negative side input data such that the output voltages of the positive side DA converter 20 and the negative side DA converter 20 substantially match. That is, the difference between the control unit 24 includes a difference voltage between the input voltage V IN N positive-side input voltage V IN P and the negative side, the positive side of the differential voltage V R P and the negative side of the differential voltage V R N Positive input data and negative input data that match the voltage are detected.
  • the control unit 24 outputs the detected data value as digital output data D OUT corresponding to the input voltage VIN .
  • the inter-output-terminal switch 16 includes the output terminal 26 in the positive DA converter 20-P of the first AD converter 12-1, and the negative side of the second AD converter 12-2. Whether the output terminals 26 of the DA converter 20-N are connected or not is switched. Further, the output terminal switch 16 includes an output terminal 26 in the negative DA converter 20-N of the first AD converter 12-1, and a positive DA converter of the second AD converter 12-2. Whether to connect the output terminals 26 in 20-P is switched.
  • the adjusting unit 18 corresponds to the same bit, the positive DA converter 20-P of the first AD converting unit 12-1 and the negative side of the second AD converting unit 12-2.
  • Bit capacitors in the DA converter 20-N are connected in series.
  • the adjusting unit 18 discharges the bit capacitor in advance and sets the initial charge accumulated in the bit capacitor to zero. Then, the adjusting unit 18 adjusts the capacitance of at least one bit capacitor so that the voltage between the two bit capacitors approaches the midpoint of the voltage across the two bit capacitors.
  • the adjustment unit 18 can adjust the input / output characteristic of the DA converter 20 in the first AD conversion unit 12-1 to a predetermined characteristic. Further, the adjusting unit 18 can match the input / output characteristics of the first differential AD converter 12-1 with the input / output characteristics of the second differential AD converter 12-2. Thereby, according to AD converter 10, differential AD conversion with a small linearity error and high precision can be performed.

Landscapes

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Abstract

　入力データの各ビットに対応する複数のビットコンデンサを含むＤＡ変換器と、ＤＡ変換器の出力電圧からアナログの入力電圧を減じた差分電圧を基準電圧と比較する比較部と、差分電圧が基準電圧と略一致するような入力データのデータ値を検出して当該データ値を入力電圧に応じたデジタルデータとして出力する制御部とをそれぞれ有する第１のＡＤ変換部および第２のＡＤ変換部と、同一のビットに対応する、第１のＡＤ変換部のＤＡ変換器および第２のＡＤ変換部のＤＡ変換器内のビットコンデンサ同士を直列に接続して、２つのビットコンデンサ間の電圧が、２つのビットコンデンサの両端電圧の中点に近づくように少なくとも一方のビットコンデンサの容量を調整する調整部と、を備えるＡＤ変換装置を提供する。

Description

ＡＤ変換装置、ＤＡ変換装置および調整方法
　本発明は、ＡＤ変換装置、ＤＡ変換装置および調整方法に関する。特に本発明は、複数のＤＡ変換器を有するＡＤ変換装置、ＤＡ変換装置および調整方法に関する。米国において本出願は、米国出願１２／３４２０７８（出願日：２００８年１２月２３日）の継続出願である。
　電荷再配分型のＡＤ変換装置が知られている（例えば、特許文献１参照。）。特許文献１に記載されたＡＤ変換装置は、容量アレイ型のメインＤＡ変換器と、容量アレイ型の補正ＤＡ変換器と、コンパレータと、コントロールロジックとを備える。
　メインＤＡ変換器は、コントロールロジックから与えられたデータに応じたアナログ電圧を出力する。補正ＤＡ変換器は、メインＤＡ変換器の１ＬＳＢ未満の分解能を表すデータがコントロールロジックから与えられ、与えられたデータに応じたアナログ電圧を出力する。コンパレータは、メインＤＡ変換器から出力された電圧および補正ＤＡ変換器から出力された電圧を加算した加算電圧と、入力電圧とを比較する。
　コントロールロジックは、メインＤＡ変換器および補正ＤＡ変換器に与えるデータを変化させて、入力電圧と加算電圧とが一致するデータをサーチする。そして、コントロールロジックは、入力電圧と加算電圧とが一致したデータを外部に出力する。
　ここで、コントロールロジックは、メインＤＡ変換器のＤＮＬ（Ｄｉｆｆｅｒｅｎｔｉａｌ　Ｎｏｎ　Ｌｉｎｅａｒｉｔｙ）に応じて補正されたデータを、メインＤＡ変換器および補正ＤＡ変換器に与える。より詳しくは、コントロールロジックは、ＤＮＬに応じて補正されたデータの整数部をメインＤＡ変換器に与える。また、コントロールロジックは、ＤＮＬに応じて補正されたデータの小数部を補正ＤＡ変換器に与える。これにより、特許文献１に記載されたＡＤ変換装置は、１ＬＳＢ未満の精度でＤＮＬが補正された電圧を出力することができる。
　また、複数のＡＤ変換器を備えるインタリーブ型のＡＤ変換装置が知られている。また、正側ＡＤ変換器および負側ＡＤ変換器を備え、差動信号をＡＤ変換する差動型のＡＤ変換装置も知られている。
　ところで、インタリーブ型および差動型のような複数のＡＤ変換器を備えるＡＤ変換装置は、それぞれのＡＤ変換器のリニアリティ誤差が小さくても、複数のＡＤ変換器の互いのゲインが異なる場合、全体として大きなリニアリティ誤差を発生する。従って、校正用ＤＡコンバータを用いてそれぞれのＡＤ変換器の入出力特性を精度良く測定し、これらの測定結果に基づきそれぞれのＡＤ変換器の入出力特性を補正することにより、ＡＤ変換装置の全体のリニアリティ誤差を小さくしていた。
　しかし、このようにリニアリティ誤差を補正する場合、精度の良い校正用ＤＡコンバータを用いなければならない。従って、このようなＡＤ変換装置は、コストが高くなってしまっていた。
米国特許公開公報　ＵＳ２００７／０１３２６２６
　そこで本発明の１つの側面においては、上記の課題を解決することのできるＡＤ変換装置、ＤＡ変換装置および調整方法を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
　本発明の第１の態様によると、入力データの各ビットに対応する複数のビットコンデンサを含むＤＡ変換器と、前記ＤＡ変換器の出力電圧からアナログの入力電圧を減じた差分電圧を基準電圧と比較する比較部と、前記差分電圧が前記基準電圧と略一致するような前記入力データのデータ値を検出して当該データ値を前記入力電圧に応じたデジタルデータとして出力する制御部とをそれぞれ有する第１のＡＤ変換部および第２のＡＤ変換部と、同一のビットに対応する、前記第１のＡＤ変換部の前記ＤＡ変換器および前記第２のＡＤ変換部の前記ＤＡ変換器内のビットコンデンサ同士を直列に接続して、２つのビットコンデンサ間の電圧が、２つのビットコンデンサの両端電圧の中点に近づくように少なくとも一方のビットコンデンサの容量を調整する調整部と、を備えるＡＤ変換装置、および、調整方法を提供する。
　本発明の第２の態様によると、入力データの各ビットに対応する複数のビットコンデンサを有する第１ＤＡ変換器および第２ＤＡ変換器と、同一のビットに対応する前記第１ＤＡ変換器および前記第２ＤＡ変換器のビットコンデンサ同士を直列に接続して、２つのビットコンデンサ間の電圧が、２つのビットコンデンサの両端電圧の中点に近づくように少なくとも一方のビットコンデンサの容量を調整する調整部と、を備えるＤＡ変換装置を提供する。
　なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
図１は、本実施形態に係るＡＤ変換装置１０の構成を示す。 図２は、各ＡＤ変換部１２の構成を示す。 図３は、補正データ出力部３２の構成の一例を、メインＤＡ変換器３０、サブＤＡ変換器３４および加算部３６とともに示す。 図４は、ＡＤ変換装置１０によるＡＤ変換処理フローを示す。 図５は、調整部１８による、複数のＡＤ変換部１２の調整処理フローを示す。 図６は、電荷再配分型のメインＤＡ変換器３０の構成の第１例を示す。 図７は、電荷再配分型のメインＤＡ変換器３０の構成の第２例を示す。 図８は、電荷再配分型のメインＤＡ変換器３０の構成の第３例を示す。 図９は、調整部１８の処理フローのより具体的な一例を示す。 図１０は、図９のステップＳ３１において、第１のＡＤ変換部１２－１内の比較部２２のオフセット誤差を測定する場合の制御例を示す。 図１１は、図９のステップＳ３２において、第１のＡＤ変換部１２－１内のＤＡ変換器２０について、一の補正対象ビットに対応するビット毎の補正データを測定する場合の制御例を示す。 図１２は、図９のステップＳ３８において、第１の出力端子間スイッチ１６－１を接続状態として、第２のＡＤ変換部１２－２内のＤＡ変換器２０について、一の補正対象ビットに対応するビット毎の補正データを測定する場合の制御例を示す。 図１３は、本実施形態の変形例に係るＡＤ変換装置１０が備える第１のＡＤ変換部１２－１および第２のＡＤ変換部１２－２の構成を示す。
　以下、発明の実施の形態を通じて本発明の（一）側面を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　図１は、本実施形態に係るＡＤ変換装置１０の構成を示す。ＡＤ変換装置１０は、アナログの入力電圧ＶＩＮをＡＤ変換してデジタルの出力データを出力する。
　ＡＤ変換装置１０は、複数のＡＤ変換部１２と、多重化部１４と、複数の出力端子間スイッチ１６と、調整部１８とを備える。本実施形態において、ＡＤ変換装置１０は、複数のＡＤ変換部１２として第１～第４のＡＤ変換部１２－１～１２－４を備え、複数の出力端子間スイッチ１６として第１～第３の出力端子間スイッチ１６－１～１６－３を備える。
　各ＡＤ変換部１２は、逐次比較型のＡＤ変換を行う。各ＡＤ変換部１２は、入力データの各ビットに対応する複数のビットコンデンサを含むＤＡ変換器を有する。複数のビットコンデンサは、ＤＡ変換器の出力端子に接続される。
　また、複数のＡＤ変換部１２は、入力電圧ＶＩＮをインタリーブしてＡＤ変換してデジタルの出力データＤＯＵＴとして出力してよい。即ち、各ＡＤ変換部１２は、互いに位相が異なる同一周波数のサンプリングクロックが与えられ、与えられたサンプリングクロックのタイミングにおいて入力電圧ＶＩＮをサンプルしてＡＤ変換してよい。
　多重化部１４は、複数のＡＤ変換部１２から出力された出力データのそれぞれを、位相順に巡回的に選択して多重化する。そして、多重化部１４は、多重化した出力データ列を出力する。このような多重化部１４は、サンプリングクロックの周波数より高い変換周波数により入力電圧ＶＩＮをＡＤ変換した場合と同等の出力データ列を出力することができる。
　複数の出力端子間スイッチ１６のそれぞれは、複数のＡＤ変換部１２のうちの隣接する２個のＡＤ変換部１２内のＤＡ変換器における出力端子同士を接続するか否かを切り換える。本例において、第１の出力端子間スイッチ１６－１は、第１のＡＤ変換部１２－１内のＤＡ変換器における出力端子と、第２のＡＤ変換部１２－２内のＤＡ変換器における出力端子とを接続するか否かを切り換える。第２の出力端子間スイッチ１６－２は、第２のＡＤ変換部１２－２内のＤＡ変換器における出力端子と、第３のＡＤ変換部１２－３内のＤＡ変換器における出力端子とを接続するか否かを切り換える。第３の出力端子間スイッチ１６－３は、第３のＡＤ変換部１２－３内のＤＡ変換器における出力端子と、第４のＡＤ変換部１２－４内のＤＡ変換器における出力端子とを接続するか否かを切り換える。
　調整部１８は、複数のＡＤ変換部１２のそれぞれにおける入力電圧に対する出力データの特性（即ち、入出力特性）を調整する。より詳しくは、調整部１８は、第１の出力端子間スイッチ１６－１を接続状態として、第１のＡＤ変換部１２－１のＤＡ変換器および第２のＡＤ変換部１２－２のＤＡ変換器内の同一のビットに対応するビットコンデンサ同士を直列に接続する。この場合において、調整部１８は、ビットコンデンサを予め放電して、ビットコンデンサが蓄積する初期電荷を０とする。そして、調整部１８は、同一のビットに対応する、２つのビットコンデンサ間の電圧が、２つのビットコンデンサの両端電圧の中点に近づくように少なくとも一方のビットコンデンサの容量を調整する。これにより、調整部１８は、第１のＡＤ変換部１２－１のＤＡ変換器および第２のＡＤ変換部１２－２のＤＡ変換器内の同一のビットに対応するビットコンデンサの容量を、一致させることができる。
　更に、調整部１８は、第２の出力端子間スイッチ１６－２を接続状態として、第２のＡＤ変換部１２－２のＤＡ変換器および第３のＡＤ変換部１２－３のＤＡ変換器内の同一のビットに対応するビットコンデンサ同士を直列に接続する。この場合も、調整部１８は、ビットコンデンサを予め放電して、ビットコンデンサが蓄積する初期電荷を０とする。そして、調整部１８は、同一のビットに対応する、２つのビットコンデンサ間の電圧が、２つのビットコンデンサの両端電圧の中点に近づくように、第３のＡＤ変換部１２－３のＤＡ変換器内のビットコンデンサの容量を調整する。これにより、調整部１８は、第３のＡＤ変換部１２－３のＤＡ変換器のビットコンデンサの容量を、第２のＡＤ変換部１２－２のＤＡ変換器内の同一のビットに対応するビットコンデンサの容量に一致させることができる。
　更に、調整部１８は、第３の出力端子間スイッチ１６－３を接続状態として、第３のＡＤ変換部１２－３のＤＡ変換器および第４のＡＤ変換部１２－４のＤＡ変換器内の同一のビットに対応するビットコンデンサ同士を直列に接続する。この場合も、調整部１８は、ビットコンデンサを予め放電して、ビットコンデンサが蓄積する初期電荷を０とする。そして、調整部１８は、同一のビットに対応する、２つのビットコンデンサ間の電圧が、２つのビットコンデンサの両端電圧の中点に近づくように、第４のＡＤ変換部１２－４のＤＡ変換器内のビットコンデンサの容量を調整する。これにより、調整部１８は、第４のＡＤ変換部１２－４のＤＡ変換器のビットコンデンサの容量を、第３のＡＤ変換部１２－３のＤＡ変換器内の同一のビットに対応するビットコンデンサの容量に一致させることができる。
　図２は、各ＡＤ変換部１２の構成を示す。なお、各ＡＤ変換部１２は、内部の構成が互いに同一であってよい。
　ＡＤ変換部１２は、ＤＡ変換器２０と、比較部２２と、制御部２４とを有する。ＡＤ変換部１２は、アナログの入力電圧ＶＩＮに応じた所定数ビットのデジタルの出力データＤＯＵＴを出力する。
　ＤＡ変換器２０は、制御部２４から与えられたデジタルの入力データに応じたアナログの電圧を発生する。本実施形態において、ＤＡ変換器２０は、メインＤＡ変換器３０と、補正データ出力部３２と、サブＤＡ変換器３４と、加算部３６とを有する。
　メインＤＡ変換器３０は、制御部２４から入力データが与えられる。メインＤＡ変換器３０は、与えられた入力データに応じたメイン電圧を出力する。そして、メインＤＡ変換器３０は、メイン電圧を当該ＤＡ変換器２０の出力端子２６に与える。
　本実施形態において、メインＤＡ変換器３０は、入力データの各ビットに対応する複数のビットコンデンサを含むコンデンサラダー回路を有する、電荷再配分型のＤＡ変換器である。即ち、メインＤＡ変換器３０は、サンプル時において、入力電圧ＶＩＮに応じた電荷をコンデンサラダー回路に取り込むことにより入力電圧ＶＩＮをサンプルする。メインＤＡ変換器３０は、ホールド時において、コンデンサラダー回路に取り込んだ電荷を外部に放出させずに、入力電圧ＶＩＮをホールドする。さらに、メインＤＡ変換器３０は、ホールド時において、制御部２４から入力データを受けて、入力データに応じた電圧から入力電圧ＶＩＮを減じたメイン電圧を出力する。
　補正データ出力部３２は、制御部２４から入力データが与えられる。補正データ出力部３２は、与えられた入力データに応じた補正データを出力する。補正データ出力部３２は、当該入力データに応じたメインＤＡ変換器３０の理想的な電圧と、当該入力データに応じたメインＤＡ変換器３０の実際の出力電圧との誤差（リニアリティ誤差）を、相殺する電圧（補正電圧）をサブＤＡ変換器３４から出力させる補正データを出力してよい。さらに、補正データ出力部３２は、リニアリティ誤差に加えて比較部２２におけるオフセット誤差も相殺する電圧を、サブＤＡ変換器３４から出力させる補正データを出力してもよい。
　サブＤＡ変換器３４は、補正データ出力部３２が出力する補正データが与えられる。サブＤＡ変換器３４は、与えられた補正データに応じた補正電圧を出力する。
　本実施形態において、サブＤＡ変換器３４は、補正データの各ビットに対応する少なくとも１つの補正コンデンサを含むコンデンサラダー回路を有する、電荷再配分型のＤＡ変換器である。即ち、サブＤＡ変換器３４は、サンプル時において、入力電圧ＶＩＮに応じた電荷をコンデンサラダー回路に取り込むことにより入力電圧ＶＩＮをサンプルする。サブＤＡ変換器３４は、ホールド時において、コンデンサラダー回路に取り込んだ電荷を外部に放出させずに、入力電圧ＶＩＮをホールドする。さらに、サブＤＡ変換器３４は、ホールド時において、補正データ出力部３２から補正データを受けて、補正データに応じた電圧から入力電圧ＶＩＮを減じた補正電圧を出力する。
　加算部３６は、サブＤＡ変換器３４から出力された補正電圧を、メインＤＡ変換器３０から出力されたメイン電圧に加算する。加算部３６は、一例として、サブＤＡ変換器３４の出力端とメインＤＡ変換器３０の出力端とを接続する接続ノードであってよい。このような本実施形態に係るＤＡ変換器２０は、ホールド時において、入力データに応じた電圧からアナログの入力電圧ＶＩＮを減じた差分電圧ＶＲを出力端子２６から出力することができる。
　比較部２２は、入力データに応じたＤＡ変換器２０の出力電圧からアナログの入力電圧ＶＩＮを減じた差分電圧ＶＲを、基準電圧（例えばコモン電圧）と比較する。本実施形態において、比較部２２は、ＤＡ変換器２０の出力端子２６から出力された差分電圧ＶＲと基準電圧とを比較して、比較結果を出力する。比較部２２は、一例として、比較電圧ＶＲのいずれが大きいかを表す論理値を、比較結果として出力してよい。
　制御部２４は、差分電圧ＶＲが基準電圧と略一致するような入力データのデータ値を検出して当該データ値を入力電圧ＶＩＮに応じたデジタルの出力データＤＯＵＴとして出力する。より詳しくは、制御部２４は、入力電圧ＶＩＮのホールド中に、ＤＡ変換器２０に対して、出力データＤＯＵＴと例えば同一ビット数の入力データを与える。制御部２４は、入力データを変化させ、変化させた入力データの各値での比較部２２の比較結果に基づき入力電圧ＶＩＮと差分電圧ＶＲとが一致する入力データを検出する。制御部２４は、一例として、入力電圧ＶＩＮと差分電圧ＶＲとが一致する入力データを、逐次比較処理により検出してよい。
　制御部２４は、一例として、入力電圧ＶＩＮ以下の最大の差分電圧ＶＲを発生させる入力データ、または、入力電圧ＶＩＮ以上の最小の差分電圧ＶＲを発生させる入力データを、入力電圧ＶＩＮと差分電圧ＶＲとが一致する入力データとして検出してよい。そして、このような制御部２４は、検出した入力データを出力データＤＯＵＴとして出力する。
　なお、メインＤＡ変換器３０およびサブＤＡ変換器３４は、サンプル／ホールド機能を有さない構成であってよい。すなわち、メインＤＡ変換器３０およびサブＤＡ変換器３４は、入力電圧ＶＩＮが与えられず、入力データに応じた電圧を出力する機能のみを有する構成であってよい。この場合、ＡＤ変換部１２は、入力電圧ＶＩＮをサンプルおよびホールドするサンプルホールド回路と、減算部とを更に備える。減算部は、ＤＡ変換器２０から出力された電圧からサンプルホールド回路によりサンプルされた入力電圧ＶＩＮを減じた差分電圧ＶＲを、比較部２２に与える。これにより、比較部２２は、入力電圧ＶＩＮと差分電圧ＶＲとを比較した比較結果を出力することができる。
　また、メインＤＡ変換器３０およびサブＤＡ変換器３４がサンプル／ホールド機能を有する場合であっても、ＡＤ変換部１２は、別個のサンプルホールド回路を、更に備えてよい。この場合、ＡＤ変換部１２は、ＤＡ変換器２０の前段にサンプルホールド回路を更に備える。
　図３は、補正データ出力部３２の構成の一例を、メインＤＡ変換器３０、サブＤＡ変換器３４および加算部３６とともに示す。ＤＡ変換器２０は、一例として、入力データの複数のビットのそれぞれに対応して、ビット毎の補正データが設定されてよい。ビット毎の補正データは、一例として、対象のビットの値が１、他のビットの値が０とされた入力データに対する補正データと同一であってよい。
　このような場合、補正データ出力部３２は、入力データの値が１のビットに対応するビット毎の補正データを累加算して、累加算結果を補正データとしてサブＤＡ変換器３４に出力する。これにより、補正データ出力部３２は、メインＤＡ変換器３０のリニアリティ誤差を、サブＤＡ変換器３４により補正させることができる。
　さらに、メインＤＡ変換器３０のリニアリティ誤差は、入力データの全てのビットのうち上位側のビットの誤差に大きく依存する場合がある。そこで、ＤＡ変換器２０は、一例として、入力データの上位側の一部のビットが、補正対象ビットとして定められてよい。そして、補正データ出力部３２は、入力データの１以上の補正対象ビットのうち値が１の補正対象ビットに対応するビット毎の補正データを累加算して、累加算結果を補正データとして出力してよい。
　補正データ出力部３２は、一例として、メモリ７２と、補正データ生成部７４とを含んでよい。メモリ７２は、補正対象ビットのビット毎の補正データを記憶する。
　補正データ生成部７４は、入力データを制御部２４から受ける。補正データ生成部７４は、入力データの１以上の補正対象ビットのうち、値が１の補正対象ビットを選択する。補正データ生成部７４は、選択した補正対象ビットに対応するビット毎の補正データをメモリ７２から読み出して、読み出したビット毎の補正データを累加算する。そして、補正データ生成部７４は、累加算結果を、補正データとして出力する。このようにして、補正データ出力部３２は、ビット毎の補正データを累加算した補正データを出力することができる。
　図４は、ＡＤ変換装置１０によるＡＤ変換処理フローを示す。ＡＤ変換装置１０は、ＡＤ変換周期（サンプリング周期）毎に、ステップＳ１２～ステップＳ１４の処理を繰返し実行する（Ｓ１１、Ｓ１５）。
　まず、ＡＤ変換装置１０は、入力電圧ＶＩＮをサンプルする（Ｓ１２）。本実施形態において、メインＤＡ変換器３０およびサブＤＡ変換器３４は、入力電圧ＶＩＮに応じた電荷をコンデンサラダー回路に取り込む。
　続いて、ＡＤ変換装置１０は、サンプルした入力電圧ＶＩＮをホールドする。本実施形態において、メインＤＡ変換器３０およびサブＤＡ変換器３４は、コンデンサラダー回路に取り込んだ電荷を、外部に放出させないように制御する。そして、ＡＤ変換装置１０は、入力電圧ＶＩＮのホールド中において、入力電圧ＶＩＮに応じたデジタル値を表す出力データＤＯＵＴを逐次比較処理により検出する（Ｓ１３）。
　出力データＤＯＵＴの検出が完了すると、続いて、ＡＤ変換装置１０は、検出した出力データＤＯＵＴを外部に出力する。なお、ＡＤ変換装置１０は、当該ＡＤ変換周期において検出した出力データＤＯＵＴを、当該ＡＤ変換周期以降の周期において出力してもよい。
　ＡＤ変換装置１０は、以上のステップＳ１２～ステップＳ１４の処理を、ＡＤ変化処理の終了命令が与えられるまで繰り返す。これにより、ＡＤ変換装置１０は、アナログ電圧信号をデジタルデータ系列に変換することができる。
　図５は、調整部１８による複数のＡＤ変換部１２の調整処理フローを示す。本実施形態において、調整部１８は、ＡＤ変換処理に先立って、第１のＡＤ変換部１２－１から第４のＡＤ変換部１２－４を順次に１ずつ選択して、内部のＤＡ変換器２０における補正データを調整する調整処理を行う。
　まず、調整部１８は、第１のＡＤ変換部１２－１のＤＡ変換器２０を調整する第１調整処理（Ｓ２１）を実行する。第１調整処理において、調整部１８は、当該ＤＡ変換器２０が出力する電圧を入力データに応じた電圧に近づけるように補正データを校正する。この場合において、調整部１８は、第１のＡＤ変換部１２－１内の比較部２２が出力する、第１のＡＤ変換部１２－１のＤＡ変換器２０の出力電圧および基準電圧の比較結果に基づいて、補正データを校正してよい。これにより、調整部１８は、第１のＡＤ変換部１２－１のＤＡ変換器内の各ビットコンデンサの容量を、予め定められた値に調整することができる。
　続いて、調整部１８は、第１の調整処理の後に、第２のＡＤ変換部１２－２のＤＡ変換器２０を調整する第２調整処理（Ｓ２２）を実行する。第２調整処理において、調整部１８は、第１の出力端子間スイッチ１６－１を接続状態として、第１のＡＤ変換部１２－１内の少なくとも１つの補正コンデンサによって容量が補正されたビットコンデンサと、第２のＡＤ変換部１２－２内の少なくとも１つの補正コンデンサによって容量が補正された、第１のＡＤ変換部１２－１と同一のビットに対応するビットコンデンサとを直列に接続する。この場合において、調整部１８は、ビットコンデンサを予め放電して、ビットコンデンサが蓄積する初期電荷を０とする。そして、調整部１８は、２つのビットコンデンサ間の電圧が、２つのビットコンデンサの両端電圧の中点に近づくように第２のＡＤ変換部１２－２内の補正データ出力部３２が出力する補正データを調整してよい。これにより、調整部１８は、第１のＡＤ変換部１２－１のＤＡ変換器および第２のＡＤ変換部１２－２のＤＡ変換器内の同一のビットに対応するビットコンデンサ同士の容量を、一致させるように調整することができる。
　また、第２調整処理において、調整部１８は、第１のＡＤ変換部１２－１および第２のＡＤ変換部１２－２の少なくとも一方の比較部２２が出力する、２つのビットコンデンサの間の電圧および基準電圧の比較結果に基づいて、補正データを調整してよい。これに代えて、調整部１８は、第１のＡＤ変換部１２－１および第２のＡＤ変換部１２－２の比較部２２が出力する、２つのビットコンデンサの間の電圧および基準電圧の比較結果に基づいて、補正データを補正してもよい。
　続いて、調整部１８は、第２調整処理の後に、第３のＡＤ変換部１２－３のＤＡ変換器２０を調整する第３調整処理（Ｓ２３）を実行する。第３調整処理において、調整部１８は、第２のＡＤ変換部１２－２を基準として、第２調整処理と同様に、第３のＡＤ変換部１２－３内の補正データ出力部３２が出力する補正データを調整する。
　即ち、第３調整処理（Ｓ２３）において、調整部１８は、第２の出力端子間スイッチ１６－２を接続状態として、第２のＡＤ変換部１２－２内の少なくとも１つの補正コンデンサによって容量が補正されたビットコンデンサと、第３のＡＤ変換部１２－３内の少なくとも１つの補正コンデンサによって容量が補正された、第２のＡＤ変換部１２－２と同一のビットに対応するビットコンデンサとを直列に接続する。この場合も、調整部１８は、ビットコンデンサを予め放電して、ビットコンデンサが蓄積する初期電荷を０とする。そして、調整部１８は、２つのビットコンデンサの間の電圧が、２つのビットコンデンサの両端電圧の中点に近づくように第３のＡＤ変換部１２－３内の補正データ出力部３２が出力する補正データを調整する。これにより、調整部１８は、第３のＡＤ変換部１２－３のＤＡ変換器内の各ビットコンデンサの容量を、第２のＡＤ変換部１２－２のＤＡ変換器内の同一のビットに対応するビットコンデンサ同士の容量に、一致させるように調整することができる。
　続いて、調整部１８は、第３調整処理の後に、第４のＡＤ変換部１２－４のＤＡ変換器２０を調整する第４調整処理（Ｓ２４）を実行する。第４調整処理において、調整部１８は、第３のＡＤ変換部１２－３を基準として、第３調整処理と同様に、第４のＡＤ変換部１２－４内の補正データ出力部３２が出力する補正データを調整する。これにより、調整部１８は、第４のＡＤ変換部１２－４のＤＡ変換器内の各ビットコンデンサの容量を、第３のＡＤ変換部１２－３のＤＡ変換器内の同一のビットに対応するビットコンデンサ同士の容量に、一致させるように調整することができる。
　以上の処理により、調整部１８は、第１のＡＤ変換部１２－１内のＤＡ変換器２０の入出力特性を予め定められた特性に調整することができる。さらに、調整部１８は、第２～第４のＡＤ変換部１２－２～１２－４内の各ＤＡ変換器２０の入出力特性を、第１のＤＡ変換器２０－１内のＤＡ変換器２０の入出力特性に一致させることができる。
　このようなＡＤ変換装置１０によれば、複数のＡＤ変換部１２のそれぞれの入出力特性を、簡単に精度良く一致させることができる。これにより、ＡＤ変換装置１０によれば、リニアリティ誤差の小さい精度の良いＡＤ変換を実行することができる。
　図６は、電荷再配分型のメインＤＡ変換器３０の構成の第１例を示す。図７は、電荷再配分型のメインＤＡ変換器３０の構成の第２例を示す。図８は、電荷再配分型のメインＤＡ変換器３０の構成の第３例を示す。なお、メインＤＡ変換器３０およびサブＤＡ変換器３４は、与えられるデータ（入力データまたは補正データ）のビット数が異なる点、および、メインＤＡ変換器３０においてビットコンデンサ５４と称している部材が、サブＤＡ変換器３４においては補正コンデンサと称される部材となる点において相違する。しかし、メインＤＡ変換器３０およびサブＤＡ変換器３４は、その他の点においては略同一機能および構成を有するので、図６、図７および図８においてサブＤＡ変換器３４についての説明を省略する。
　メインＤＡ変換器３０は、サンプルスイッチ５０と、ダミーコンデンサ５２と、ダミー用スイッチ５３と、複数のビットコンデンサ５４と、複数の第１スイッチ５６とを備える。サンプルスイッチ５０は、当該メインＤＡ変換器３０の出力端６２と、基準電位との間に配置される。サンプルスイッチ５０は、サンプル時において、出力端６２と基準電位とを短絡する。サンプルスイッチ５０は、ホールド時において、出力端６２と基準電位とを開放する。
　ダミーコンデンサ５２は、一端がダミー用スイッチ５３を介して基準電位または入力電圧ＶＩＮに接続される。また、ダミーコンデンサ５２は、基準電位または入力電圧ＶＩＮが接続されていない他端（以下、ダミーコンデンサ５２の他端という。）が出力配線６４を介して、当該メインＤＡ変換器３０の出力端６２に接続される。ダミー用スイッチ５３は、サンプル時において、ダミーコンデンサ５２の出力配線６４が接続されていない一端を、入力電圧ＶＩＮに接続する。ダミー用スイッチ５３は、ホールド時において、ダミーコンデンサ５２の出力配線６４が接続されていない一端を、基準電位に接続する。
　複数のビットコンデンサ５４のそれぞれは、入力データの複数のビットのそれぞれに対応して設けられ、入力データの各ビットの重みに応じた容量を有する。メインＤＡ変換器３０は、一例として、入力データの下位１ビット目（最下位ビット）に対応する第１のビットコンデンサ５４－１と、入力データの下位２ビット目に対応する第２のビットコンデンサ５４－２と、…、入力データの最上位ビットに対応する第Ｎ（Ｎは入力データのビット数）のビットコンデンサ５４－Ｎとを備えてよい。
　複数のビットコンデンサ５４のそれぞれは、一端が、ダミーコンデンサ５２の他端と出力端６２との間を接続する出力配線６４に、接続される。さらに、複数のビットコンデンサ５４は、一例として、当該メインＤＡ変換器３０の出力端６２側の出力配線６４に、より上位のビットに対応するビットコンデンサ５４が接続される。なお、複数のビットコンデンサ５４は、サブＤＡ変換器３４においては、補正データの複数のビットのそれぞれに対応して設けられ、補正データの各ビットの重みに応じた容量を有する補正コンデンサとして機能する。
　複数の第１スイッチ５６は、入力データの複数のビットに対応して設けられる。メインＤＡ変換器３０は、一例として、入力データの下位から１ビット目に対応する第１の第１スイッチ５６－１と、入力データの下位から２ビット目に対応する第２の第１スイッチ５６－２と、…、入力データの最上位ビットに対応する第Ｎの第１スイッチ５６－Ｎとを備えてよい。
　複数の第１スイッチ５６のそれぞれは、サンプル時において、対応するビットコンデンサ５４の出力配線６４が接続されていない他端（以下、ビットコンデンサ５４の他端という。）を、入力電圧ＶＩＮに接続する。また、複数の第１スイッチ５６のそれぞれは、ホールド時において、対応するビットコンデンサ５４の他端を、入力データの対応するビットの値に応じて、参照電位または基準電位に接続する。複数の第１スイッチ５６のそれぞれは、一例として、入力データの対応するビットの値が１の場合、対応するビットコンデンサ５４の他端を参照電位ＶＲＥＦに接続してよい。複数の第１スイッチ５６のそれぞれは、一例として、入力データの対応するビットの値が０の場合、対応するビットコンデンサ５４の他端を基準電位に接続してよい。
　さらに、メインＤＡ変換器３０は、図７および図８に示されるように、少なくとも１つの直列コンデンサ６０を更に備えてもよい。直列コンデンサ６０は、出力配線６４上に直列に挿入して配置される。すなわち、各直列コンデンサ６０は、隣接する２つのビットコンデンサ５４の間の出力配線６４に、挿入して配置される。直列コンデンサ６０を備えるメインＤＡ変換器３０は、出力端６２側から見た全体の合成容量を小さくすることができる。
　メインＤＡ変換器３０は、図７に示されるように、隣接する２つのビットコンデンサ５４の全ての間に、直列コンデンサ６０を備えてよい。これに代えて、メインＤＡ変換器３０は、図８に示されるように、隣接する２つのビットコンデンサ５４の全ての間のうちのいずれかに、直列コンデンサ６０を備えてもよい。
　このようなメインＤＡ変換器３０は、一のビットコンデンサ５４の容量が、当該一のビットコンデンサ５４より下位のビット側の出力配線６４に接続された、ビットコンデンサ５４、直列コンデンサ６０およびダミーコンデンサ５２の合成容量と同一とされるように、それぞれのコンデンサの容量が設定される。すなわち、ｋビット目のビットコンデンサ５４の容量Ｃｋと、当該ｋビット目のビットコンデンサ５４が接続された出力配線６４の接続点から下位側（ダミーコンデンサ５２側）を見た回路の合成容量とが同一となるように、それぞれのコンデンサの容量が設定される。これにより、メインＤＡ変換器３０は、入力データの複数のビットの各値に応じて、対応するビットの重みに比例した容量を、参照電位ＶＲＥＦまたは基準電位に切り換えて接続することができる。
　このような電荷再配分型のメインＤＡ変換器３０は、サンプル時において、サンプルスイッチ５０がオンして出力端６２が基準電位に接続され、且つ、複数の第１スイッチ５６が入力電圧ＶＩＮを選択して複数のビットコンデンサ５４の他端のそれぞれに入力電圧ＶＩＮが印加される。これによりメインＤＡ変換器３０は、サンプル時において、入力電圧ＶＩＮに応じた電荷を取り込んで、入力電圧ＶＩＮをサンプルすることができる。
　また、このような電荷再配分型のメインＤＡ変換器３０は、ホールド時において、サンプルスイッチ５０がオフして出力端６２が開放され、且つ、複数のビットコンデンサ５４の他端のそれぞれに対する入力電圧ＶＩＮの印加が停止される。これにより、メインＤＡ変換器３０は、ホールド時において、入力電圧ＶＩＮに応じた電荷を外部に放出させないので、出力端６２に対して入力電圧ＶＩＮの逆電圧（－ＶＩＮ）を印加して、この電圧をホールドすることができる。
　これに加えて、ホールド時において、複数のビットコンデンサ５４のそれぞれは、入力データの対応するビットの値が１の場合には他端に参照電位ＶＲＥＦが接続され、入力データの対応するビットの値が０の場合には他端に基準電位が接続される。これにより、出力端６２は、値が１のビットの重みを合計した値に比例した容量を介して参照電位ＶＲＥＦに接続され、値が０のビットの重みを合計した値に比例した容量を介して基準電位に接続される。
　従って、ホールド時において、ダミーコンデンサ５２および複数のビットコンデンサ５４は、下記式（１）により表される差分電圧ＶＲを、当該メインＤＡ変換器３０の出力端６２に印加することができる。なお、式（１）において、Ｔ１は入力データの下位から第１ビット目（最下位ビット）の値を示し、Ｔ２は入力データの下位から第２ビット目の値を示し、…、ＴＮは入力データの下位から第Ｎビット目（最上位ビット）の値を示す。
　ＶＲ＝｛（ＶＲＥＦ／２１）×（ＴＮ）＋（ＶＲＥＦ／２２）×（ＴＮ－１）＋…＋（ＶＲＥＦ／２Ｎ－１）×（Ｔ２）＋（ＶＲＥＦ／２Ｎ）×（Ｔ１）｝　　…（１）
　以上から、ホールド時において、出力端６２には、入力電圧ＶＩＮの逆電圧（－ＶＩＮ）と、上記式（１）により表される差分電圧ＶＲとが印加される。従って、電荷再配分型のメインＤＡ変換器３０は、ホールド時において、入力電圧ＶＩＮの逆電圧（－ＶＩＮ）と、入力データに応じた電圧とを加算した電圧（即ち、差分電圧ＶＲ）を、出力端６２から出力することができる。
　図９は、調整部１８の処理フローのより具体的な一例を示す。ＤＡ変換器２０が図６～図８に示されるようなメインＤＡ変換器３０およびサブＤＡ変換器３４を有する場合、調整部１８は、一例として、ステップＳ３１～ステップＳ４０の処理を実行してよい。
　まず、調整部１８は、第１のＡＤ変換部１２－１内における比較部２２のオフセット誤差を測定する（Ｓ３１）。なお、ステップＳ３１における、第１のＡＤ変換部１２－１内の比較部２２のオフセット誤差の測定方法については、詳細を図１０において説明する。
　続いて、調整部１８は、第１のＡＤ変換部１２－１内のＤＡ変換器２０について、補正対象ビットのそれぞれに対するビット毎の補正データを測定する（Ｓ３２）。なお、ステップＳ３２における、第１のＡＤ変換部１２－１内のＤＡ変換器２０についてのビット毎の補正データの測定方法については、詳細を図１１において説明する。
　続いて、調整部１８は、ステップＳ３２において測定された補正対象ビットのビット毎の補正データのそれぞれから、ステップＳ３１において測定されたオフセット誤差を減じる。そして、調整部１８は、オフセット誤差を減じたビット毎の補正データのそれぞれを、第１のＡＤ変換部１２－１内の補正データ出力部３２に設定する（Ｓ３３）。調整部１８は、一例として、第１のＡＤ変換部１２－１の補正データ出力部３２内のメモリ７２に、オフセット誤差が除かれたビット毎の補正データを書き込んでよい。以上のステップＳ３１からＳ３３の処理により、調整部１８は、第１のＡＤ変換部１２－１内の比較部２２のオフセット誤差およびＤＡ変換器２０のリニアリティ誤差を相殺させる補正データを、補正データ出力部３２から出力させることができる。
　続いて、調整部１８は、第２のＡＤ変換部１２－２から第４のＡＤ変換部１２－４を順次に１ずつ選択して、選択した調整対象のＡＤ変換部１２について、以下のステップＳ３５からステップＳ３９の各処理を実行する（Ｓ３４、Ｓ４０）。
　なお、以下、調整対象のＡＤ変換部１２を、第ＭのＡＤ変換部１２－Ｍとする（Ｍは２以上の整数を表わす。）。また、調整対象のＡＤ変換部１２の直前に調整対象として選択された調整済みのＡＤ変換部１２を、第（Ｍ－１）のＡＤ変換部１２－（Ｍ－１）とする。さらに、第（Ｍ－１）のＡＤ変換部１２－（Ｍ－１）と、第ＭのＡＤ変換部１２－Ｍとの間に設けられた出力端子間スイッチ１６を、第（Ｍ－１）の出力端子間スイッチ１６－（Ｍ－１）とする。
　まず、調整部１８は、第ＭのＡＤ変換部１２－Ｍ内の比較部２２のオフセット誤差を測定する（Ｓ３５）。本ステップＳ３５における第ＭのＡＤ変換部１２－Ｍ内の比較部２２のオフセット誤差の測定方法は、図１０において詳細を説明する、ステップＳ３１における第１のＡＤ変換部１２－１内の比較部２２のオフセット誤差の測定方法と同様である。
　続いて、調整部１８は、第（Ｍ－１）の出力端子間スイッチ１６－（Ｍ－１）を接続状態とする（Ｓ３６）。続いて、調整部１８は、第（Ｍ－１）の出力端子間スイッチ１６－（Ｍ－１）を接続状態として、第ＭのＡＤ変換部１２－Ｍ内の比較部２２のオフセット誤差を測定する（Ｓ３７）。比較部２２のオフセット誤差は、当該比較部２２の入力端に接続される容量に応じて変化する。従って、第（Ｍ－１）の出力端子間スイッチ１６－（Ｍ－１）を接続状態とした場合、第ＭのＡＤ変換部１２－Ｍ内の比較部２２のオフセット誤差は、ステップＳ３５において測定されたオフセット誤差とは異なる値となる。本ステップＳ３７におけるオフセット誤差の測定方法は、図１０において詳細を説明する、ステップＳ３１における第１のＡＤ変換部１２－１内の比較部２２のオフセット誤差の測定方法と同様である。
　続いて、調整部１８は、第（Ｍ－１）の出力端子間スイッチ１６－（Ｍ－１）を接続状態として、第ＭのＡＤ変換部１２－Ｍ内のＤＡ変換器２０について、補正対象ビット毎に、ビット毎の補正データを測定する（Ｓ３８）。なお、ステップＳ３８における、第ＭのＡＤ変換部１２－Ｍ内のＤＡ変換器２０のビット毎の補正データの測定方法については、詳細を図１２において説明する。
　続いて、調整部１８は、ステップＳ３８において測定された補正対象ビットのビット毎の補正データのそれぞれから、ステップＳ３５において測定されたオフセット誤差およびステップＳ３７において測定されたオフセット誤差を減じる。
　そして、調整部１８は、オフセット誤差を減じたビット毎の補正データのそれぞれを、第ＭのＡＤ変換部１２－Ｍ内の補正データ出力部３２に設定する（Ｓ３９）。調整部１８は、一例として、第ＭのＡＤ変換部１２－Ｍの補正データ出力部３２内のメモリ７２に、オフセット誤差が除かれたビット毎の補正データを書き込んでよい。以上のステップＳ３５からＳ３９の処理により、調整部１８は、第ＭのＡＤ変換部１２－Ｍ内のＤＡ変換器２０の入力出力特性を、第（Ｍ－１）のＡＤ変換部１２－（Ｍ－１）内のＤＡ変換器２０の入力出力特性と一致させるような補正データを、補正データ出力部３２から出力させることができる。
　図１０は、図９のステップＳ３１において、第１のＡＤ変換部１２－１内の比較部２２のオフセット誤差を測定する場合の制御例を示す。なお、図９のステップＳ３５およびステップＳ３７において、第ＭのＡＤ変換部１２－Ｍ内の比較部２２のオフセット誤差を測定する場合の接続例も同様である。
　比較部２２のオフセット誤差を測定する場合、調整部１８は、複数のビットコンデンサ５４の他端を基準電位に接続させるように、メインＤＡ変換器３０を設定する。このように設定された結果、メインＤＡ変換器３０は、出力端子２６に基準電位を印加する。
　続いて、調整部１８は、メインＤＡ変換器３０を以上のように設定した状態として、サブＤＡ変換器３４に対して補正データに代えてサーチデータを与える。調整部１８は、サーチデータを変化させ、変化させたサーチデータの各値での比較部２２の比較結果に基づき出力端子２６の出力電圧とオフセット電圧ＶＯＦＦＳＥＴとが一致するサーチデータを検出する。
　ここで、比較部２２は、理想的には、出力端子２６の出力電圧と基準電位とを比較した結果を出力する。しかし、比較部２２は、実際には、基準電圧にオフセット誤差ＶＯＦＦＳＥＴを加えた電圧と、出力端子２６の出力電圧とを比較した結果を出力する。従って、このようにして検出されたサーチデータは、比較部２２のオフセット誤差電圧ＶＯＦＦＳＥＴを、サブＤＡ変換器３４を用いてＡＤ変換した結果と等しい。このことから、調整部１８は、このようにしてサーチデータを検出することにより、比較部２２のオフセット誤差を表わすデータを取得することができる。
　なお、この場合において、調整部１８は、サブＤＡ変換器３４に与える参照電位として、正側参照電位ＶＲＥＦＰと、正側参照電位ＶＲＥＦＰに対して基準電位を挟んで対称の負側参照電位ＶＲＥＦＮとを切り換えてよい。これにより、調整部１８は、基準電位に対して正側のオフセット誤差および負側のオフセット誤差電圧を、測定することができる。
　図１１は、図９のステップＳ３２において、第１のＡＤ変換部１２－１内のＤＡ変換器２０について、一の補正対象ビットに対応するビット毎の補正データを測定する場合の制御例を示す。第１のＡＤ変換部１２－１内のＤＡ変換器２０について、一の補正対象ビット（下位からｋ番目のビット）に対応するビット毎の補正データを測定する場合、調整部１８は、次のように、第１のＡＤ変換部１２－１内のＤＡ変換器２０におけるメインＤＡ変換器３０を設定する。
　すなわち、調整部１８は、一の補正対象ビットより下位のビット（下位から１～（ｋ－１）番目のビット）に対応するビットコンデンサ５４の他端を負側参照電位ＶＲＥＦＮに接続する。調整部１８は、一の補正対象ビット（下位からｋ番目のビット）に対応するビットコンデンサ５４の他端を正側参照電位ＶＲＥＦＰに接続する。調整部１８は、一の補正対象ビットより上位のビット（下位から（ｋ＋１）～Ｎ番目のビット）に対応するビットコンデンサ５４の他端を基準電位に接続する。
　一の補正対象ビット（ｋ番目のビット）に割り付けられた容量（Ｃｋ）と、一の補正対象ビット（ｋ番目のビット）より下位のビットに割り付けられた容量の合成容量（Ｃｅｑ（１～ｋ－１）とは、理想的には同一である。従って、このように設定された結果、メインＤＡ変換器３０は、理想的には、出力端子２６に基準電位を印加する。
　しかしながら、一の補正対象ビット（ｋ番目のビット）に割り付けられた容量（Ｃｋ）は、誤差容量（ΔＣｋ＿ｅｒｒ）を含む。従って、このように設定された結果、メインＤＡ変換器３０は、現実には、基準電位から誤差容量（ΔＣｋ＿ｅｒｒ）に応じた電位分ずれた電圧を出力端子２６に印加する。
　そこで、メインＤＡ変換器３０を以上のように設定した状態において、調整部１８は、サブＤＡ変換器３４に対して補正データに代えてサーチデータを与える。そして、調整部１８は、サーチデータを変化させ、変化させたサーチデータの各値での比較部２２の比較結果に基づき出力端子２６の出力電圧と基準電位とが一致するサーチデータを検出する。
　このようにして検出されたサーチデータは、一の補正対象ビットの誤差容量（ΔＣｋ＿ｅｒｒ）に応じた電圧を、サブＤＡ変換器３４を用いてＡＤ変換した結果と等しい。従って、調整部１８は、このように検出したサーチデータに基づき、一の補正対象ビットに対応するビット毎の補正データを決定する。調整部１８は、一例として、一の補正対象ビットの誤差容量（ΔＣｋ＿ｅｒｒ）に応じた電圧を相殺する補正電圧を、サブＤＡ変換器３４から出力させるようなデータを、一の補正対象ビットに対応するビット毎の補正データとしてよい。
　なお、この場合において、調整部１８は、サブＤＡ変換器３４に与える参照電位として、正側参照電位ＶＲＥＦＰと負側参照電位ＶＲＥＦＮとを切り換えてよい。これにより、調整部１８は、ｋ番目のビットに割り付けられた容量Ｃｋが理想値より大きい場合および理想値より小さい場合のいずれの場合も、出力端子２６の出力電圧を測定することができる。
　図１２は、図９のステップＳ３８において、第１の出力端子間スイッチ１６－１を接続状態として、第２のＡＤ変換部１２－２内のＤＡ変換器２０について、一の補正対象ビットに対応するビット毎の補正データを測定する場合の制御例を示す。第１の出力端子間スイッチ１６－１を接続状態として、第２のＡＤ変換部１２－２内のＤＡ変換器２０について、一の補正対象ビット（下位からｋ番目のビット）に対応するビット毎の補正データを測定する場合、調整部１８は、次のように、第１のＡＤ変換部１２－１内のＤＡ変換器２０におけるメインＤＡ変換器３０を設定する。
　すなわち、調整部１８は、第１のＡＤ変換部１２－１内のメインＤＡ変換器３０における、一の補正対象ビットより下位のビット（下位から１～（ｋ－１）番目のビット）に対応するビットコンデンサ５４の他端を基準電位に接続する。調整部１８は、第１のＡＤ変換部１２－１内のメインＤＡ変換器３０における、一の補正対象ビット（下位からｋ番目のビット）に対応するビットコンデンサ５４の他端を負側参照電位ＶＲＥＦＮに接続する。調整部１８は、第１のＡＤ変換部１２－１内のメインＤＡ変換器３０における、一の補正対象ビットより上位のビット（下位から（ｋ＋１）～Ｎ番目のビット）に対応するビットコンデンサ５４の他端を基準電位に接続する。
　更に、調整部１８は、第１のＡＤ変換部１２－１内のメインＤＡ変換器３０について測定された、ｋ番目のビットに対応するビット毎の補正データを、第１のＡＤ変換部１２－１内のＤＡ変換器２０におけるサブＤＡ変換器３４に与える。これにより、調整部１８は、第１のＡＤ変換部１２－１内のメインＤＡ変換器３０における、補正対象ビット（ｋ番目のビット）のビットコンデンサ５４の容量を予め定められた値に補正することができる。
　さらに、調整部１８は、次のように、第２のＡＤ変換部１２－２内のＤＡ変換器２０におけるメインＤＡ変換器３０を設定する。すなわち、調整部１８は、第２のＡＤ変換部１２－２内のメインＤＡ変換器３０における、一の補正対象ビットより下位のビット（下位から１～（ｋ－１）番目のビット）に対応するビットコンデンサ５４の他端を基準電位に接続する。調整部１８は、第２のＡＤ変換部１２－２内のメインＤＡ変換器３０における、一の補正対象ビット（下位からｋ番目のビット）に対応するビットコンデンサ５４の他端を正側参照電位ＶＲＥＦＰに接続する。調整部１８は、第２のＡＤ変換部１２－２内のメインＤＡ変換器３０における、一の補正対象ビットより上位のビット（下位から（ｋ＋１）～Ｎ番目のビット）に対応するビットコンデンサ５４の他端を基準電位に接続する。
　以上のように設定した状態において、調整部１８は、第２のＡＤ変換部１２－２内のＤＡ変換器２０におけるサブＤＡ変換器３４に対して補正データに代えてサーチデータを与える。そして、調整部１８は、サーチデータを変化させて、変化させたサーチデータの各値での比較部２２の比較結果に基づき、第２のＡＤ変換部１２－２内のＤＡ変換器２０の出力端子２６の出力電圧と基準電位とが一致するサーチデータを検出する。
　ここで、第１のＡＤ変換部１２－１内のメインＤＡ変換器３０における一の補正対象ビットに対応するビットコンデンサ５４の他端は、負側参照電位ＶＲＥＦＮに接続され、第２のＡＤ変換部１２－２内のメインＤＡ変換器３０における一の補正対象ビットに対応するビットコンデンサ５４の他端は、正側参照電位ＶＲＥＦＰに接続される。さらに、第１のＡＤ変換部１２－１のＤＡ変換器２０の出力端子２６と、第２のＡＤ変換部１２－２のＤＡ変換器２０の出力端子２６とは、出力端子間スイッチ１６により接続されている。従って、第１のＡＤ変換部１２－１内のメインＤＡ変換器３０における、サブＤＡ変換器３４により補正された一の補正対象ビットのビットコンデンサ５４の容量と、第２のＡＤ変換部１２－２内のメインＤＡ変換器３０における、サブＤＡ変換器３４により補正された一の補正対象ビットのビットコンデンサ５４の容量とが、同一であれば、第２のＡＤ変換部１２－２内のＤＡ変換器２０の出力端子２６の電位は、負側参照電位ＶＲＥＦＮと正側参照電位ＶＲＥＦＰとの中点電位（即ち、基準電位）となる。
　このことから、このように検出したサーチデータは、第２のＡＤ変換部１２－２内のメインＤＡ変換器３０における、サブＤＡ変換器３４により補正された一の補正対象ビットのビットコンデンサ５４の容量を、第１のＡＤ変換部１２－１内のメインＤＡ変換器３０における、サブＤＡ変換器３４により補正された一の補正対象ビットのビットコンデンサ５４の容量と同一にする補正データと等しい。従って、調整部１８は、このように検出したサーチデータを、第２のＡＤ変換部１２－２内のＤＡ変換器２０における一の補正対象ビットに対応するビット毎の補正データとして決定する。
　なお、この場合において、調整部１８は、第１のＡＤ変換部１２－１内の比較部２２による比較結果に基づき、第２のＡＤ変換部１２－２内のＤＡ変換器２０の出力端子２６の出力電圧と基準電位とが一致するサーチデータを検出してもよい。これに代えて、第１のＡＤ変換部１２－１内の比較部２２による比較結果に基づき検出されたサーチデータ、および、第２のＡＤ変換部１２－２内の比較部２２による比較結果に基づき検出されたサーチデータの平均等に基づき、補正データを算出してもよい。
　図１３は、本実施形態の変形例に係るＡＤ変換装置１０が備える第１のＡＤ変換部１２－１および第２のＡＤ変換部１２－２の構成を示す。本変形例に係るＡＤ変換装置１０は、図１～図１２において説明したＡＤ変換装置１０と略同一の構成および機能を採るので、図１～図１２に示した部材と略同一の構成および機能の部材に同一の符号を付け、以下相違点を除き説明を省略する。
　本変形例に係るＡＤ変換装置１０は、複数の差動のＡＤ変換部１２を備える。本例においては、ＡＤ変換装置１０は、第１のＡＤ変換部１２－１と、第２のＡＤ変換部１２－２とを備える。
　各ＡＤ変換部１２は、差動のアナログの入力電圧（ＶＩＮＰ、ＶＩＮＮ）に応じたデジタルの出力データＤＯＵＴを出力する。本変形例に係る差動のＡＤ変換部１２のそれぞれは、正側のＤＡ変換器２０－Ｐと、負側のＤＡ変換器２０－Ｎと、比較部２２と、制御部２４とを備える。
　正側のＤＡ変換器２０－Ｐは、正側の入力データを受け、正側の入力データに応じた電圧を出力する。さらに、正側のＤＡ変換器２０－Ｐは、サンプル時において正側の入力電圧ＶＩＮＰをサンプルして、ホールド時においてサンプルした正側の入力電圧ＶＩＮＰをホールドする。そして、正側のＤＡ変換器２０－Ｐは、ホールド時において、正側の入力データが与えられることにより、正側の入力データに応じた出力電圧から正側の入力電圧ＶＩＮＰを減じた正側の差分電圧ＶＲＰを出力する。
　負側のＤＡ変換器２０－Ｎは、負側の入力データを受け、負側の入力データに応じた電圧を出力する。さらに、負側のＤＡ変換器２０－Ｎは、サンプル時において負側の入力電圧ＶＩＮＮをサンプルして、ホールド時においてサンプルした負側の入力電圧ＶＩＮＮをホールドする。そして、負側のＤＡ変換器２０－Ｎは、ホールド時において、負側の入力データが与えられることにより、負側の入力データに応じた出力電圧から負側の入力電圧ＶＩＮＮを減じた負側の差分電圧ＶＲＮを出力する。
　正側のＤＡ変換器２０－Ｐおよび負側のＤＡ変換器２０－Ｎのそれぞれは、図２に示すＤＡ変換器２０と同一の構成であってよい。すなわち、正側のＤＡ変換器２０－Ｐおよび負側のＤＡ変換器２０－Ｎのそれぞれは、メインＤＡ変換器３０と、補正データ出力部３２と、サブＤＡ変換器３４と、加算部３６とを有してよい。
　比較部２２は、正側のＤＡ変換器２０の出力電圧から正側の入力電圧ＶＩＮを減じた電圧および負側の入力電圧ＶＩＮから負側のＤＡ変換器２０の出力電圧を減じた電圧を比較した比較結果を出力する。本例において、比較部２２は、正側のＤＡ変換器２０－Ｐの出力端子２６から出力された出力電圧と、負側のＤＡ変換器２０－Ｎの出力端子２６から出力された出力電圧とを比較した結果を、出力する。
　制御部２４は、正側のＤＡ変換器２０－Ｐに対して正側の入力データを与える。また、制御部２４は、負側のＤＡ変換器２０－Ｎに対して、正側の入力データと正負符号が反転した負側の入力データ与える。
　制御部２４は、正側のＤＡ変換器２０および負側のＤＡ変換器２０の出力電圧が略一致するような正側の入力データ及び負側の入力データのデータ値を検出する。即ち、制御部２４は、正側の入力電圧ＶＩＮＰと負側の入力電圧ＶＩＮＮとの差電圧と、正側の差分電圧ＶＲＰと負側の差分電圧ＶＲＮとの差電圧とが一致するような、正側の入力データおよび負側の入力データを検出する。制御部２４は、検出したデータ値を入力電圧ＶＩＮに応じたデジタルの出力データＤＯＵＴとして出力する。
　また、本例において、出力端子間スイッチ１６は、第１のＡＤ変換部１２－１の正側のＤＡ変換器２０－Ｐにおける出力端子２６と、第２のＡＤ変換部１２－２の負側のＤＡ変換器２０－Ｎにおける出力端子２６同士を接続するか否かを切り換える。更に、出力端子間スイッチ１６は、第１のＡＤ変換部１２－１の負側のＤＡ変換器２０－Ｎにおける出力端子２６と、第２のＡＤ変換部１２－２の正側のＤＡ変換器２０－Ｐにおける出力端子２６同士を接続するか否かを切り換える。
　本変形例に係る調整部１８は、同一のビットに対応する、第１のＡＤ変換部１２－１の正側のＤＡ変換器２０－Ｐおよび第２のＡＤ変換部１２－２の負側のＤＡ変換器２０－Ｎ内のビットコンデンサ同士を直列に接続する。この場合において、調整部１８は、ビットコンデンサを予め放電して、ビットコンデンサが蓄積する初期電荷を０とする。そして、調整部１８は、２つのビットコンデンサ間の電圧が、２つのビットコンデンサの両端電圧の中点に近づくように少なくとも一方のビットコンデンサの容量を調整する。
　これにより、調整部１８は、第１のＡＤ変換部１２－１内のＤＡ変換器２０の入出力特性を予め定められた特性に調整することができる。さらに、調整部１８は、第１の差動のＡＤ変換部１２－１の入出力特性と、第２の差動のＡＤ変換部１２－２の入出力特性とを互いに一致させることができる。これにより、ＡＤ変換装置１０によれば、リニアリティ誤差の小さい精度の良い差動のＡＤ変換することができる。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
　請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０　ＡＤ変換装置、１２　ＡＤ変換部、１４　多重化部、１６　出力端子間スイッチ、１８　調整部、２０　ＤＡ変換器、２２　比較部、２４　制御部、２６　出力端子、３０　メインＤＡ変換器、３２　補正データ出力部、３４　サブＤＡ変換器、３６　加算部、５０　サンプルスイッチ、５２　ダミーコンデンサ、５３　ダミー用スイッチ、５４　ビットコンデンサ、５６　第１スイッチ、６０　直列コンデンサ、６２　出力端、６４　配線、７２　メモリ、７４　補正データ生成部

Claims (11)

  1. 　入力データの各ビットに対応する複数のビットコンデンサを含むＤＡ変換器と、前記ＤＡ変換器の出力電圧からアナログの入力電圧を減じた差分電圧を基準電圧と比較する比較部と、前記差分電圧が前記基準電圧と略一致するような前記入力データのデータ値を検出して当該データ値を前記入力電圧に応じたデジタルデータとして出力する制御部とをそれぞれ有する第１のＡＤ変換部および第２のＡＤ変換部と、
    　同一のビットに対応する、前記第１のＡＤ変換部の前記ＤＡ変換器および前記第２のＡＤ変換部の前記ＤＡ変換器内のビットコンデンサ同士を直列に接続して、２つのビットコンデンサ間の電圧が、２つのビットコンデンサの両端電圧の中点に近づくように少なくとも一方のビットコンデンサの容量を調整する調整部と、
    　を備えるＡＤ変換装置。
  2. 　前記第１のＡＤ変換部内の前記ＤＡ変換器における、前記複数のビットコンデンサが接続される出力端子と、前記第２のＡＤ変換部内の前記ＤＡ変換器における、前記複数のビットコンデンサが接続される出力端子との間を接続するか否かを切り替える出力端子間スイッチを更に備え、
    　前記調整部は、前記出力端子間スイッチを接続状態として、前記第１のＡＤ変換部の前記ＤＡ変換器および前記第２のＡＤ変換部の前記ＤＡ変換器内の同一のビットに対応するビットコンデンサ同士を直列に接続する
    　請求項１に記載のＡＤ変換装置。
  3. 　前記第２のＡＤ変換部内の前記ＤＡ変換器は、
    　入力データの各ビットに対応する前記複数のビットコンデンサを有するメインＤＡ変換器と、
    　入力データに応じた補正データを出力する補正データ出力部と、
    　前記補正データ出力部が出力する前記補正データの各ビットに対応する少なくとも１つの補正コンデンサを有するサブＤＡ変換器と、
    　を含み、
    　前記調整部は、前記第１のＡＤ変換部の前記ＤＡ変換器内のビットコンデンサと、前記補正データに応じた前記補正コンデンサによって容量が補正された、前記第２のＡＤ変換部の前記ＤＡ変換器内の同一のビットに対応するビットコンデンサとを直列に接続して、２つのビットコンデンサの間の電圧が、２つのビットコンデンサの両端電圧の中点に近づくように前記補正データを調整する
    　請求項２に記載のＡＤ変換装置。
  4. 　前記調整部は、前記第１のＡＤ変換部の前記ＤＡ変換器および前記第２のＡＤ変換部の前記ＤＡ変換器内のビットコンデンサ同士を直列に接続して、前記第１のＡＤ変換部および前記第２のＡＤ変換部の少なくとも一方の前記比較部が出力する、２つのビットコンデンサの間の電圧および前記基準電圧の比較結果に基づいて、前記補正データを補正する請求項３に記載のＡＤ変換装置。
  5. 　前記調整部は、前記第１のＡＤ変換部の前記ＤＡ変換器および前記第２のＡＤ変換部の前記ＤＡ変換器内のビットコンデンサ同士を直列に接続して、前記第１のＡＤ変換部および前記第２のＡＤ変換部の前記比較部が出力する、２つのビットコンデンサの間の電圧および前記基準電圧の比較結果に基づいて、前記補正データを補正する請求項３に記載のＡＤ変換装置。
  6. 　前記第１のＡＤ変換部および前記第２のＡＤ変換部内の前記ＤＡ変換器のそれぞれは、
    　入力データの各ビットに対応する前記複数のビットコンデンサを有するメインＤＡ変換器と、
    　入力データに応じた補正データを出力する補正データ出力部と、
    　前記補正データ出力部が出力する前記補正データの各ビットに対応する少なくとも１つの補正コンデンサを有するサブＤＡ変換器と、
    　を含み、
    　前記調整部は、
    　前記第１のＡＤ変換部の前記ＤＡ変換器を調整する第１調整処理において、当該ＤＡ変換器が出力する電圧を入力データに応じた電圧に近づけるように前記補正データを校正し、
    　前記第２のＡＤ変換部の前記ＤＡ変換器を調整する第２調整処理において、前記第１のＡＤ変換部内の少なくとも１つの前記補正コンデンサによって容量が補正されたビットコンデンサと、前記第２のＡＤ変換部内の少なくとも１つの前記補正コンデンサによって容量が補正された、前記第１のＡＤ変換部と同一のビットに対応するビットコンデンサとを直列に接続して、２つのビットコンデンサの間の電圧が、２つのビットコンデンサの両端電圧の中点に近づくように前記第２のＡＤ変換部内の前記補正データ出力部が出力する補正データを調整する
    　請求項１に記載のＡＤ変換装置。
  7. 　入力データの各ビットに対応する複数のビットコンデンサを含むＤＡ変換器と、前記ＤＡ変換器の出力電圧からアナログの入力電圧を減じた差分電圧を基準電圧と比較する比較部と、前記差分電圧が前記基準電圧と略一致するような前記入力データのデータ値を検出して当該データ値を前記入力電圧に応じたデジタルデータとして出力する制御部とを有する第３のＡＤ変換部を更に備え、
    　前記調整部は、
    　前記第２調整処理の後に前記第３のＡＤ変換部の前記ＤＡ変換器を調整する第３調整処理において、前記第２のＡＤ変換部内の少なくとも１つの前記補正コンデンサによって容量が補正されたビットコンデンサと、前記第３のＡＤ変換部内の少なくとも１つの前記補正コンデンサによって容量が補正された、前記第２のＡＤ変換部と同一のビットに対応するビットコンデンサとを直列に接続して、２つのビットコンデンサの間の電圧が、２つのビットコンデンサの両端電圧の中点に近づくように前記第３のＡＤ変換部内の前記補正データ出力部が出力する補正データを調整する
    　請求項６に記載のＡＤ変換装置。
  8. 　前記第１のＡＤ変換部および前記第２のＡＤ変換部は、入力電圧をインタリーブしてＡＤ変換してデジタルデータとして出力する請求項１に記載のＡＤ変換装置。
  9. 　入力データの各ビットに対応する複数のビットコンデンサを含む正側および負側のＤＡ変換器と、前記正側のＤＡ変換器の出力電圧から正側の入力電圧を減じた電圧および負側の入力電圧から前記負側のＤＡ変換器の出力電圧を減じた電圧を比較する比較部と、前記正側のＤＡ変換器および前記負側のＤＡ変換器の前記出力電圧が略一致するような前記入力データのデータ値を検出して当該データ値を前記入力電圧に応じたデジタルデータとして出力する制御部とをそれぞれ有する第１のＡＤ変換部および第２のＡＤ変換部と、
    　同一のビットに対応する、前記第１のＡＤ変換部の前記正側のＤＡ変換器および前記第２のＡＤ変換部の前記負側のＤＡ変換器内のビットコンデンサ同士を直列に接続して、２つのビットコンデンサ間の電圧が、２つのビットコンデンサの両端電圧の中点に近づくように少なくとも一方のビットコンデンサの容量を調整する調整部と、
    　を備えるＡＤ変換装置。
  10. 　入力データの各ビットに対応する複数のビットコンデンサを有する第１ＤＡ変換器および第２ＤＡ変換器と、
    　同一のビットに対応する前記第１ＤＡ変換器および前記第２ＤＡ変換器のビットコンデンサ同士を直列に接続して、２つのビットコンデンサ間の電圧が、２つのビットコンデンサの両端電圧の中点に近づくように少なくとも一方のビットコンデンサの容量を調整する調整部と、
    　を備えるＤＡ変換装置。
  11. 　入力データの各ビットに対応する複数のビットコンデンサを含むＤＡ変換器と、前記ＤＡ変換器の出力電圧からアナログの入力電圧を減じた差分電圧を基準電圧と比較する比較部と、前記差分電圧が前記基準電圧と略一致するような前記入力データのデータ値を検出して当該データ値を前記入力電圧に応じたデジタルデータとして出力する制御部とをそれぞれ有する第１のＡＤ変換部および第２のＡＤ変換部とを備えるＡＤ変換装置の調整方法であって、
    　同一のビットに対応する、前記第１のＡＤ変換部の前記ＤＡ変換器および前記第２のＡＤ変換部の前記ＤＡ変換器内のビットコンデンサ同士を直列に接続して、２つのビットコンデンサ間の電圧が、２つのビットコンデンサの両端電圧の中点に近づくように少なくとも一方のビットコンデンサの電気容量を調整する
    調整方法。
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