JPH0715337A - １ビットセル及びアナログ／デジタル変換器 - Google Patents
１ビットセル及びアナログ／デジタル変換器Info
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- JPH0715337A JPH0715337A JP15326293A JP15326293A JPH0715337A JP H0715337 A JPH0715337 A JP H0715337A JP 15326293 A JP15326293 A JP 15326293A JP 15326293 A JP15326293 A JP 15326293A JP H0715337 A JPH0715337 A JP H0715337A
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Abstract
(57)【要約】
【目的】 従来に比べ広い電源電圧範囲で動作でき、低
電圧化に適したＡ／Ｄ変換器を提供する。 【構成】 入力電流を流す第１のカレントミラー回路、
該カレントミラー回路と相補関係にあり、基準電流を流
す第２のカレントミラー回路、入力電流と基準電流とを
比較して２種類の大きさの電流を選択的に出力する第３
のカレントミラー回路から構成され電流の減算と比較を
行なう１ビットセル。該１ビットセルを直列にｎコ接続
することでｎビット分解能のＡ／Ｄ変換器を構成する。
電圧化に適したＡ／Ｄ変換器を提供する。 【構成】 入力電流を流す第１のカレントミラー回路、
該カレントミラー回路と相補関係にあり、基準電流を流
す第２のカレントミラー回路、入力電流と基準電流とを
比較して２種類の大きさの電流を選択的に出力する第３
のカレントミラー回路から構成され電流の減算と比較を
行なう１ビットセル。該１ビットセルを直列にｎコ接続
することでｎビット分解能のＡ／Ｄ変換器を構成する。
Description
【０００１】
【産業上の利用分野】本発明は、アナログ入力電流をデ
ジタル値に変換するアナログ／デジタル変換器に関する
ものである。
ジタル値に変換するアナログ／デジタル変換器に関する
ものである。
【０００２】
【従来の技術】従来、アナログ入力電流をデジタル値に
変換するアナログ／デジタル変換器（Ａ／Ｄ変換器）に
は、図４に示したものが知られている。
変換するアナログ／デジタル変換器（Ａ／Ｄ変換器）に
は、図４に示したものが知られている。
【０００３】（Journal of Solid-State Circuits vol.
25 No.4 p.997〜1004(1990)）このＡ／Ｄ変換器は、１
ビットセルを直列に接続した構成で、１ビットセルは図
４に示すように、入力電流を２倍にするカレントミラー
と２倍にした入力電流と基準電流を比較する比較器と、
２倍にした入力電流を入力とする電流ミラー回路と比較
器の出力が“１”であればスイッチを閉じて入力電流か
ら基準電流を減算して出力端子から出力し、比較器の出
力が“０”であればスイッチを開いて出力電流として入
力電流の２倍を出力する。比較器の出力がそのまま１ビ
ットセルの出力ビットとなる。
25 No.4 p.997〜1004(1990)）このＡ／Ｄ変換器は、１
ビットセルを直列に接続した構成で、１ビットセルは図
４に示すように、入力電流を２倍にするカレントミラー
と２倍にした入力電流と基準電流を比較する比較器と、
２倍にした入力電流を入力とする電流ミラー回路と比較
器の出力が“１”であればスイッチを閉じて入力電流か
ら基準電流を減算して出力端子から出力し、比較器の出
力が“０”であればスイッチを開いて出力電流として入
力電流の２倍を出力する。比較器の出力がそのまま１ビ
ットセルの出力ビットとなる。
【０００４】
【発明が解決しようとする課題】従来のＡ／Ｄ変換器で
は、出力電流を求める電流経路において、入力電流の２
倍の電流から基準電流を減算するときに、Ｍ６−Ｍ９−
Ｍ８とトランジスタを３つ流れる。したがって電源電圧
を低下させたときの下限がＭ６とＭ８の飽和電圧の和と
Ｍ９の電圧降下分できまる。Ｍ９の電圧降下分は、Ｍ９
のオン抵抗と流れる電流の積できまる。電源電圧を低下
させるとトランジスタのオン抵抗は大きくなっていくの
でＭ９での電圧降下も大きくなる。
は、出力電流を求める電流経路において、入力電流の２
倍の電流から基準電流を減算するときに、Ｍ６−Ｍ９−
Ｍ８とトランジスタを３つ流れる。したがって電源電圧
を低下させたときの下限がＭ６とＭ８の飽和電圧の和と
Ｍ９の電圧降下分できまる。Ｍ９の電圧降下分は、Ｍ９
のオン抵抗と流れる電流の積できまる。電源電圧を低下
させるとトランジスタのオン抵抗は大きくなっていくの
でＭ９での電圧降下も大きくなる。
【０００５】それによって低電圧化したときの下限が決
まってくる。
まってくる。
【０００６】本発明の目的は、低電圧化に適したＡ／Ｄ
変換器を提供することである。
変換器を提供することである。
【０００７】
【課題を解決するための手段】課題を解決するための手
段は、以下の３項に存ずる。
段は、以下の３項に存ずる。
【０００８】［１］第１の入力端子が電流入力端に接続
され第１及び第２の電流出力端をもつ第１の電流ミラー
回路と、第２の入力端子が電流入力端に接続され、電流
出力端が前記第１の電流ミラー回路の第１の電流出力端
に接続され、前記第１の電流ミラー回路を構成するトラ
ンジスタと異なる導電性のトランジスタで構成された第
２の電流ミラー回路と、前記第１の電流ミラー回路と前
記第２の電流ミラー回路の電流出力端に電流入力端が接
続された第３の電流ミラー回路と、前記第３の電流ミラ
ー回路の電流出力端に電流が流れているか否かを検出す
る検出回路と、電流入力回路を前記第１の電流ミラー回
路の第２の電流出力端に接続された電流入力回路とする
か前記第３の電流ミラー回路の電流入力回路とするかを
切換える手段を備えた第４の電流ミラー回路とから構成
され、前記１ビットセルの第４の電流ミラー回路は、前
記検出回路で電流が検出されれば電流入力回路を前記第
３の電流ミラーの電流入力回路とすると同時に出力ビッ
トとして“１”を出力し、電流が検出されなければ前記
第１の電流ミラー回路の第２の電流出力端に接続された
電流入力回路とすると同時に出力ビットとして“０”を
し、前記第４の電流ミラー回路の電流出力端を１ビット
セルの電流出力端子とすることを特徴とした１ビットセ
ル。
され第１及び第２の電流出力端をもつ第１の電流ミラー
回路と、第２の入力端子が電流入力端に接続され、電流
出力端が前記第１の電流ミラー回路の第１の電流出力端
に接続され、前記第１の電流ミラー回路を構成するトラ
ンジスタと異なる導電性のトランジスタで構成された第
２の電流ミラー回路と、前記第１の電流ミラー回路と前
記第２の電流ミラー回路の電流出力端に電流入力端が接
続された第３の電流ミラー回路と、前記第３の電流ミラ
ー回路の電流出力端に電流が流れているか否かを検出す
る検出回路と、電流入力回路を前記第１の電流ミラー回
路の第２の電流出力端に接続された電流入力回路とする
か前記第３の電流ミラー回路の電流入力回路とするかを
切換える手段を備えた第４の電流ミラー回路とから構成
され、前記１ビットセルの第４の電流ミラー回路は、前
記検出回路で電流が検出されれば電流入力回路を前記第
３の電流ミラーの電流入力回路とすると同時に出力ビッ
トとして“１”を出力し、電流が検出されなければ前記
第１の電流ミラー回路の第２の電流出力端に接続された
電流入力回路とすると同時に出力ビットとして“０”を
し、前記第４の電流ミラー回路の電流出力端を１ビット
セルの電流出力端子とすることを特徴とした１ビットセ
ル。
【０００９】［２］上記［１］に記載された１ビットセ
ルを、１ビットセルの電流出力端子を次段の１ビットセ
ルの第１の電流入力端に接続して直列に複数個接続し、
初段の１ビットセルの第１の電流入力端子を電流入力端
子とし、初段の第２の入力端子にＩｒ1 の電流を入力
し、２段目以降の第２の入力端子には順次Ｉｒ1 の１／
２ずつになる電流を入力し、１ビットセルの電流ミラー
回路は第３の電流ミラー回路以外はすべて電流ゲインを
１とし、初段の出力ビットを最上位ビットとし、２段目
以降の出力ビットを順次上位からのビットとすることを
特徴としたアナログ／デジタル変換器。
ルを、１ビットセルの電流出力端子を次段の１ビットセ
ルの第１の電流入力端に接続して直列に複数個接続し、
初段の１ビットセルの第１の電流入力端子を電流入力端
子とし、初段の第２の入力端子にＩｒ1 の電流を入力
し、２段目以降の第２の入力端子には順次Ｉｒ1 の１／
２ずつになる電流を入力し、１ビットセルの電流ミラー
回路は第３の電流ミラー回路以外はすべて電流ゲインを
１とし、初段の出力ビットを最上位ビットとし、２段目
以降の出力ビットを順次上位からのビットとすることを
特徴としたアナログ／デジタル変換器。
【００１０】［３］前記［１］に記載された１ビットセ
ルを、１ビットセルの電流出力端子を次段の１ビットセ
ルの第１の入力端子に接続して直列に複数個接続し、す
べての１ビットセルの第２の電流入力端子にはすべて等
しい値の電流を入力し、１ビットセルの第１の電流ミラ
ー回路の電流ゲインは２とし、１ビットセルの第２、第
４の電流ミラー回路の電流ゲインは１とし、初段の出力
ビットを最上位ビットとし、２段目以降の出力ビットを
順次上位からのビットとすることを特徴としたアナログ
／デジタル変換器。
ルを、１ビットセルの電流出力端子を次段の１ビットセ
ルの第１の入力端子に接続して直列に複数個接続し、す
べての１ビットセルの第２の電流入力端子にはすべて等
しい値の電流を入力し、１ビットセルの第１の電流ミラ
ー回路の電流ゲインは２とし、１ビットセルの第２、第
４の電流ミラー回路の電流ゲインは１とし、初段の出力
ビットを最上位ビットとし、２段目以降の出力ビットを
順次上位からのビットとすることを特徴としたアナログ
／デジタル変換器。
【００１１】［４］上記［３］に記載されたアナログ／
デジタル変換器において、１ビットセルの第２の電流ミ
ラー回路の電流入力回路を、すべての１ビットセルで共
通にしたことを特徴とするアナログ／デジタル変換器。
デジタル変換器において、１ビットセルの第２の電流ミ
ラー回路の電流入力回路を、すべての１ビットセルで共
通にしたことを特徴とするアナログ／デジタル変換器。
【００１２】
【実施例】本発明の実施例について図面を参照して説明
する。
する。
【００１３】図１は本発明の第１の実施例の１つであ
る。第１の入力端子１に入力された電流（電流は矢印の
向き）Ｉｉn は、第１の電流ミラー回路３で電流利得Ａ
1 ，Ａ1′倍されてそれぞれ出力端５、１０に出力され
る。
る。第１の入力端子１に入力された電流（電流は矢印の
向き）Ｉｉn は、第１の電流ミラー回路３で電流利得Ａ
1 ，Ａ1′倍されてそれぞれ出力端５、１０に出力され
る。
【００１４】一方、第２の入力端子２に入力された電流
Ｉｒ1 は第２の電流ミラー回路４でＡ2 倍されて出力端
５に出力される。
Ｉｒ1 は第２の電流ミラー回路４でＡ2 倍されて出力端
５に出力される。
【００１５】このときＡ1 Ｉin ＞Ａ2 Ｉr1 であると、
Ａ1 Ｉin −Ａ2 Ｉr1 の電流が第３の電流ミラー回路６
に入力される。したがって電流ミラー回路６の出力端に
は電流が流れる。
Ａ1 Ｉin −Ａ2 Ｉr1 の電流が第３の電流ミラー回路６
に入力される。したがって電流ミラー回路６の出力端に
は電流が流れる。
【００１６】ところがＡ1 Ｉin ＜Ａ2 Ｉr1 であると電
流ミラー回路４の出力にＡ2 Ｉr1の電流を流すことがで
きず出力端５の電位が低下し、電流ミラー回路６には電
流が入力されない。またＡ1 Ｉin ＝Ａ2 Ｉr1のときも
電流ミラー回路３の出力側に流れる電流は電流ミラー回
路４に流れるので電流ミラー回路６には電流が流れな
い。
流ミラー回路４の出力にＡ2 Ｉr1の電流を流すことがで
きず出力端５の電位が低下し、電流ミラー回路６には電
流が入力されない。またＡ1 Ｉin ＝Ａ2 Ｉr1のときも
電流ミラー回路３の出力側に流れる電流は電流ミラー回
路４に流れるので電流ミラー回路６には電流が流れな
い。
【００１７】電流検出回路７は電流ミラー回路６に電流
が流れているか否かを検出する回路である。具体的な例
としては、図１に示したような抵抗とインバータから構
成される。電流ミラー回路６に電流が流れると電流ミラ
ー回路６の出力端と定電圧源の間に接続された抵抗を電
流が流れるのでインバータの入力電位が下がる。それに
よってインバータの出力ｂは高レベルすなわち“１”と
なる。ところが電流ミラー回路６に電流が流れないと抵
抗にも電流が流れないのでインバータの入力電位は高レ
ベルのままでインバータの出力ｂは低レベルすなわち
“０”となる。
が流れているか否かを検出する回路である。具体的な例
としては、図１に示したような抵抗とインバータから構
成される。電流ミラー回路６に電流が流れると電流ミラ
ー回路６の出力端と定電圧源の間に接続された抵抗を電
流が流れるのでインバータの入力電位が下がる。それに
よってインバータの出力ｂは高レベルすなわち“１”と
なる。ところが電流ミラー回路６に電流が流れないと抵
抗にも電流が流れないのでインバータの入力電位は高レ
ベルのままでインバータの出力ｂは低レベルすなわち
“０”となる。
【００１８】このようにして電流検出回路７の出力ｂ
を、電流ミラー回路６に電流が流れていれば“１”、流
れていなければ“０”とすることができる。また、電流
検出回路７において、抵抗Ｒの代わりにトランジスタを
用いても同様な機能を実現できるし、またスイッチを挿
入してダイナミックな回路とすることも容易である。こ
の出力ｂはそのまま１ビットセルの出力ビットとなる。
を、電流ミラー回路６に電流が流れていれば“１”、流
れていなければ“０”とすることができる。また、電流
検出回路７において、抵抗Ｒの代わりにトランジスタを
用いても同様な機能を実現できるし、またスイッチを挿
入してダイナミックな回路とすることも容易である。こ
の出力ｂはそのまま１ビットセルの出力ビットとなる。
【００１９】電流検出回路７の出力ｂに応じて電流ミラ
ー回路８の中のスイッチＳ1 で入力電流回路が切換わ
る。ｂが“０”のときは電流ミラー回路３の第２の出力
端１０に接続された入力電流回路に接続され、ｂが
“１”のときは電流ミラー回路６の電流入力回路に切換
わる。したがって、ｂが“０”のときは電流ミラー回路
８の出力電流は電流ゲインＡ4 とするとＡ4 （Ａ1 ′Ｉ
in ）で、ｂが“１”のときはＡ4 （Ａ1 Ｉin −Ａ2 Ｉ
r1 ）の電流となる。
ー回路８の中のスイッチＳ1 で入力電流回路が切換わ
る。ｂが“０”のときは電流ミラー回路３の第２の出力
端１０に接続された入力電流回路に接続され、ｂが
“１”のときは電流ミラー回路６の電流入力回路に切換
わる。したがって、ｂが“０”のときは電流ミラー回路
８の出力電流は電流ゲインＡ4 とするとＡ4 （Ａ1 ′Ｉ
in ）で、ｂが“１”のときはＡ4 （Ａ1 Ｉin −Ａ2 Ｉ
r1 ）の電流となる。
【００２０】ここで第２に記載された１ビットセルの直
列接続を考える。第２図にその実施例を示す。このとき
電流ミラー回路の電流ゲインはＡ1 ＝Ａ1 ′＝Ａ2 ＝Ａ
4 ＝１である。したがってこの構成では、１ビットセル
の第１の入力端子に入力される電流をＩ1 、第２の入力
端子に入力される電流をＩ2 とするとＩ1 ＞Ｉ2 であれ
ばｂ＝１、出力電流はＩ1 −Ｉ2 、Ｉ1 ≦Ｉ2 であれば
ｂ＝０、出力電流はＩ1である。ｎ段目のＩ2 をＩrn と
すると２段目以降は順次Ｉｒ1 の１／２ずつになってい
くので Ｉr2 ＝（１／２）Ｉr1 、Ｉr3 ＝（１／２）Ｉr2 ＝
（１／２2）Ｉr1 ，…，Ｉrn ＝（１／２）Ｉr(n-1) ＝
（１／２n-1 ）Ｉr1… (1) である。したがって初段目の第１の入力端子に入力され
る電流をＩｉn とするとｎ段目の入力電流Ｉｎは、 Ｉn＝Ｉin −ｂ1 Ｉr1 −ｂ2 Ｉr2 −…−ｂn-1 Ｉrn-1 ＝Ｉin −ｂ1 Ｉr1 −（１／２）ｂ2Ｉr1 −（１／
２2）ｂ3Ｉr1−…−（１／２n-2 ）ｂn-1Ｉr1…
（２） となる。ただしｂ１ はｉ段目の１ビットセルの出力ビ
ットである。
列接続を考える。第２図にその実施例を示す。このとき
電流ミラー回路の電流ゲインはＡ1 ＝Ａ1 ′＝Ａ2 ＝Ａ
4 ＝１である。したがってこの構成では、１ビットセル
の第１の入力端子に入力される電流をＩ1 、第２の入力
端子に入力される電流をＩ2 とするとＩ1 ＞Ｉ2 であれ
ばｂ＝１、出力電流はＩ1 −Ｉ2 、Ｉ1 ≦Ｉ2 であれば
ｂ＝０、出力電流はＩ1である。ｎ段目のＩ2 をＩrn と
すると２段目以降は順次Ｉｒ1 の１／２ずつになってい
くので Ｉr2 ＝（１／２）Ｉr1 、Ｉr3 ＝（１／２）Ｉr2 ＝
（１／２2）Ｉr1 ，…，Ｉrn ＝（１／２）Ｉr(n-1) ＝
（１／２n-1 ）Ｉr1… (1) である。したがって初段目の第１の入力端子に入力され
る電流をＩｉn とするとｎ段目の入力電流Ｉｎは、 Ｉn＝Ｉin −ｂ1 Ｉr1 −ｂ2 Ｉr2 −…−ｂn-1 Ｉrn-1 ＝Ｉin −ｂ1 Ｉr1 −（１／２）ｂ2Ｉr1 −（１／
２2）ｂ3Ｉr1−…−（１／２n-2 ）ｂn-1Ｉr1…
（２） となる。ただしｂ１ はｉ段目の１ビットセルの出力ビ
ットである。
【００２１】(2) であわらわされる電流Ｉn と（１／２
n-1 ）Ｉr1 の大小関係によってｂｎが決まる。この結
果は、よく知られているように、２Ｉr1 をフルスケー
ルとし、ｂ1 を最上位ビットとしｂ2 以下を順次上位か
らのビットとするＡ／Ｄ変換器をあらわす。
n-1 ）Ｉr1 の大小関係によってｂｎが決まる。この結
果は、よく知られているように、２Ｉr1 をフルスケー
ルとし、ｂ1 を最上位ビットとしｂ2 以下を順次上位か
らのビットとするＡ／Ｄ変換器をあらわす。
【００２２】したがって第２で接続する１ビットセルの
数をｎとすると分解能がｎビットのＡ／Ｄ変換器ができ
る。
数をｎとすると分解能がｎビットのＡ／Ｄ変換器ができ
る。
【００２３】このＡ／Ｄ変換器において、各１ビットセ
ルの構成で正側電源電圧と負側電源電圧との間の電流経
路中の縦積みトランジスタはＮＭＯＳＦＥＴとＰＭＯＳ
ＦＥＴそれぞれ１個ずつであり、従来技術で述べたトラ
ンジスタ３個より少ない。また電流経路の中にスイッチ
を含まないのでオン抵抗によって制限されない。
ルの構成で正側電源電圧と負側電源電圧との間の電流経
路中の縦積みトランジスタはＮＭＯＳＦＥＴとＰＭＯＳ
ＦＥＴそれぞれ１個ずつであり、従来技術で述べたトラ
ンジスタ３個より少ない。また電流経路の中にスイッチ
を含まないのでオン抵抗によって制限されない。
【００２４】したがって本実施例では従来より低電圧化
に適したＡ／Ｄ変換器を提供することができる。
に適したＡ／Ｄ変換器を提供することができる。
【００２５】第３に記載された１ビットセルは、Ａ1 ＝
２、Ａ2 ＝Ａ4 ＝１である。また第２の電流入力端には
等しい電流を入力する。したがって各セルでは第１の入
力電流をＩ1 、第２の入力電流をＩr とすると ２Ｉ1 ＞ Ｉr であれば ｂ＝１ ２Ｉ1 ＜ Ｉr であれば ｂ＝０ である。したがってｎ段目のビットセルの第１の入力端
への電流Ｉｎは初段の第１の入力電流をＩin とすると Ｉｎ＝２Ｉn-1 −ｂn-1 Ｉr ＝２（２Ｉn-2 −ｂn-2 Ｉr ）−ｂn -1 Ｉr ＝２n-1 Ｉin −ｂ1 ２n-2 Ｉr −ｂ2 ２n-3 Ｉr −…
−ｂn-1 Ｉr … (3) (3) 式もよく知られているようにフルスケールをＩrと
したｎビットのアナログ／デジタル変換器をあらわす式
である。(2) 式と(3) 式の違いすなわち第２と第３の実
施例の違いは各ビットセルの比較電流を順次１／２にす
る（第２の実施例のＡ／Ｄ変換器）かわりに入力電流を
２倍にする（第３の実施例のＡ／Ｄ変換器）だけであ
る。したがって第３の実施例のＡ／Ｄ変換器を図面に示
すと第３図のようになり、第２図とは１ビットセルの第
２の入力電流が異なる。また１ビットセルの中の電流ゲ
インは実施例で述べたように異なっている。このＡ／Ｄ
変換器も低電圧化に適しているのは第２で述べたＡ／Ｄ
変換器の場合と同様である。第４で記載されたＡ／Ｄ変
換器は、交換原理は第３で記載したＡ／Ｄ変換器と同一
である。ただし、第３で記載したＡ／Ｄ変換器は、各ビ
ットセルの第２の入力端には等しい値の電流を与えてい
た。図１に示すようにビットセルの第２の入力端は、第
２の電流ミラー回路の電流入力端となっている。したが
って各ビットセルの第２の電流ミラー回路の電流入力回
路を共通にしても変換動作にはまったく影響がない。ま
た共通化することで消費電流を減少させることができ
る。
２、Ａ2 ＝Ａ4 ＝１である。また第２の電流入力端には
等しい電流を入力する。したがって各セルでは第１の入
力電流をＩ1 、第２の入力電流をＩr とすると ２Ｉ1 ＞ Ｉr であれば ｂ＝１ ２Ｉ1 ＜ Ｉr であれば ｂ＝０ である。したがってｎ段目のビットセルの第１の入力端
への電流Ｉｎは初段の第１の入力電流をＩin とすると Ｉｎ＝２Ｉn-1 −ｂn-1 Ｉr ＝２（２Ｉn-2 −ｂn-2 Ｉr ）−ｂn -1 Ｉr ＝２n-1 Ｉin −ｂ1 ２n-2 Ｉr −ｂ2 ２n-3 Ｉr −…
−ｂn-1 Ｉr … (3) (3) 式もよく知られているようにフルスケールをＩrと
したｎビットのアナログ／デジタル変換器をあらわす式
である。(2) 式と(3) 式の違いすなわち第２と第３の実
施例の違いは各ビットセルの比較電流を順次１／２にす
る（第２の実施例のＡ／Ｄ変換器）かわりに入力電流を
２倍にする（第３の実施例のＡ／Ｄ変換器）だけであ
る。したがって第３の実施例のＡ／Ｄ変換器を図面に示
すと第３図のようになり、第２図とは１ビットセルの第
２の入力電流が異なる。また１ビットセルの中の電流ゲ
インは実施例で述べたように異なっている。このＡ／Ｄ
変換器も低電圧化に適しているのは第２で述べたＡ／Ｄ
変換器の場合と同様である。第４で記載されたＡ／Ｄ変
換器は、交換原理は第３で記載したＡ／Ｄ変換器と同一
である。ただし、第３で記載したＡ／Ｄ変換器は、各ビ
ットセルの第２の入力端には等しい値の電流を与えてい
た。図１に示すようにビットセルの第２の入力端は、第
２の電流ミラー回路の電流入力端となっている。したが
って各ビットセルの第２の電流ミラー回路の電流入力回
路を共通にしても変換動作にはまったく影響がない。ま
た共通化することで消費電流を減少させることができ
る。
【００２６】
【発明の効果】以上述べたように本発明では、低い電源
電圧範囲で動作ができ、また電流モードで動作するため
ノイズに強く、かつ消費電流の低いＡ／Ｄ変換器を提供
することができる。
電圧範囲で動作ができ、また電流モードで動作するため
ノイズに強く、かつ消費電流の低いＡ／Ｄ変換器を提供
することができる。
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】本発明の第３の実施例を示す回路図である。
【図４】図４は従来技術を示す回路図である。
１ 第１の電流入力端 ２ 第２の電流入力端 ３ 第１の電流ミラー回路 ４ 第２の電流ミラー回路 ５ 第１の電流ミラー回路の第１の電流出力端 ６ 第３の電流ミラー回路 ７ 電流検出回路 ８ 第４の電流ミラー回路 ９ 電流出力端 １０ 第１の電流ミラー回路の第２の電流出力端 １１ 出力ビットの出力端
Claims (4)
- 【請求項１】 カレントミラー回路等から構成され、ア
ナログ電流をディジタル化する１ビットセルを複数個配
列して構成されるアナログ／デジタル変換器において、 第１の入力端子が電流入力端に接続され第１及び第２の
電流出力端をもつ第１の電流ミラー回路と、 第２の入力端子が電流入力端に接続され、電流出力端が
前記第１の電流ミラー回路の第１の電流出力端に接続さ
れ、前記第１の電流ミラー回路を構成するトランジスタ
と異なる導電性のトランジスタで構成された第２の電流
ミラー回路と、前記第１の電流ミラー回路と前記第２の
電流ミラー回路の電流出力端に電流入力端が接続された
第３の電流ミラー回路と、 前記第３の電流ミラー回路の電流出力端に電流が流れて
いるか否かを検出する検出回路と、 電流入力回路を前記第１の電流ミラー回路の第２の電流
出力端に接続された電流入力回路とするか前記第３の電
流ミラー回路の電流入力回路とするかを切換える手段を
備えた第４の電流ミラー回路とから構成され、 前記１ビットセルの第４の電流ミラー回路は、前記検出
回路で電流が検出されれば電流入力回路を前記第３の電
流ミラーの電流入力回路とすると同時に出力ビットとし
て“１”を出力し、電流が検出されなければ前記第１の
電流ミラー回路の第２の電流出力端に接続された電流入
力回路とすると同時に出力ビットとして“０”をし、 前記第４の電流ミラー回路の電流出力端を１ビットセル
の電流出力端子とすることを特徴とした１ビットセル。 - 【請求項２】 請求項１に記載された１ビットセルを、
１ビットセルの電流出力端子を次段の１ビットセルの第
１の電流入力端に接続して直列に複数個接続し、初段の
１ビットセルの第１の電流入力端子を電流入力端子と
し、初段の第２の入力端子にＩｒ1 の電流を入力し、２
段目以降の第２の入力端子には順次Ｉｒ1 の１／２ずつ
になる電流を入力し、１ビットセルの電流ミラー回路は
第３の電流ミラー回路以外はすべて電流ゲインを１と
し、初段の出力ビットを最上位ビットとし、２段目以降
の出力ビットを順次上位からのビットとすることを特徴
としたアナログ／デジタル変換器。 - 【請求項３】 請求項１に記載された１ビットセルを、
１ビットセルの電流出力端子を次段の１ビットセルの第
１の入力端子に接続して直列に複数個接続し、すべての
１ビットセルの第２の電流入力端子にはすべて等しい値
の電流を入力し、１ビットセルの第１の電流ミラー回路
の電流ゲインは２とし、１ビットセルの第２、第４の電
流ミラー回路の電流ゲインは１とし、初段の出力ビット
を最上位ビットとし、２段目以降の出力ビットを順次上
位からのビットとすることを特徴としたアナログ／デジ
タル変換器。 - 【請求項４】 請求項３に記載されたアナログ／デジタ
ル変換器において、１ビットセルの第２の電流ミラー回
路の電流入力回路を、すべての１ビットセルで共通にし
たことを特徴とするアナログ／デジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5153262A JP2560980B2 (ja) | 1993-06-24 | 1993-06-24 | １ビットセル及びアナログ／デジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5153262A JP2560980B2 (ja) | 1993-06-24 | 1993-06-24 | １ビットセル及びアナログ／デジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0715337A true JPH0715337A (ja) | 1995-01-17 |
| JP2560980B2 JP2560980B2 (ja) | 1996-12-04 |
Family
ID=15558614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5153262A Expired - Lifetime JP2560980B2 (ja) | 1993-06-24 | 1993-06-24 | １ビットセル及びアナログ／デジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2560980B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5866233A (en) * | 1995-06-12 | 1999-02-02 | Meiwa Gravure Co., Ltd. | Decorative sheet with changeable color or density |
| US6103345A (en) * | 1995-02-12 | 2000-08-15 | Meiwa Gravure Co., Ltd. | Decorative sheet with changeable color or density |
-
1993
- 1993-06-24 JP JP5153262A patent/JP2560980B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6103345A (en) * | 1995-02-12 | 2000-08-15 | Meiwa Gravure Co., Ltd. | Decorative sheet with changeable color or density |
| US5866233A (en) * | 1995-06-12 | 1999-02-02 | Meiwa Gravure Co., Ltd. | Decorative sheet with changeable color or density |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2560980B2 (ja) | 1996-12-04 |
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