JPS6028452B2 - 並列アナログ・デジタル・コンバ−タ - Google Patents

Description

【発明の詳細な説明】 本発明はアナログ・デジタル・コンパ‐外こ関し、更に
簡単化されたアナログ・デジタル・コンバータに有効で
ある比較回路に関する。

従来の並列アナログ・デジタル（Ａ／Ｄ）コンパ一外よ
、アナログ入力信号を、電圧間隔をなす１セットの別々
の電圧レベルから得られる各入力に比較するものであり
、このコンバータにおいては、アナログ入力信号に対応
した電圧間隔を示すデジタル出力が発生されるようにな
っている。

別々の電圧比較器が各基準レベルと関連してアナログ入
力を当該レベルと比較する。従って、２ｎ−１個の量レ
ベルでさまる２ｎ個の電圧間隔の任意のものを示すｎビ
ットデジタルコードの場合、２ｎ−１個の比較器が必要
である。これら比較器への基準入力は、一般に、基準電
圧に直列に配設した等しい抵抗値を有する一連の２ｎ個
の抵抗から得ている。かくして、２ｎ−１の比較器の出
力で論理回路を駆動して、比較器出力をｎ個のビットに
デコーデングしている。従来の回路を用いた場合、３ビ
ットコンバータは７個の比較器と７入力論理回路を必要
とし、また４ビットコンバータは比較器を１３固と、１
５入力論理回路が必要である。従って本発明の目的は、
改良されたＡ／Ｄコンバータを提供することである。

本発明の他の目的は、比較的小数の比較器で出力コード
を発生できる並列型Ａ／○コンバータを提供することで
ある。

本発明の一面により、アナログ入力信号をｎビットデジ
タルコードに変換する並列ＡノＤコンパ‐外こおいて、
アナログ入力はｎ個の比較器において２ｎ−１の刻々の
基準レベルと比較され、各比較器は１ビットバィナリ出
力を有し、この世力の値はアナログ入力信号が増加して
別々の基準信号レベル以上となった時に交番変化する。

このｎ個の比較器出力から論理回路がｎビットコードを
発生するようになっている。本発明の他の面により、こ
の論理回路はｎ−１個の排他的ＯＲゲートをそなえたも
のである。

更に本発明の他の面により、比較器は各基準レベルと関
連した一対の差動トランジスタをそなえ、トランジスタ
対のコレクタは交叉して結合されて２つの負荷抵抗を介
して電流を導入し、その相対電流が１ビットバィナリ出
力を示すようになつている。本発明の更に他の面により
、比較器出力抵抗は差動排他的ＯＲゲートに接続され、
比較器はラッチ回路をそなえている。

以下、添付図面を参照して本発明を詳述する。

第１図のＡ／○コンバータはアナログ入力信号Ｖ，Ｎを
ビットＢ，、Ｂ２、＆を含む３ビットデジタルコードに
変換するもので、７つの基準レベルＡ，、Ａ２、Ａ３、
Ａ４、Ａ５、ん、Ａ７が基準手段１２によって与えられ
るようになっている。この手段１２は正の基準電圧１４
と接地接続点１６間に直列接続した抵抗Ｒ，〜Ｒ，８で
構成されている。基準レベルＡ，〜Ａ７は各抵抗間の接
続点から得られるものである。アナログ入力信号ＶＩＮ
は３つの比較器Ｃ，、Ｃ２、Ｃ３で７つの基準レベルと
比較されるようになっている。基準レベルへはライン１
８を介して比較器Ｃ，に加えられる。

この比較器に，は従来の２入力比較器であって、アナロ
グ入力信号がライン１６上の基準レベルへより大きい場
合にライン１９に‘‘Ｈ”出力を出力する。比較器Ｃ２
において、アナログ入力信号はライン２０，２２を介し
て加えられた基準レベルん、Ａ６と比較される。

比較器Ｃ２の出力は１ビット信号で、その値はアナログ
入力信号が増加して基準レベルＡ２、んよ」り大きくな
ると変化する。アナログ入力が基準レベルＡ２より小さ
い場合、ライン２３上の出力は“Ｌ”である。入力がＡ
２より大きいがＡ６よりは小さいレベルになると、ライ
ン２３上の出力は“Ｈ’’である。入力が増加してレベ
ルＡ６をこえると、ライン２３上の出力は“Ｌ”に戻る
。比較器Ｃ６においては、アナログ入力信号は基準レベ
ルＡ，、Ａ３、Ａ５、Ａ７と比較される。

これら基準レベルはそれぞれライン２４，２６，２８，
３０を介して比較器に加えられるようになっている。ラ
イン３２上の１ビット出力は、アナログ入力信号が増加
してこれら基準レベル以上になると変化する。従って、
アナログ入力信号がレベルＡ．より４・さし、と、ライ
ン３２の出力は‘‘Ｌ’’である。この世力は、アナロ
グ入力信号が増加して基準レベルＡ，、ん間の電圧レベ
ルになると切換わる。アナログ入力がＡ３とＡ５の間の
場合、比較器出力は“Ｌ”状態に戻る。同様にして、ア
ナログ入力がレベルＡ５、Ａ７の間の場合、ライン３２
の１ビット出力は“Ｈ’’である。更に、アナログ入力
が増加してレベルＡ７以上になると出力は“Ｌ”に戻る
。並列ＡノＤコンバータのビット出力Ｂは比較器Ｃ，の
出力１９から直接得られ、この出力１９は比較器に２の
出力２３と共に排他的ＯＲゲート３４に加られる。

このゲート３４の出力がコンバータの第２出力ビットＢ
２となり、第２の排他的ＯＲゲート３８に加えられる。
このゲート３８には比較器に３の出力３２が加えられて
おり、コンバータの第３ビット出力Ｂ３がライン４０上
に得られる。ライン１９上のビットＢ，はデジタルコー
ドの最上位ビット（ＭＳＢ）であり、アナログ入力信号
の下位４電圧間隔に対しては“Ｌ”、他の上位電圧間隔
に対しては“Ｈ’’である。

これは中間基準レベルＡ４を比較器Ｃ，に接続したこと
によって得られるのである。レベルへより小さい入力Ｖ
，Ｎのすべての値に対して、ビットＢ，は“Ｌ”であり
、大きい入力ＶＩＮのすべての値に対してビットＢは“
Ｈ”である。従釆のバィナリコードにおいて、第２ビッ
ト＆はアナログ入力ＶＩＮがビットＢ，によって決まる
基準電圧間隔の上位部分にあるのか或は下位部分にある
のかを示すものでなければならない。

従って比較器に２に入力として加えられた基準レベルは
、ビットＢが指示する２つの基準範囲即ちしベルん、Ａ
６のいずれか以内にある中間レベルである。アナログ入
力信号がＡ２の電圧より小さい場合、比較器Ｃ，の出力
ビットＢ，は“‐Ｌ”、比較器Ｃ２の出力は“Ｌ”、従
ってライン３６上の出力ビット弦は“Ｌ”である。アナ
ログ入力信号が増加してレベルＡ２以上になると、比較
器Ｃ２のライン２３上の出力は“Ｈ”となるが、比較器
Ｃ，の出力は“Ｌ”のままであり、ライン３６上の排他
的ＯＲ出力は“Ｈ”となりビットＢ２の値は“１”とな
る。アナログ入力信号が増加してレベルＡ４以上となる
と、ライン２３の信号は“Ｈ”のままであるが、比較器
Ｃ，は“Ｈ”出力をライン１９に与える。従ってライン
３６は“Ｌ”となり、ビットＢ２は“０”である。アナ
ログ入力信号が増加してレベルＡ６以上となると、ライ
ン１９の信号は“Ｈ”のままであるが比較器Ｃ２の出力
は“Ｌ”となり、結果としてライン３６の出力は“Ｈ”
となり、ビット＆は‘‘１”となる。ビットＢ３は最下
位ビットであり、アナログ入力が、ビットＢ、Ｂの各組
合せがカバーする各電圧間隔の上位部分にあるか下位部
分にあるかを指示する必要がある。従って、比較器Ｃ３
の入力はビットＢ，、Ｂ２によって決まる各電圧間隔の
中間レベルから得られる。排他的ＯＲゲート３４の出力
が、アナログ入力信号がレベルＡ２、Ａ４、Ａ６を通過
する時に変化するのと同様にして、排他的ＯＲゲート３
８のライン４０上の出力はアナログ入力信号が各基準レ
ベルＡ，〜Ａ７を通過する時に変化する。各基準電圧間
隔内におけるアナ．〇グ入力信号に対する比較器出力お
よびビット値をまとめれば次表のようである。

第１図のＡ／Ｄコンバータは３ビットデジタル出力を与
えるものであるが、このコンバータを変形して３ビット
より多い或は少ないビットのコードを出力するようにで
きるのは勿論である。

例えば４ビットコードとする場合は、各抵抗Ｒ，〜Ｒ８
にセンタタップを設けて得た８つの基準レベル各々を第
４の比較器に加えれば、比較器の出力はアナログ入力信
号Ｖ，Ｎがこれら８つの基準レベルを通過する時に変化
する。第４の比較器の出力を出力Ｂ３と共に第３の排他
的ＰＲゲートに加えればビット＆が得られる。更に一般
的に言えば、並列Ａ／Ｄコンバータは本発明によりアナ
ログ入力信号をビット耳、Ｂ２…Ｂｊ…Ｂｎを含むｎビ
ットデジタルコードに変換するものにすることができる
。

この場合、各比較器Ｃ，、Ｃ２・・・Ｃｉ・・・Ｃｎは
アナログ入力信号をセット｛Ａ２ｎ（ｍ／２ｉ）｝ の
すべての信号レベルＡＫと比較する。ｍは第１の２ｊ‐
１奇数整数である。また論理手段を用いて比較器Ｃ，〜
Ｃｊの出力に従って各ビットＢｊの値を設定する。即ち
、論理手段はｎ−１個の排他的ＯＲゲートをそなえ、各
ゲートはその１入力としてＣ，以外の比較器Ｃｊの出力
を受け、他の入力としてビットＢｊ‐，を受ける。第１
図に図示した簡単な構成のＡ／Ｄコンパ−夕は、比較器
Ｃ２、Ｃ３を用いており、各比較器は複数の基準入力と
１ビット出力を有し、この１ビット出力はアナログ入力
信号がこれら基準入力を通過する時に“Ｌ”から“Ｈ”
に変わる。比較器Ｃ３とその関連部分である排他的ＯＲ
ゲート３８を第．２図を参照して以下詳述する。比較器
に３は各基準レベルＡ，、Ａ３、Ａ５、Ａ７に関連した
一対の差動トランジスタをそなえている。

基準レベルＡ，に関連したものは入力トランジスタＱ，
と基準トランジスタＱ２を含む一対の差動トランジスタ
であり、アナログ入力は入力トランジスタＱ，に加えら
れ、基準レベル信号Ａ，はトランジスタＱ２のベースに
加えられる。これらトランジスタのェミツタは共に電流
シンク・トランジスタに接続されている。トランジスタ
Ｑ３は定電圧Ｖ，によりベース・バイアスされて、通常
の方法で電流シンクとして動作する。トランジスタＱ，
のコレクタは接続線５０に、トランジスタＱ２のコレク
タは接続線５２にそれぞれ接続されている。同様に、入
力トランジスタＱ４と基準トランジスタＱ５とでなる一
対のトランジスタが基準レベルんに関連し、これらトラ
ンジスタＱ４、Ｑ５のエミッタは電流シンクとして作用
するように電圧Ｖ，でベース・バイアスされたトランジ
スタＱに接続されている。

トランジスタＱ、ＱのコレクタはトランジスタＱ２、Ｑ
，のコレクタにそれぞれ交叉接続されている。即ち入力
トランジスタＱ４のコレクタは共通接続線５２に、トラ
ンジスタＱのコレクタは共通接続線５川こそれぞれ接続
されている。第３の対の差動トランジス外ま入力トラン
ジスタＱ７と基準トランジスタＱ８で構成され、基準レ
ベルＡ５と関連している。

これらトランジスタのコレクタは、レベルＡ３に関連し
たトランジスタ対と交叉接続されているがレベルＡ，に
関連したトランジスタ対には並列接続されている。差動
トランジスタＱ，。

「 Ｑ，．は基準レベルＡ？に関連したもので、電圧Ｖ
，でベース・バイアスされた電流シンク・トランジスタ
Ｑ，２をそなえている。これらトランジスタのコレクタ
はＡ，、Ａ５に関連したトランジスタ対と交叉接続され
ているが、Ａ３に関連したトランジスタ対には並列接続
されている。Ａ，およびＡ５に関連したトランジスタ対
が、非連続基準入力の第１のセットに関連したトランジ
スタ対の第１のセットを構成し、この第１のセットのト
ランジスタのコレクタが同様に共通接続線５０，５２に
それぞれ接続されている。

Ａ３、Ａ５に関連したトランジスタ対が非連続基準入力
の第２に関連したトランジスタ対の第２のセットを構成
している。この第２のセットのトランジスタは同様に共
通接続線５０，５２に接続され、第１のセットのトラン
ジスタとは交叉接続されている。更に共通接続線５２に
よって第１セット・トランジスタ対の基準トランジスタ
の出力が相互に接続され、更に第２のセットのトランジ
スタ対の入力トランジスタの出力に接続されている。ま
た他の共通接続線５０を介して第２のセットのトランジ
スタ対の基準トランジスタの出力が相互に接続され、更
に第１セットのトランジスタ対の入力トランジスタの出
力に接続されている。４つの差動トランジスタ対に流れ
る電流は並列トランジスタ対に直列に共通接続線５０，
５２にそれぞれ接続した抵抗戊９，Ｒ，ｏを介して導入
される。

この基本的比較回路は他の電流シンク・トランジスタに
ベースを共通接続され更に定電Ｖ，によりベース・バイ
アスされた電流シンク・トランジスタＱ，３をそなえて
いる。適切なバイアスが抵抗Ｒ９、Ｒ，ｏに与えられ、
電流シンク・トランジスタ・ェミッタから負電源へ閉回
路が形成されたとしてこの基本的比較回路の動作を以下
説明する。

定電流が各トランジスタ対に流れると、各対の各トラン
ジスタのコレク外こ流れる定電流の部分は当該対に関連
した基準入力に対するアナログ入力信号のレベルによっ
て決定される。第１のセットのトランジスタ対において
は、入力電圧がトランジスタ対に関連した基準レベルよ
り小さい場合、当該対の基準トランジスタの導電性が入
力トランジスタより大きくなり、ライン５２を介して電
流を導入し、抵抗Ｒ９の電圧降下より大きい電圧降下を
抵抗，。に形成する。入力電圧が当該基準レベルより大
きくなると、入力トランジスタの導通がまさり、基準Ｒ
，ｏの電圧に対し抵抗Ｒ９の電圧が増加する。一方、第
２のセットのトランジスタの各トランジスタ対は、アナ
ログ入力信号がそれぞれの基準レベルより小さい場合、
ライン５０および抵抗Ｒ９を介してより多くの電流を導
入し、アナログ入力信号がそれぞれの基準レベルより大
きい場合には、ライン５２と抵抗Ｒ，ｏを介してより多
くの電流を導入する。以下説明する回路動作において、
各差動トランジスタ対はアナログ入力が関連基準レベル
を通過する時に速やかに切換り、即ちアナログ入力が基
準レベルより小さい時、該対に流れる電流のほぼすべて
が入力トランジスタを流れ、アナログ入力が基準レベル
より大きい場合、ほぼすべての電流が基準トランジスタ
を流れるとする。更に、基準レベルの差は充分に大きく
、１対のトランジスタに加えたべ−ス電圧が等しい場合
、即ちＶ，Ｎが基準レベルに等しい場合、近接したトラ
ンジスタ対の電流分割にはほぼ変化が無いとする。これ
らの仮定に対するずれについては基本回路の動作を説明
した後に考慮することにする。初期入力電圧が基準レベ
ルＡ，より４・さし、場合、４つのトランジスタ対に抵
抗広９、Ｒ，ｏを介して流れる電流は連続したトランジ
スタ対を交叉接続したのでバランスしている。

しかし、電流シンク・トランジスタＱ，３は偏差（オフ
セット）電流をライン５２を介して導入するので、抵抗
Ｒ，ｏの電圧が増加する。１ビット比較器出力の値は抵
抗Ｒ９、Ｒ，ｏの相対的電圧降下により決まるので、第
２の共通後続線を流れる電流に対する第１の共通接続線
を流れる電流を検出することができる。

トランジスタＱ，３を流れる電流により抵抗Ｒ，ｏの電
圧降下が増加した状態は“Ｌ”或は“○”出力である。
アナログ入力電圧ＶＩＮが基準レベルＡ，より大きくな
ると、トランジスタＱ３の電流の大部分はトランジスタ
Ｑ２よりもＱ，に流れる。

従って電流は共通接続線５２および抵抗Ｒ，。から共通
接続線５０および抵抗Ｒ９にシフトするアナログ入力が
基準レベルＡ，より大きい場合、電流の部分が抵抗Ｒ，
。からＲ９へ第１のトランジスタ対によってシフトされ
る。従って電流はトランジスタＱ，、Ｑ、Ｑ，．に抵抗
Ｒ９を介して導入され、更に電流は抵抗Ｒ．ｏを介して
トランジスタＱ、Ｑ，３に流れる。この電流シフトによ
り抵抗Ｒ，。より抵抗Ｋ９に大きい電流が流れることに
なり、この状態で比較器出力は“Ｈ”或は“１”である
。アナログ入力信号が更に増加してしベルん以上となる
と、電流の大部分が第２のトランジスタ対のトランジス
タＱ５よりもＱ４に流れ、このトランジスタ対を流れる
電流は抵抗Ｋ９からＲ，ｏにシフトする。

従って、電流は抵抗Ｒ９を介してトランジスタＱ，、Ｑ
，．に流れ、更に電流は抵抗Ｒ，ｏを介してトランジス
タＱ８、Ｑ，３に流れる。３つのトランジスタが電流を
抵抗Ｒ，ｏを介して導入し、２つのトランジスタが抵抗
父９を介して導入しているので、低＃ｂｏの電圧降下Ｒ
９の電圧降下より大きく、“Ｌ”出力となる。

アナログ入力信号が更に増加を続けてしベルん以上とな
ると、第３のトランジスタ対（Ｑ７、Ｑを含む）がシフ
トし、抵抗Ｒ９の電圧降下が抵抗Ｒ，ｏの電圧降下より
大きくなり、“Ｈ”状態が得られる。

アナログ入力信号が基準レベルＡ７をこえると、第４の
トランジスタ対がシフトする。かくして抵抗Ｒ９より抵
抗Ｒ，ｏに電流が多くながれて、比較器出力“Ｌ”が得
られる。以上のように、前記基本比較回路Ｃ３の出力は
、アナログ入力信号ＶＩＮがゼロレベルから前記４つの
基準レベルに増加するにつれて、“Ｌ”、“Ｈ”と変化
する。

比較器Ｃ２は２つの差動トランジスタ対をそなえている
以外は同様な回路構成である。４ビットコードの場合、
第４の比較器は８つの基準入力に関連した８つの差動ト
ランジスタ対をそなえるようにすればよい。

比較器出力（抵抗Ｒ９、ＲＭを流れる電流を含む）は第
２図に詳細に図示した差動排他的ＯＲ論理ゲート３８に
接続されている。

抵抗川ｏを流れる電流は、トランジスタＱ，４、Ｑ，５
を含むゲート差動トランジスタ対を介して流れる。抵抗
Ｒ９を流れる電流はトランジスタＱ，６、Ｑ，７を含む
ゲート差動トランジスタ対を介して流れる。基準電圧Ｖ
２はトランジスタＱ．５、Ｑ，６のベースに加えられ、
排他的ＯＲゲート３４（第１図）の出力（ビットＢ２）
はトランジスタＱ，４、Ｑ，７のベースに加えられる。
トランジスタＱ，４、Ｑ，６のコレクタは出力バッファ
回路５６の入力５４に接続され、トランジスタＱ，５、
Ｑ，７のコレクタは出力バッファ回路５６の他の入力５
８に接続されている。抵抗Ｒ９より抵抗Ｒ，ｏに流れる
電流が大きい場合（比較器出力が“Ｌ”であることを示
す）トランジスタ対Ｑ，６、Ｑ，７よりもトランジスタ
対Ｑ，４、Ｑ，５により多くの電流が流れるので、トラ
ンジスタ対Ｑｉ４、Ｑ，５の方がライン５４，５８上の
相対電流信号に大きい影響力をもっている。

“Ｌ”レベルのビットＢ２入力がトランジスタＱ，４、
Ｑ，７のベースに加えられると、トランジスタＱ，５、
Ｑ，６はバイアスＶ２により導適状態となる。トランジ
スタＱ，６よりもトランジスタＱ，５を介して比較器Ｃ
３に流れる電流が多いので、ライン５８の電流信号の方
がライン５４の電流信号よりも大きく、従ってバッファ
回路５６の出力は“Ｌ”である。このビットＢ３の“Ｌ
”レベル出力値はビットＢ２が“Ｌ”である場合の前記
表によるものであり、比較器Ｃ３の“Ｌ”出力である。
ビット＆が“Ｈ”になるとすれば、トランジスタＱ，４
の導薄性がＱ，５より大きくなることにより信号はライ
ン５８からライン５４にシフトする。従ってバッファ回
路５６は、再度前記表により“Ｈ”レベルのビット＆を
出力する。抵抗Ｒ，。

よりも抵抗Ｒ９を流れる電流の方が大きい場合、トラン
ジスタ対Ｑ，６、Ｑ，７の方がバッファ回路５６の入力
に大きい影響を与える。従って“Ｌ”レベル＆入力の場
合、トランジスタＱ，６を流れる電流の方がトランジス
タＱ，７を流れる電流よりも大きく、ライン５４の信号
の方がライン５８の信号より大きい。従ってバッファ回
路６６は“Ｈ”レベル＆出力を発生する。これは″Ｌ”
レベルＢ２に対して前記表に示された適切な値であって
、比較器Ｃ３の“Ｈ”出力である。“Ｈ”レベル＆の場
合、トランジスタＱ，７の導通状態はトランジスタＱ，
４よりもまさり、従ってライン５８の信号の方がライン
５４の信号よりも大きく、“Ｌ”レベル＆出力が得られ
る。しかして前述の回路構成は第１図に示したＡ／Ｄコ
ンバータの比較器に３および排他的ＯＲゲート３８に必
要な基本素子を提供することになる。

以上説明した比較器回路構成はトランジスタＱ，８、Ｑ
，９を含むラツチ回路を加えることによって更に精密な
ものとなっている。これらトランジスタは交叉接続され
てフリップフロップの形をなし、即ちトランジスタＱ，
８のベースは共通接続線５２に、トランジスタＱ，８の
コレクタは共通接続線５０１こそれぞれ接続され、トラ
ンジスタＱ．９のベースは共通接続線５２にコレクタは
共通接続線５川こそれぞれ接続されている。このフリッ
プフロップ回路の電流バイアスは差動回路のトランジス
タＱがこよって与えられている。この差動回路はトラン
ジスタＱ磯、Ｑ２，をそなえ、負電源に接続した電流源
５９により電流バイアスされている。トランジスタＱ幻
は電流シンク・トランジスタＱ、Ｑ、Ｑ９、Ｑ，２、Ｑ
，３に流れる全電流を供給するものである。これら電流
シンク・トランジスタは等しいェミッタ抵抗６０，６２
，６４，６６，６８をそれぞれ介してトランジスタＱ２
，に接続されている。ェミッタ抵抗の値が等しいことお
よび共通ベースバイアスであることにより、トランジス
タＱ２，を流れる電流は５つの前記電流シンク・トラン
ジスタにより等分される。トランジスタＱ２ｏ、Ｑ２，
は負クロック信号Ｖ３、Ｖ３によりそれぞれベース・バ
イアスされている。

Ｖ３が“Ｌ”レベル信号で従ってＶ３ が“Ｈ”レベル
信号の場合、電流源５８からの電流はトランジスタＱ２
ｏに流れ、トランジスタＱ，８、Ｑ．９でなるフリツプ
フロツプ回路にラツチングモードでバイアス電流を供給
する。しかしＶ３が“Ｌ”レベル入力で従ってＶ３が“
Ｈ”レベル入力の場合、前記電流は比較回路を流れるが
、比較モードでラツチ回路を流れない。ラッチ回路は、
アナログ入力が増加して基準レベル以上となった時、基
準トランジスタから入力トランジスタへ電流が直に切換
えられなかった場合のためのものである。

例えばアナログ入力信号が基準レベルＡ，よりわずかに
小さい場合、トランジスタＱ，、Ｑ幻は比較モードでほ
ぼ平衡状態にある。即ち、トランジスタＱ２に流れる電
流の方がわずかに大きいので、抵抗Ｒ，ｏの電圧降下の
方が抵抗Ｒ９の電圧降下よりわずかに大きい。しかし、
このわずかな差は排他的ＰＲゲートでは検出されない。
しかし、制御電圧Ｖ３が“Ｈ”になると、トランジスタ
Ｑ，９のベースに接続した接続線５０の電圧の方がトラ
ンジスタＱ，８のベースに接続した接続線５２の電圧よ
りわずかに大きい。従ってトランジスタＱ弧を流れる電
流のほぼ大部分がトランジスタＱ，９を流れ、ラッチ回
路にはトランジスタＱ，８、抵抗Ｒ９よりもトランジス
タＱ，９、抵抗Ｒ，ｏを介してより多くの電流が流れる
。かくして、抵抗Ｒ，ｏの電圧は更に増加し、トランジ
スタＱ，８のベースバイアスが減少する。この再生モー
ドで、トランジスタＱ，８はほぼオフ状態に、一方トラ
ンジスタＱ，９は完全にオン状態にそれぞれ駆動され、
トランジスタＱ２ｏを介し電流源５９に流れる電流は、
主としてトランジスタＱ，９と抵抗Ｒ，。を介して流れ
、この状態は排他的ＯＲゲートによって検出される。一
旦アナログ入力信号が基準レベルＡ，よりわずかに大き
いレベルに増加すると、回路が比較モードである時トラ
ンジスタＱ２よりもトラソジスタＱ，を介してわずかに
より多くの電流が流れ、回路がラッチモードに切換わる
と、ベース電圧の微差がトランジスタＱ，８に対するわ
ずかにより高いベースバイアスとして検出される。従っ
て、トランジスタＱ，８には抵抗Ｒ９を介してより多く
の電流が流れ、トランジスタＱ，９のベース・バイアス
が減少し、充分に高い比較器出力が得られる。従って、
これら２つのトランジスタは、比較器の限界基準点のひ
とつに近い小電流不平衡により設定された初期状態を再
生モードで補強するのである。基本的比較回路の動作の
最初の分析においては、基準レベルは、次に高位の基準
レベルに関連した差動トランジスタ対の入力トランジス
タにほぼ電流が流れない状態で差動トランジスタ対のト
ランジスタのベース電圧を等化するに充分に離れている
とした。

この仮定が無効であるとすれば、比較器が“Ｌ”から“
Ｈ”へまた“Ｈ”から“Ｌ”へシフトする限界点におけ
るシフトは最低および最高の基準レベルに関するもので
ある。これは次の事実によるもので、即ち例えば基準レ
ベルＡ，における比較器出力のシフトは、トランジスタ
Ｑ２からＱ，への電流転換のみならず、程度は少〈なく
ても、トランジスタＱ５からＱへの電流転換によるとい
うことである。基準レベルＡ３、ふにおいては限界点シ
フトは無い、何故ならば次に高位の差動トランジスタ対
による干渉は次に低位の差動トランジスタ対により相殺
されるからである。従って上位および下位の限界点シフ
トを補正するにはこれらの上下にバッファ差敷トランジ
スタ対を設ければよい。第２図の回路構成を含む第１図
に図示したＡ／Ｄコンバータの王なる利点は、３ビット
コードに対して３つの比較器出力のみが必要であり、同
様に４ビットコードに対しては４つの比較器出力のみが
必要であるということである。

従って３ビットコードにおいて２つの排他的ＯＲゲート
で説明したように、デコーデングが極めて簡単なものと
なる。更に本発明による利点は、ＩＣ化した場合、この
Ａ／Ｄコンバータを用いれば分離コレクタ領域を節約す
ることができるということである。従来の並列Ａ／Ｄコ
ンバータにおいては、２ｎ−１個の比較器各々の各トラ
ンジスタのコレクタに別々の分離コレクタ・ポケットが
必要である。従って、比較器を１５必要とする４ビット
コードの場合、分離コレクタ・ポケットが３Ｍ固必要で
ある。しかし、本発明のコンバータにおいては、各比較
器に要するコレクタ・ポケットの数はわずかに２個であ
る。例えば、第２図の回路では、コレクタ・ポケットを
接続線５０１こ、他のコレクタ・ポケットを接続線５２
に関連させて設けるだけでよい。４ビットコンバータで
４個の比較器がある場合、従来では３の固のコレクタ・
ポケットを必要とするのに対し、本発明の場合はわずか
に８個のコレクタ・ポケットでよい。

また、比較器の入力トランジスタのベースが共通なので
、集積回路とした場合、マルチ入力比較器構成とするこ
とにより簡単なものとすることができる。

この場合、第２図のトランジスタＱ．、Ｑ７は１つのコ
レクタ・ポケットにおいて単一のベース領域に２つのェ
ミッタ領域を形成することによって得られる。またトラ
ンジスタＱ４、Ｑ，ｏは他のコレクタ・ポケットにおい
て単一のベース領域に２つのェミッタ領域を形成するこ
とによって得られる。比較器に必要とする差動トランジ
スタ対の数が多くなればなるほど、ベース領域が節約で
きることになる。第１図および第２図を参照して説明し
た本発明によるＡ／Ｄコンバータは、回路簡単化に、更
にマルチビット並列Ａ／ＤコンバータのＩＣ化を簡単に
できるという大きな利点を提供するものである。

また、本発明による３ビット或は４ビット並列コンバー
タは、３ビット或は４ビットを一度に変換するマルチビ
ット連続近似コンバータ用基礎となるものとして用いる
ことができる。以上、本発明をその好ましい実施例につ
いて説明したが、本発明はこの実施例にのみ限定される
ものでなく、本発明の要旨範囲を離れることなく各種の
変形改良がなし得るものである。

【図面の簡単な説明】

第１図は３ビットコードを出力する３個の比較器をそな
えた本発明によるＡ／Ｄコンバータを示す回路図、第２
図は第１図の比較器Ｃ３とその関連排他的ＯＲゲートを
示す回路図である。 １２・・・・・・基準手段、１４・・・・・・正基準電
圧、１６・・・・・・接地点、３４，３８・・・・・・
排他的ＯＲゲート、５０，５２・・・・・・共通接続線
、５４，５８・…・・入力ライン、５６・・・・・・出
力バッファ回路、５９・・・・・・電流源、Ｃ，，Ｃ２
，Ｃ３…・・・比較器、Ｒ，〜Ｒ，。 ・・・…抵抗、Ｑ，〜Ｑ２，……トランジスタ、ＶＩＮ
……アナログ入力信号、Ｖ，……定電圧、Ｖ２…・・・
基準電圧「Ｖ３・・…・制御電圧。第１図 第２図

Claims (1)

【特許請求の範囲】
1. １ 複数の比較器より成るアナログ・デジタルコンバー
   タであつて、各比較器が多数の非連続レベルの基準信号
   入力の各入力とアナログ入力信号を比較し、前記アナロ
   グ入力信号が連続して増加し前記基準信号レベル以上と
   なつた時に交番変化するような値の１ビツトバイナリ出
   力を発生すると共に各比較器が： 各基準入力に関連し
   た一対の差動トランジスタであつて、各対の基準トラン
   ジスタのベースが関連基準入力に接続され、各対の入力
   トランジスタのベースがアナログ入力信号に接続された
   ものと、 第１のセツトの非連続基準入力に関連した第
   １のセツトのトランジスタ対の基準トランジスタの出力
   を共通接続し更に第２のセツトの非連続基準入力に関連
   した第２のセツトのトランジスタ対の入力トランジスタ
   の出力と接続する第１の共通接続手段と、 前記第２の
   セツトのトランジスタ対の基準トランジスタの出力を共
   通接続し、更に前記第１のセツトのトランジスタ対の入
   力トランジスタの出力と接続する第２の共通接続手段と
   、 前記対の差動トランジスタ各々に所定量の電流を流
   させる手段であつて、前記所定量の電流の部分が前記関
   連基準入力に対する前記アナログ入力信号のレベルによ
   つて決まるものと、 前記第２の共通接続手段を介して
   流れる電流に対し前記第１の共通接続手段を介して流れ
   る電流量を検出する手段とをそなえ、 前記第１及び第
   ２の接続手段を流れる相対電流が前記比較器の前記１ビ
   ツト・バイナリ出力を示すようになされたアナログ・コ
   ンバータ。