JPH06252766A - アナログ／ディジタル変換回路 - Google Patents
アナログ／ディジタル変換回路Info
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- JPH06252766A JPH06252766A JP3576093A JP3576093A JPH06252766A JP H06252766 A JPH06252766 A JP H06252766A JP 3576093 A JP3576093 A JP 3576093A JP 3576093 A JP3576093 A JP 3576093A JP H06252766 A JPH06252766 A JP H06252766A
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Abstract
(57)【要約】
【目的】変換処理の高速化、チップ面積の縮小、消費電
力の削減を図れるＡ／Ｄ変換回路を実現する。 【構成】マトリクス回路１００の最上行用上位コンパレ
ータを上位コンパレータ１１１で兼用し、最下行用上位
コンパレータを上位コンパレータ１１２で兼用するとと
もに、下位コードを２つのグループに分割し、各グルー
プに応じた変換コードを得る下位エンコーダ１４０か
ら、上位エンコーダ１２０から出力された上位データの
ＬモードデータおよびＲモードデータを選択するための
選択信号ＳＥＬ1 ，ＳＥＬ2 を発生し、選択ゲート１５
０において、これら選択信号ＳＥＬ1，ＳＥＬ2 の基づ
き上位エンコーダ１４０から出力されたＬモードデータ
およびＲモードデータを選択的に上位変換コードＤ1 ，
Ｄ2 として出力する。
力の削減を図れるＡ／Ｄ変換回路を実現する。 【構成】マトリクス回路１００の最上行用上位コンパレ
ータを上位コンパレータ１１１で兼用し、最下行用上位
コンパレータを上位コンパレータ１１２で兼用するとと
もに、下位コードを２つのグループに分割し、各グルー
プに応じた変換コードを得る下位エンコーダ１４０か
ら、上位エンコーダ１２０から出力された上位データの
ＬモードデータおよびＲモードデータを選択するための
選択信号ＳＥＬ1 ，ＳＥＬ2 を発生し、選択ゲート１５
０において、これら選択信号ＳＥＬ1，ＳＥＬ2 の基づ
き上位エンコーダ１４０から出力されたＬモードデータ
およびＲモードデータを選択的に上位変換コードＤ1 ，
Ｄ2 として出力する。
Description
【０００１】
【産業上の利用分野】本発明は、アナログ信号をディジ
タル信号に変換するアナログ／ディジタル（以下、Ａ／
Ｄと略記する）変換回路に係り、特にアナログ信号を上
位および下位の２段階でディジタル信号に変換する直並
列方式のＡ／Ｄ変換回路に関するものである。
タル信号に変換するアナログ／ディジタル（以下、Ａ／
Ｄと略記する）変換回路に係り、特にアナログ信号を上
位および下位の２段階でディジタル信号に変換する直並
列方式のＡ／Ｄ変換回路に関するものである。
【０００２】
【従来の技術】図５は、従来のＡ／Ｄ変換回路の構成例
を示す回路図であって、アナログ信号ＶINを４ビットの
ディジタルコードに変換する回路構成を示している。図
５において、１０はマトリクス回路、２１〜２３は上位
コンパレータ、３０は上位エンコーダ、４１〜４７は下
位コンパレータ、５０は下位エンコーダ、６０は反転ゲ
ート、７０は禁止ゲート、８０は選択ゲート、９０はイ
ンバータをそれぞれ示している。
を示す回路図であって、アナログ信号ＶINを４ビットの
ディジタルコードに変換する回路構成を示している。図
５において、１０はマトリクス回路、２１〜２３は上位
コンパレータ、３０は上位エンコーダ、４１〜４７は下
位コンパレータ、５０は下位エンコーダ、６０は反転ゲ
ート、７０は禁止ゲート、８０は選択ゲート、９０はイ
ンバータをそれぞれ示している。
【０００３】マトリクス回路１０は、２８個のスイッチ
ングブロックＳ11〜Ｓ17，Ｓ21〜Ｓ 27，Ｓ31〜Ｓ37およ
びＳ41〜Ｓ47が４行７列のマトリクス状に配置されて構
成されている。各スイッチングブロックＳ11〜Ｓ17，Ｓ
21〜Ｓ27，Ｓ31〜Ｓ37およびＳ41〜Ｓ 47は、ｎｐｎ形ト
ランジスタＱ1 ，Ｑ2 およびＱ3 からなる差動型のアン
プにより構成されている。一部を除くと、いわゆる差動
対を構成する一方のトランジスタＱ1 のベースには基準
電圧ＶRT−ＶRBを基準抵抗素子Ｒ1 〜Ｒ16で分圧した基
準電圧が供給され、他方のトランジスタＱ2 のベースに
は、ディジタルコードに変換すべきアナログ信号ＶINが
それぞれ供給される。また、トランジスタＱ1 およびＱ
2 のエミッタ同士は接続され、その接続中点は後述する
コントロール信号によってスイッチングされるトランジ
スタＱ3 を介してそれぞれ電流源Ｉに接続されている。
また、トランジスタＱ1 およびＱ2 のコレクタには抵抗
ｒを介して電源電圧Ｖ DDが供給され、その出力端子は７
個の下位コンパレータ４１〜４７の比較器ＣD1〜ＣD7に
それぞれ入力され、下位コンパレータ４１〜４７の初段
アンプを兼用している。
ングブロックＳ11〜Ｓ17，Ｓ21〜Ｓ 27，Ｓ31〜Ｓ37およ
びＳ41〜Ｓ47が４行７列のマトリクス状に配置されて構
成されている。各スイッチングブロックＳ11〜Ｓ17，Ｓ
21〜Ｓ27，Ｓ31〜Ｓ37およびＳ41〜Ｓ 47は、ｎｐｎ形ト
ランジスタＱ1 ，Ｑ2 およびＱ3 からなる差動型のアン
プにより構成されている。一部を除くと、いわゆる差動
対を構成する一方のトランジスタＱ1 のベースには基準
電圧ＶRT−ＶRBを基準抵抗素子Ｒ1 〜Ｒ16で分圧した基
準電圧が供給され、他方のトランジスタＱ2 のベースに
は、ディジタルコードに変換すべきアナログ信号ＶINが
それぞれ供給される。また、トランジスタＱ1 およびＱ
2 のエミッタ同士は接続され、その接続中点は後述する
コントロール信号によってスイッチングされるトランジ
スタＱ3 を介してそれぞれ電流源Ｉに接続されている。
また、トランジスタＱ1 およびＱ2 のコレクタには抵抗
ｒを介して電源電圧Ｖ DDが供給され、その出力端子は７
個の下位コンパレータ４１〜４７の比較器ＣD1〜ＣD7に
それぞれ入力され、下位コンパレータ４１〜４７の初段
アンプを兼用している。
【０００４】図中、斜線を引いたスイッチングブロック
Ｓ11，Ｓ12，Ｓ16，Ｓ17，Ｓ21，Ｓ 22，Ｓ26，Ｓ27，Ｓ
31，Ｓ32，Ｓ36，Ｓ37，Ｓ41，Ｓ42，Ｓ46，Ｓ47は、２
ビットの下位変換コードに対してさらに２ＬＳＢの冗長
ビットを出力するものであり、特にこの中で、Ｓ11，Ｓ
12，Ｓ41，Ｓ42はコントロール信号によって能動化され
たときに、常に、一定の２値信号「Ｈ」または「Ｌ」が
出力されるように固定した入力信号が与えられている。
また、特に、スイッチングブロックの第２行と第４行の
トランジスタＱ1,Ｑ2のコレクタは、スイッチングブロ
ックの第１行、第３行のトランジスタＱ1,Ｑ2のコレク
タ出力と反対方向のラインに接続され、基準電位ＶRT−
ＶRBが印加される直列基準抵抗素子Ｒ1 〜Ｒ16のライン
が折り返しで作れるように工夫されている。
Ｓ11，Ｓ12，Ｓ16，Ｓ17，Ｓ21，Ｓ 22，Ｓ26，Ｓ27，Ｓ
31，Ｓ32，Ｓ36，Ｓ37，Ｓ41，Ｓ42，Ｓ46，Ｓ47は、２
ビットの下位変換コードに対してさらに２ＬＳＢの冗長
ビットを出力するものであり、特にこの中で、Ｓ11，Ｓ
12，Ｓ41，Ｓ42はコントロール信号によって能動化され
たときに、常に、一定の２値信号「Ｈ」または「Ｌ」が
出力されるように固定した入力信号が与えられている。
また、特に、スイッチングブロックの第２行と第４行の
トランジスタＱ1,Ｑ2のコレクタは、スイッチングブロ
ックの第１行、第３行のトランジスタＱ1,Ｑ2のコレク
タ出力と反対方向のラインに接続され、基準電位ＶRT−
ＶRBが印加される直列基準抵抗素子Ｒ1 〜Ｒ16のライン
が折り返しで作れるように工夫されている。
【０００５】３個の上位コンパレータ２１，２２，２３
は、それぞれ比較器ＣU1〜ＣU3，相補型の出力アンプＣ
ＡおよびアンドゲートＡU1〜ＡU4を備えている。上位コ
ンパレータ２１〜２３の各比較器ＣU1〜ＣU3の一方の入
力にはアナログ信号ＶINが供給され、他方の入力には基
準電位ＶRT〜ＶRBを粗い量子化で分圧した基準電圧
Ｖ1 ，Ｖ2 ，Ｖ3 が供給される。上位コンパレータ２１
〜２３の各比較器ＣU1〜ＣU3の出力は、サンプリングさ
れたアナログ信号のレベルに対応して「Ｈ」または
「Ｌ」のレベルとなり、各アンドゲートＡU1〜ＡU4のい
ずれか１個のみが「１」レベルを出力するように構成さ
れている。
は、それぞれ比較器ＣU1〜ＣU3，相補型の出力アンプＣ
ＡおよびアンドゲートＡU1〜ＡU4を備えている。上位コ
ンパレータ２１〜２３の各比較器ＣU1〜ＣU3の一方の入
力にはアナログ信号ＶINが供給され、他方の入力には基
準電位ＶRT〜ＶRBを粗い量子化で分圧した基準電圧
Ｖ1 ，Ｖ2 ，Ｖ3 が供給される。上位コンパレータ２１
〜２３の各比較器ＣU1〜ＣU3の出力は、サンプリングさ
れたアナログ信号のレベルに対応して「Ｈ」または
「Ｌ」のレベルとなり、各アンドゲートＡU1〜ＡU4のい
ずれか１個のみが「１」レベルを出力するように構成さ
れている。
【０００６】各アンドゲートＡU1〜ＡU4の出力信号はワ
イヤード接続され、上位エンコーダ３０を介してバイナ
リコードに変換され、後述する選択ゲート８０におい
て、上位の２ビットのコードＤ1 ，Ｄ2 に修正が加えら
れる。
イヤード接続され、上位エンコーダ３０を介してバイナ
リコードに変換され、後述する選択ゲート８０におい
て、上位の２ビットのコードＤ1 ，Ｄ2 に修正が加えら
れる。
【０００７】下位コンパレータ４１〜４７も上位コンパ
レータ２１〜２３と同様に構成されており、特に、下位
コンパレータ４３，４４，４５は上位コンパレータによ
って選択された量子レベル内をさらに細かく数値化して
下位の２ビットのコードＤ3,Ｄ4 を下位エンコーダ５０
を介して出力する。
レータ２１〜２３と同様に構成されており、特に、下位
コンパレータ４３，４４，４５は上位コンパレータによ
って選択された量子レベル内をさらに細かく数値化して
下位の２ビットのコードＤ3,Ｄ4 を下位エンコーダ５０
を介して出力する。
【０００８】さらに、このＡ／Ｄ変換回路では、この下
位コンパレータの左右に２ＬＳＢの冗長コードを生じる
コンパレータ４１，４２および４６，４７が設けられ、
上位コンパレータ２１〜２３で特定した下位コンパレー
タの変換範囲外のアナログ信号ＶINに対してもコード変
換動作が行われるように構成されている。
位コンパレータの左右に２ＬＳＢの冗長コードを生じる
コンパレータ４１，４２および４６，４７が設けられ、
上位コンパレータ２１〜２３で特定した下位コンパレー
タの変換範囲外のアナログ信号ＶINに対してもコード変
換動作が行われるように構成されている。
【０００９】このような構成において、たとえば、サン
プリングされたアナログ信号のサンプリング電圧Ｖs が
ＶRB＜ＶS ＜Ｖ3 であれば、上位コンパレータ２１，２
２，２３の比較器ＣU1〜ＣU3の出力がすべて「Ｌ」とな
り、アンドゲートＡU1〜ＡU3からは「０」、ＡU4からは
「１」の２値信号がそれぞれ出力される。その結果、
〔０００１〕なる２値信号が上位エンコーダ３０に入力
され、いわゆるワイヤードオア回路によって、最初の２
列のライン〔ＬＮ31〕には
プリングされたアナログ信号のサンプリング電圧Ｖs が
ＶRB＜ＶS ＜Ｖ3 であれば、上位コンパレータ２１，２
２，２３の比較器ＣU1〜ＣU3の出力がすべて「Ｌ」とな
り、アンドゲートＡU1〜ＡU3からは「０」、ＡU4からは
「１」の２値信号がそれぞれ出力される。その結果、
〔０００１〕なる２値信号が上位エンコーダ３０に入力
され、いわゆるワイヤードオア回路によって、最初の２
列のライン〔ＬＮ31〕には
〔００〕、次の２列のライン
〔ＬＮ32〕も
〔ＬＮ32〕も
〔００〕、次の２列のライン〔ＬＮ33〕に
は〔０１〕が出力される。
は〔０１〕が出力される。
【００１０】また、サンプリング電圧ＶS がＶ3 ＜ＶS
＜Ｖ2 のときは、同様に上位側アンドゲートＡU1，
ＡU2，ＡU4からは「０」、ＡU3からは「１」の２値信号
がそれぞれ出力される。その結果、〔００１０〕なる２
値信号が上位エンコーダ３０に入力され、ライン〔ＬＮ
31〕からは
＜Ｖ2 のときは、同様に上位側アンドゲートＡU1，
ＡU2，ＡU4からは「０」、ＡU3からは「１」の２値信号
がそれぞれ出力される。その結果、〔００１０〕なる２
値信号が上位エンコーダ３０に入力され、ライン〔ＬＮ
31〕からは
〔００〕、ライン〔ＬＮ32〕からは〔０
１〕、ライン〔ＬＮ 33〕からは〔１０〕が出力される。
以下、Ｖ2 ＜ＶS ＜Ｖ1 、Ｖ1 ＜ＶS ＜ＶRTの場合を含
めて上位エンコーダ３０の入力と出力との関係を図６に
示してある。
１〕、ライン〔ＬＮ 33〕からは〔１０〕が出力される。
以下、Ｖ2 ＜ＶS ＜Ｖ1 、Ｖ1 ＜ＶS ＜ＶRTの場合を含
めて上位エンコーダ３０の入力と出力との関係を図６に
示してある。
【００１１】これと並行して、各アンドゲートＡ
U(1,2,3,4)の中で２値出力信号が「１」となっているコ
ントロールライン（ｘ1,ｘ2,ｘ3,ｘ4 ）に接続されてい
る各スイッチングブロックのトランジスタＱ3 がオンに
制御され、さらに量子化レベルの細かな数値化が実行さ
れる。
U(1,2,3,4)の中で２値出力信号が「１」となっているコ
ントロールライン（ｘ1,ｘ2,ｘ3,ｘ4 ）に接続されてい
る各スイッチングブロックのトランジスタＱ3 がオンに
制御され、さらに量子化レベルの細かな数値化が実行さ
れる。
【００１２】たとえば、アンドゲートＡU3の出力のみが
「１」レベルになると、スイッチングブロックＳ31〜Ｓ
37のトランジスタＱ3 がオンとなり、基準抵抗素子Ｒ7
〜Ｒ 13で分圧された基準電圧とサンプリング電圧ＶS が
スイッチングブロックＳ31〜Ｓ37で差動的に増幅され、
下位コンパレータ４１〜４７によって比較される。同様
に、アンドゲートＡU2の出力が「１」レベルのときはス
イッチングブロックＳ21〜Ｓ27が能動化され, 差動的な
増幅作用が行われて、下位コンパレータ４１〜４７によ
る比較が行われる。
「１」レベルになると、スイッチングブロックＳ31〜Ｓ
37のトランジスタＱ3 がオンとなり、基準抵抗素子Ｒ7
〜Ｒ 13で分圧された基準電圧とサンプリング電圧ＶS が
スイッチングブロックＳ31〜Ｓ37で差動的に増幅され、
下位コンパレータ４１〜４７によって比較される。同様
に、アンドゲートＡU2の出力が「１」レベルのときはス
イッチングブロックＳ21〜Ｓ27が能動化され, 差動的な
増幅作用が行われて、下位コンパレータ４１〜４７によ
る比較が行われる。
【００１３】このように、下位の変換コードはスイッチ
ングブロックの行単位で、サンプリングされた電圧ＶS
とその行の基準抵抗素子で分圧された基準電圧とが比較
され、下位コンパレータ４１〜４７のアンドゲートＡD1
〜ＡD7およびＡD8から図７に示すように２値信号が出力
され、これら２値信号が下位エンコーダ５０でエンコー
ドされることにより、下位コードライン〔ＬＮ51〕から
下位２ビットの変換コードＤ3 ，Ｄ4 が出力される。ま
た、同様に選択ラインＬＮ52，ＬＮ53，ＬＮ54の出力レ
ベルも図７に示すように変化する。
ングブロックの行単位で、サンプリングされた電圧ＶS
とその行の基準抵抗素子で分圧された基準電圧とが比較
され、下位コンパレータ４１〜４７のアンドゲートＡD1
〜ＡD7およびＡD8から図７に示すように２値信号が出力
され、これら２値信号が下位エンコーダ５０でエンコー
ドされることにより、下位コードライン〔ＬＮ51〕から
下位２ビットの変換コードＤ3 ，Ｄ4 が出力される。ま
た、同様に選択ラインＬＮ52，ＬＮ53，ＬＮ54の出力レ
ベルも図７に示すように変化する。
【００１４】そして、以下，，で示すように、こ
の選択ラインＬＮ52，ＬＮ53，ＬＮ 54のいずれかに
「１」レベルの信号が出力されたときに、上位エンコー
ダ３０におけるラインＬＮ31，ＬＮ32，ＬＮ33からの上
位２ビットの変換コードＤ1 ，Ｄ 2 がオアゲートＯ
Ｒ1 ，ＯＲ2 を介して選択的に出力される。
の選択ラインＬＮ52，ＬＮ53，ＬＮ 54のいずれかに
「１」レベルの信号が出力されたときに、上位エンコー
ダ３０におけるラインＬＮ31，ＬＮ32，ＬＮ33からの上
位２ビットの変換コードＤ1 ，Ｄ 2 がオアゲートＯ
Ｒ1 ，ＯＲ2 を介して選択的に出力される。
【００１５】；選択ラインＬＮ53（０ライン）に
「１」が生じる変換コード、すなわち、下位２ビットの
変換コードＤ3 ，Ｄ4 が上位の変換コードに対応して
「１」が生じる変換コード、すなわち、下位２ビットの
変換コードＤ3 ，Ｄ4 が上位の変換コードに対応して
〔００〕〔１０〕〔１１〕となるときは、禁止ゲート７
０を構成するアンドゲートＡ1 ，Ａ 2 の出力が「０」に
なるため、選択ゲート８０内にあるアンドゲートＡ1 ，
Ａ3，Ａ4 およびＡ6 の出力は「０」になる。その結
果、上位エンコーダ３０から出力されるライン〔Ｌ
Ｎ32〕の上位Ｄ1 ，Ｄ2 のコードが選択ゲート８０のア
ンドゲートＡ2 ，Ａ5 およびオアゲートＯＲ 1 ，ＯＲ2
を介して、そのまま出力される。こののケースは、上
位２ビットの変換を行うときのアナログ信号のレベルが
下位２ビットの変換を行うときのアナログ信号と変化し
ていない場合を示しており修正が行われない。
０を構成するアンドゲートＡ1 ，Ａ 2 の出力が「０」に
なるため、選択ゲート８０内にあるアンドゲートＡ1 ，
Ａ3，Ａ4 およびＡ6 の出力は「０」になる。その結
果、上位エンコーダ３０から出力されるライン〔Ｌ
Ｎ32〕の上位Ｄ1 ，Ｄ2 のコードが選択ゲート８０のア
ンドゲートＡ2 ，Ａ5 およびオアゲートＯＲ 1 ，ＯＲ2
を介して、そのまま出力される。こののケースは、上
位２ビットの変換を行うときのアナログ信号のレベルが
下位２ビットの変換を行うときのアナログ信号と変化し
ていない場合を示しており修正が行われない。
【００１６】；選択ラインＬＮ52が「１」でアンドゲ
ートＡU1またはＡU3が「１」の場合、および選択ライン
ＬＮ54が「１」でアンドゲートＡU4またはＡU2が「１」
の場合には、禁止ゲート７０を構成するアンドゲートＡ
1 およびＡ4 が開く。その結果、アンドゲートＡ1 ，Ａ
4 に入力されているラインＬＮ31の上位２ビットのコー
ドＤ1 ，Ｄ2 がオアゲートＯＲ1,ＯＲ2 を介して出力さ
れる。こののケースは、上位２ビットＤ1 ，Ｄ2 を数
値化したときのアナログ信号のレベルが、下位２ビット
Ｄ3 ，Ｄ4 を数値化したときのアナログ信号より高い場
合に修正を行うものである。たとえば、図８に示すよう
に、アナログ信号のサンプリング値ＶS の真値がＶ A で
あるときに、上位２ビットの変換コードが誤って〔１
０〕で出力され、下位コンパレータから正しい下位２ビ
ットの変換コード〔１１〕で出力された時に、上位２ビ
ットの変換コード〔１０〕から「１」を引いて〔０１〕
に修正して正しいコード出力〔０１１１〕を得るもので
ある。すなわち、この場合はコントロールラインが間違
ってスイッチングブロックのラインを選択したことにな
るが、冗長ビットを検出する右側の下位コンパレータ４
６が
ートＡU1またはＡU3が「１」の場合、および選択ライン
ＬＮ54が「１」でアンドゲートＡU4またはＡU2が「１」
の場合には、禁止ゲート７０を構成するアンドゲートＡ
1 およびＡ4 が開く。その結果、アンドゲートＡ1 ，Ａ
4 に入力されているラインＬＮ31の上位２ビットのコー
ドＤ1 ，Ｄ2 がオアゲートＯＲ1,ＯＲ2 を介して出力さ
れる。こののケースは、上位２ビットＤ1 ，Ｄ2 を数
値化したときのアナログ信号のレベルが、下位２ビット
Ｄ3 ，Ｄ4 を数値化したときのアナログ信号より高い場
合に修正を行うものである。たとえば、図８に示すよう
に、アナログ信号のサンプリング値ＶS の真値がＶ A で
あるときに、上位２ビットの変換コードが誤って〔１
０〕で出力され、下位コンパレータから正しい下位２ビ
ットの変換コード〔１１〕で出力された時に、上位２ビ
ットの変換コード〔１０〕から「１」を引いて〔０１〕
に修正して正しいコード出力〔０１１１〕を得るもので
ある。すなわち、この場合はコントロールラインが間違
ってスイッチングブロックのラインを選択したことにな
るが、冗長ビットを検出する右側の下位コンパレータ４
６が
〔００〕を出力するために、上位２ビットの変換コ
ードが修正されることになる。
ードが修正されることになる。
【００１７】；選択ラインＬＮ54が「１」でアンドゲ
ートＡU1またはＡU3が「１」の場合、および選択ライン
ＬＮ52が「１」でアンドゲートＡU4またはＡU2が「１」
の場合には、禁止ゲート７０を構成するアンドゲートＡ
2 の出力が「１」となり、選択ゲート８０のアンドゲー
トＡ3 およびＡ6 が開かれる。その結果、このアンドゲ
ートＡ3 ，Ａ6 に入力されているラインＬＮ33の上位２
ビットのコードＤ，Ｄ2 がオアゲートＯＲ1 ，ＯＲ2 を
介して出力され、上位２ビットのコードに「＋１」が加
えられる。すなわち、こののケースは、上位２ビット
Ｄ1 ，Ｄ2 を数値化したときのアナログ信号のサンプル
レベルがそのときの量子レベル範囲より低かった場合に
修正を加えるものである。たとえば、アナログ信号ＶIN
の真値が図８のＶB 点にあるときに、上位２ビットが
ートＡU1またはＡU3が「１」の場合、および選択ライン
ＬＮ52が「１」でアンドゲートＡU4またはＡU2が「１」
の場合には、禁止ゲート７０を構成するアンドゲートＡ
2 の出力が「１」となり、選択ゲート８０のアンドゲー
トＡ3 およびＡ6 が開かれる。その結果、このアンドゲ
ートＡ3 ，Ａ6 に入力されているラインＬＮ33の上位２
ビットのコードＤ，Ｄ2 がオアゲートＯＲ1 ，ＯＲ2 を
介して出力され、上位２ビットのコードに「＋１」が加
えられる。すなわち、こののケースは、上位２ビット
Ｄ1 ，Ｄ2 を数値化したときのアナログ信号のサンプル
レベルがそのときの量子レベル範囲より低かった場合に
修正を加えるものである。たとえば、アナログ信号ＶIN
の真値が図８のＶB 点にあるときに、上位２ビットが
〔００〕となったとき、下位２ビットの数値が
〔００〕
で出力されると、上位２ビット
で出力されると、上位２ビット
〔００〕に「＋１」を加
えて〔０１〕とし、正しいアナログ信号のサンプル電圧
ＶB に対応する〔０１００〕を出力するようにしたもの
である。
えて〔０１〕とし、正しいアナログ信号のサンプル電圧
ＶB に対応する〔０１００〕を出力するようにしたもの
である。
【００１８】このＡ／Ｄ変換回路は、上記したように下
位コンパレータに冗長ビットを検出するコンパレータを
加え、上位の変換コードの範囲外の下位変換コードが出
力されたときは（図８の斜線で示す領域）、選択ライン
ＬＮ52またはＬＮ54に「１」レベルの信号を出力し、上
位変換コードの修正を行うので、高速のサンプリングに
よってサンプリング回路のセトリング特性が悪いときで
も、下位の時点で検出した正確な変換コードを得ること
ができるという利点がある。
位コンパレータに冗長ビットを検出するコンパレータを
加え、上位の変換コードの範囲外の下位変換コードが出
力されたときは（図８の斜線で示す領域）、選択ライン
ＬＮ52またはＬＮ54に「１」レベルの信号を出力し、上
位変換コードの修正を行うので、高速のサンプリングに
よってサンプリング回路のセトリング特性が悪いときで
も、下位の時点で検出した正確な変換コードを得ること
ができるという利点がある。
【００１９】
【発明が解決しようとする課題】上述したように、従来
の回路では、上位コードを補正するために、「１」を加
える「１」を減じるという考え方に基づいて補正を行っ
ている。そのため、上位データに、通常のデータと下の
冗長データ（通常データから１を減じたデータ）および
上の冗長データ（通常データに１を加えたデータ）をそ
れぞれグループにまとめ、下位エンコーダからの選択信
号で３グループのうちから１つを選びだすように構成さ
れている。ところが、抵抗列の右の部分が下の冗長にな
る列と上の冗長になる列とが交互に存在する。したがっ
て、抵抗列の右の部分に接続された下位エンコーダが下
の冗長データを選択する場合と上の冗長データを選択す
る場合とがある。したがって、どちらのデータを選択す
るかは、列ごとに異なることから、これを制御するため
に反転ゲート６０や禁止ゲート７０が必要であった。
の回路では、上位コードを補正するために、「１」を加
える「１」を減じるという考え方に基づいて補正を行っ
ている。そのため、上位データに、通常のデータと下の
冗長データ（通常データから１を減じたデータ）および
上の冗長データ（通常データに１を加えたデータ）をそ
れぞれグループにまとめ、下位エンコーダからの選択信
号で３グループのうちから１つを選びだすように構成さ
れている。ところが、抵抗列の右の部分が下の冗長にな
る列と上の冗長になる列とが交互に存在する。したがっ
て、抵抗列の右の部分に接続された下位エンコーダが下
の冗長データを選択する場合と上の冗長データを選択す
る場合とがある。したがって、どちらのデータを選択す
るかは、列ごとに異なることから、これを制御するため
に反転ゲート６０や禁止ゲート７０が必要であった。
【００２０】しかしながら、下位エンコーダ５０からの
選択信号（図中のＬＮ52，ＬＮ53，ＬＮ54）は、反転ゲ
ート６０、禁止ゲート７０を通過した後に、選択ゲート
８０に伝えられることから、選択信号の方が上位エンコ
ーダ３０から出力される上位データより遅れて選択ゲー
ト８０に入力されることになる。このため、変換コード
の出力処理に、反転ゲート６０および禁止ゲート７０の
存在による遅延が生じ、ひいてはＡ／Ｄ変換回路の変換
時間が増大するという問題がある。また、反転ゲートお
よび禁止ゲートが余分に必要となることに加えて、選択
信号が３つ必要となり、また選択される上位コードも３
組必要となり、選択ゲートにおける入力ゲート数も多く
なることから、チップ面積および消費電力の増大を招く
という問題もある。さらに、上位ａビットを得るために
は、上位コンパレータが（２a −１）個必要で、スイッ
チングブロックの行も２a 行必要となることから、チッ
プ面積および消費電力の増大の要因の一つとなってい
る。
選択信号（図中のＬＮ52，ＬＮ53，ＬＮ54）は、反転ゲ
ート６０、禁止ゲート７０を通過した後に、選択ゲート
８０に伝えられることから、選択信号の方が上位エンコ
ーダ３０から出力される上位データより遅れて選択ゲー
ト８０に入力されることになる。このため、変換コード
の出力処理に、反転ゲート６０および禁止ゲート７０の
存在による遅延が生じ、ひいてはＡ／Ｄ変換回路の変換
時間が増大するという問題がある。また、反転ゲートお
よび禁止ゲートが余分に必要となることに加えて、選択
信号が３つ必要となり、また選択される上位コードも３
組必要となり、選択ゲートにおける入力ゲート数も多く
なることから、チップ面積および消費電力の増大を招く
という問題もある。さらに、上位ａビットを得るために
は、上位コンパレータが（２a −１）個必要で、スイッ
チングブロックの行も２a 行必要となることから、チッ
プ面積および消費電力の増大の要因の一つとなってい
る。
【００２１】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、変換処理の高速化、チップ面積
の縮小、消費電力の削減を図れるＡ／Ｄ変換回路を提供
することにある。
のであり、その目的は、変換処理の高速化、チップ面積
の縮小、消費電力の削減を図れるＡ／Ｄ変換回路を提供
することにある。
【００２２】
【課題を解決するための手段】上記目的を達成するた
め、本発明では、２つの基準電位間に直列に接続された
複数個の基準抵抗素子と、マトリクス状に配列され、か
つ、上位変換出力信号によって行毎に能動化され、上記
基準抵抗素子によって分圧した各基準電圧と被変換入力
信号とを比較し、下位ビットデータおよび冗長ビットデ
ータの有無を検出する複数のスイッチングブロックと、
上記スイッチングブロックマトリクスの少なくとも最上
行または最下行を除く、互いに隣接する行間に発生され
た基準電圧と被変換入力信号とを比較し、データの変化
点を検出する少なくとも一のデータ変化点検出回路と、
上記データ変化点検出回路の検出結果に応じてあらかじ
め設定された２モードに応じた上位ビットの変換コード
を得る上位エンコーダと、上記各スイッチングブロック
の列単位の出力を上記２モードに応じた２つのグループ
に分割し、各分割グループ毎に下位ビットデータおよび
冗長ビットデータの有無に応じて所定の下位変換コード
を得るとともに、上記上位エンコーダの２つの上位ビッ
トの変換コードのうちからいずれか一方の変換コードを
選択するための選択信号を発生する下位エンコーダと、
上記上位エンコーダから出力された２つの上位ビットの
変換コードのうちからいずれか一方の変換コードを、上
記下位エンコーダから出力された選択信号に基づいて選
択的に出力する選択ゲートとを有するようにした。
め、本発明では、２つの基準電位間に直列に接続された
複数個の基準抵抗素子と、マトリクス状に配列され、か
つ、上位変換出力信号によって行毎に能動化され、上記
基準抵抗素子によって分圧した各基準電圧と被変換入力
信号とを比較し、下位ビットデータおよび冗長ビットデ
ータの有無を検出する複数のスイッチングブロックと、
上記スイッチングブロックマトリクスの少なくとも最上
行または最下行を除く、互いに隣接する行間に発生され
た基準電圧と被変換入力信号とを比較し、データの変化
点を検出する少なくとも一のデータ変化点検出回路と、
上記データ変化点検出回路の検出結果に応じてあらかじ
め設定された２モードに応じた上位ビットの変換コード
を得る上位エンコーダと、上記各スイッチングブロック
の列単位の出力を上記２モードに応じた２つのグループ
に分割し、各分割グループ毎に下位ビットデータおよび
冗長ビットデータの有無に応じて所定の下位変換コード
を得るとともに、上記上位エンコーダの２つの上位ビッ
トの変換コードのうちからいずれか一方の変換コードを
選択するための選択信号を発生する下位エンコーダと、
上記上位エンコーダから出力された２つの上位ビットの
変換コードのうちからいずれか一方の変換コードを、上
記下位エンコーダから出力された選択信号に基づいて選
択的に出力する選択ゲートとを有するようにした。
【００２３】本発明では、上記基準抵抗素子は、上記ス
イッチングブロックのマトリクス配列に対応するよう
に、所定の数ずつ複数行に亘るように折り返して配置さ
れるとともに、最高値の基準電圧を発生する抵抗素子の
行および最低値の基準電圧を発生する抵抗素子の行が、
他の抵抗素子の行に対して所定周期ずらして配置され、
上記上位エンコーダの出力変換コード値が、各行毎の基
準電圧レベルの遷移方向に応じて設定されている。
イッチングブロックのマトリクス配列に対応するよう
に、所定の数ずつ複数行に亘るように折り返して配置さ
れるとともに、最高値の基準電圧を発生する抵抗素子の
行および最低値の基準電圧を発生する抵抗素子の行が、
他の抵抗素子の行に対して所定周期ずらして配置され、
上記上位エンコーダの出力変換コード値が、各行毎の基
準電圧レベルの遷移方向に応じて設定されている。
【００２４】本発明では、上記所定周期は、半周期であ
る。
る。
【００２５】本発明では、マトリクス状に配列されてい
るスイッチングブロック列が、所定列を基準に２つの列
グループに分割され、これら列グループ出力が上記下位
エンコーダの２グループに対応するように構成され、上
記上位エンコーダの出力変換コード値は、一方のモー
ド、他方のモードの順で大小の差を持つように設定され
ている。
るスイッチングブロック列が、所定列を基準に２つの列
グループに分割され、これら列グループ出力が上記下位
エンコーダの２グループに対応するように構成され、上
記上位エンコーダの出力変換コード値は、一方のモー
ド、他方のモードの順で大小の差を持つように設定され
ている。
【００２６】本発明では、上記２グループは、出力変換
コードにおける上位ビットの切替点を基準に分割されて
いる。
コードにおける上位ビットの切替点を基準に分割されて
いる。
【００２７】本発明では、上記下位エンコーダは、２つ
の分割グループに応じた２つの選択信号を発生するよう
に構成されている。
の分割グループに応じた２つの選択信号を発生するよう
に構成されている。
【００２８】本発明では、上記下位エンコーダは、２つ
の分割グループのうちの一方のグループに応じた１つの
選択信号を発生するように構成されている。
の分割グループのうちの一方のグループに応じた１つの
選択信号を発生するように構成されている。
【００２９】
【作用】本発明によれば、アナログ信号が入力される
と、データ変化点検出回路において、入力信号とスイッ
チングブロックマトリクスの少なくとも最上行または最
下行を除く、互いに隣接する行間に発生された基準電圧
とが比較されて、データの変化点が検出され、この検出
結果は上位エンコーダに出力される。このとき、マトリ
クスの最上行が除かれた場合には最上行対応のデータ変
化点検出回路は１つ下行対応のデータ変化点検出回路で
兼用され、マトリクスの最下行が除かれた場合には最下
行対応のデータ変化点検出回路は１つ上行対応のデータ
変化点検出回路で兼用される。上位エンコーダでは、検
出結果に応じてあらかじめ設定されたモードに応じた上
位ビットの変換コードが選択されて選択ゲートに出力さ
れる。この上位ビットの変換動作と並行して、入力アナ
ログ信号は、マトリクス状に配置された各スイッチング
ブロックのうち、上位変換出力信号によって能動化され
た行の各スイッチングブロックにおいて、基準電位を基
準抵抗素子で分圧した各基準電圧と比較される。これら
のスイッチングブロックの比較結果は、下位ビットデー
タまたは冗長ビットデータとして下位エンコーダに出力
される。下位エンコーダでは、能動化された各スイッチ
ングブロックの出力データに基づいて、２モードに応じ
た２つのグループへの分割が行われ、各分割グループ毎
に下位ビットデータおよび冗長ビットデータの有無に応
じて所定の下位変換コードが得られ出力される。これと
並行して、上位エンコーダの２つの上位ビットの変換コ
ードのうちからいずれか一方の変換コードを選択するた
めの選択信号が発生され、この選択信号は選択ゲートに
出力される。選択ゲートでは、上位エンコーダから出力
された２つの上位ビットの変換コードのうちから一の変
換コードが、下位エンコーダから出力された選択信号に
基づいて選択され、上位変換コードとして出力される。
と、データ変化点検出回路において、入力信号とスイッ
チングブロックマトリクスの少なくとも最上行または最
下行を除く、互いに隣接する行間に発生された基準電圧
とが比較されて、データの変化点が検出され、この検出
結果は上位エンコーダに出力される。このとき、マトリ
クスの最上行が除かれた場合には最上行対応のデータ変
化点検出回路は１つ下行対応のデータ変化点検出回路で
兼用され、マトリクスの最下行が除かれた場合には最下
行対応のデータ変化点検出回路は１つ上行対応のデータ
変化点検出回路で兼用される。上位エンコーダでは、検
出結果に応じてあらかじめ設定されたモードに応じた上
位ビットの変換コードが選択されて選択ゲートに出力さ
れる。この上位ビットの変換動作と並行して、入力アナ
ログ信号は、マトリクス状に配置された各スイッチング
ブロックのうち、上位変換出力信号によって能動化され
た行の各スイッチングブロックにおいて、基準電位を基
準抵抗素子で分圧した各基準電圧と比較される。これら
のスイッチングブロックの比較結果は、下位ビットデー
タまたは冗長ビットデータとして下位エンコーダに出力
される。下位エンコーダでは、能動化された各スイッチ
ングブロックの出力データに基づいて、２モードに応じ
た２つのグループへの分割が行われ、各分割グループ毎
に下位ビットデータおよび冗長ビットデータの有無に応
じて所定の下位変換コードが得られ出力される。これと
並行して、上位エンコーダの２つの上位ビットの変換コ
ードのうちからいずれか一方の変換コードを選択するた
めの選択信号が発生され、この選択信号は選択ゲートに
出力される。選択ゲートでは、上位エンコーダから出力
された２つの上位ビットの変換コードのうちから一の変
換コードが、下位エンコーダから出力された選択信号に
基づいて選択され、上位変換コードとして出力される。
【００３０】本発明によれば、上位エンコーダの出力変
換コード値は、各行毎の基準電圧レベルの遷移方向、た
とえば低電位から高電位に遷移する方向性に応じて大小
が決定されて設定され、また、たとえば、上位エンコー
ダの出力変換コード値は、一方のモード、他方のモード
の順で大小の差を持つように設定される。また、基準抵
抗素子は、たとえばスイッチングブロックのマトリクス
配列に対応するように、所定の数ずつ複数行に亘るよう
に折り返して配置され、かつ、最高値の基準電圧を発生
する抵抗素子の行および最低値の基準電圧を発生する抵
抗素子の行が、他の抵抗素子の行に対して所定周期、た
とえば半周期ずらして配置される。
換コード値は、各行毎の基準電圧レベルの遷移方向、た
とえば低電位から高電位に遷移する方向性に応じて大小
が決定されて設定され、また、たとえば、上位エンコー
ダの出力変換コード値は、一方のモード、他方のモード
の順で大小の差を持つように設定される。また、基準抵
抗素子は、たとえばスイッチングブロックのマトリクス
配列に対応するように、所定の数ずつ複数行に亘るよう
に折り返して配置され、かつ、最高値の基準電圧を発生
する抵抗素子の行および最低値の基準電圧を発生する抵
抗素子の行が、他の抵抗素子の行に対して所定周期、た
とえば半周期ずらして配置される。
【００３１】また、本発明によれば、分割する２グルー
プは、出力変換コードにおける上位ビットの切替点、た
とえば上位ビット「００」が「０１」に切り替わる点、
「０１」が「１０」に切り替わる点を基準に分割され
る。
プは、出力変換コードにおける上位ビットの切替点、た
とえば上位ビット「００」が「０１」に切り替わる点、
「０１」が「１０」に切り替わる点を基準に分割され
る。
【００３２】また、本発明によれば、下位エンコーダで
は、２つの分割グループに応じた２つの選択信号が発生
される。
は、２つの分割グループに応じた２つの選択信号が発生
される。
【００３３】また、本発明によれば、下位エンコーダで
は、２つの分割グループのうちの一方のグループに応じ
た１つの選択信号が発生される。
は、２つの分割グループのうちの一方のグループに応じ
た１つの選択信号が発生される。
【００３４】
【実施例】図１は、本発明に係るＡ／Ｄ変換回路の第１
の実施例を示す回路図である。図１において、１００は
マトリクス回路、１１１，１１２はデータ変化点検出回
路としての上位コンパレータ、１２０は上位エンコー
ダ、１３１〜１３７は下位コンパレータ、１４０は下位
エンコーダ、１５０は選択ゲート、１６０はインバー
タ、Ｒ1 〜Ｒ16は基準抵抗素子、ＢU1〜ＢU3，ＢD1〜Ｂ
D8は多出力ピンバッファ、ＯＲ1 ，ＯＲ2 はオアゲー
ト、ＥＸＯ1 ，ＥＸＯ2 は排他的論理和ゲートをそれぞ
れ示している。
の実施例を示す回路図である。図１において、１００は
マトリクス回路、１１１，１１２はデータ変化点検出回
路としての上位コンパレータ、１２０は上位エンコー
ダ、１３１〜１３７は下位コンパレータ、１４０は下位
エンコーダ、１５０は選択ゲート、１６０はインバー
タ、Ｒ1 〜Ｒ16は基準抵抗素子、ＢU1〜ＢU3，ＢD1〜Ｂ
D8は多出力ピンバッファ、ＯＲ1 ，ＯＲ2 はオアゲー
ト、ＥＸＯ1 ，ＥＸＯ2 は排他的論理和ゲートをそれぞ
れ示している。
【００３５】マトリクス回路１００は、２１個のスイッ
チングブロックＳ11〜Ｓ17，Ｓ21〜Ｓ27およびＳ31〜Ｓ
37が３行７列のマトリクス状に配置されて構成されてい
る。各スイッチングブロックＳ11〜Ｓ17，Ｓ21〜Ｓ27お
よびＳ31〜Ｓ37は、ｎｐｎ形トランジスタＱ1 ，Ｑ2 お
よびＱ3 からなる差動型のアンプにより構成されてい
る。各スイッチングブロックのいわゆる差動対を構成す
る一方のトランジスタＱ1のベースには基準電圧ＶRT−
ＶRBを基準抵抗素子Ｒ1 〜Ｒ16で分圧した基準電圧が供
給され、他方のトランジスタＱ2 のベースには、ディジ
タルコードに変換すべきアナログ信号ＶINがそれぞれ供
給される。また、トランジスタＱ1 およびＱ2 のエミッ
タ同士は接続され、その接続中点はコントロール信号ｘ
1 ，ｘ2 によってスイッチングされるトランジスタＱ3
を介してそれぞれ電流源Ｉに接続されている。トランジ
スタＱ1 およびＱ2 のコレクタには抵抗素子ｒを介して
電源電圧ＶDDが供給され、その出力は後述するように７
個の下位コンパレータ１３１〜１３７の比較器ＣD1〜Ｃ
D7にそれぞれ入力され、下位コンパレータ１３１〜１３
７の初段アンプを兼用している。また、図中下から第２
行目のスイッチングブロックのトランジスタＱ1,Ｑ2 の
コレクタは、第１行目および第３行目のスイッチングブ
ロックのトランジスタＱ 1,Ｑ2 のコレクタ出力と反対方
向のラインに接続され、基準電位ＶRT−ＶRBが印加され
る直列基準抵抗素子Ｒ1 〜Ｒ16のラインが折り返しで作
れるように工夫されている。
チングブロックＳ11〜Ｓ17，Ｓ21〜Ｓ27およびＳ31〜Ｓ
37が３行７列のマトリクス状に配置されて構成されてい
る。各スイッチングブロックＳ11〜Ｓ17，Ｓ21〜Ｓ27お
よびＳ31〜Ｓ37は、ｎｐｎ形トランジスタＱ1 ，Ｑ2 お
よびＱ3 からなる差動型のアンプにより構成されてい
る。各スイッチングブロックのいわゆる差動対を構成す
る一方のトランジスタＱ1のベースには基準電圧ＶRT−
ＶRBを基準抵抗素子Ｒ1 〜Ｒ16で分圧した基準電圧が供
給され、他方のトランジスタＱ2 のベースには、ディジ
タルコードに変換すべきアナログ信号ＶINがそれぞれ供
給される。また、トランジスタＱ1 およびＱ2 のエミッ
タ同士は接続され、その接続中点はコントロール信号ｘ
1 ，ｘ2 によってスイッチングされるトランジスタＱ3
を介してそれぞれ電流源Ｉに接続されている。トランジ
スタＱ1 およびＱ2 のコレクタには抵抗素子ｒを介して
電源電圧ＶDDが供給され、その出力は後述するように７
個の下位コンパレータ１３１〜１３７の比較器ＣD1〜Ｃ
D7にそれぞれ入力され、下位コンパレータ１３１〜１３
７の初段アンプを兼用している。また、図中下から第２
行目のスイッチングブロックのトランジスタＱ1,Ｑ2 の
コレクタは、第１行目および第３行目のスイッチングブ
ロックのトランジスタＱ 1,Ｑ2 のコレクタ出力と反対方
向のラインに接続され、基準電位ＶRT−ＶRBが印加され
る直列基準抵抗素子Ｒ1 〜Ｒ16のラインが折り返しで作
れるように工夫されている。
【００３６】基準抵抗素子Ｒ1 〜Ｒ16は、２つの基準電
位ＶRTとＶRBとの間に直列に接続され、マトリクス回路
１００におけるスイッチングブロックのマトリクス配列
に対応するように、所定の数ずつ複数行、本実施例では
５行に亘るように折り返して配置されている。具体的に
は、図中下から第１行目および第５行目にはそれぞれ２
つの抵抗素子Ｒ16，Ｒ15およびＲ2 ，Ｒ1 が直列に接続
され、第２行目〜第４行目にはそれぞれ抵抗素子Ｒ14〜
Ｒ11，Ｒ10〜Ｒ7 およびＲ6 〜Ｒ3 が直列に接続されて
いる。
位ＶRTとＶRBとの間に直列に接続され、マトリクス回路
１００におけるスイッチングブロックのマトリクス配列
に対応するように、所定の数ずつ複数行、本実施例では
５行に亘るように折り返して配置されている。具体的に
は、図中下から第１行目および第５行目にはそれぞれ２
つの抵抗素子Ｒ16，Ｒ15およびＲ2 ，Ｒ1 が直列に接続
され、第２行目〜第４行目にはそれぞれ抵抗素子Ｒ14〜
Ｒ11，Ｒ10〜Ｒ7 およびＲ6 〜Ｒ3 が直列に接続されて
いる。
【００３７】この抵抗素子列の折り返し配置は、マトリ
クス回路１００の左端および下端側に位置する基準電位
ＶRB端子側からみると、図中右方向に延びる配線パター
ンが図中左から第４列目のスイッチングブロック列と第
５列目のスイッチングブロック列との間で折り返され、
２個の抵抗素子Ｒ16およびＲ15が直列に接続されて第１
行目の抵抗列が構成されている。
クス回路１００の左端および下端側に位置する基準電位
ＶRB端子側からみると、図中右方向に延びる配線パター
ンが図中左から第４列目のスイッチングブロック列と第
５列目のスイッチングブロック列との間で折り返され、
２個の抵抗素子Ｒ16およびＲ15が直列に接続されて第１
行目の抵抗列が構成されている。
【００３８】第１行目の抵抗列は、第３列目のスイッチ
ングブロック列と第２列目のスイッチングブロック列と
の間で折り返され、第１行目および第２行目のスイッチ
ングブロック行間で、かつ、第１行目のスイッチングブ
ロックＳ33〜Ｓ36の配置位置に対応して４個の抵抗素子
Ｒ14〜Ｒ11が直列に接続されて第２行目の抵抗列が構成
されている。
ングブロック列と第２列目のスイッチングブロック列と
の間で折り返され、第１行目および第２行目のスイッチ
ングブロック行間で、かつ、第１行目のスイッチングブ
ロックＳ33〜Ｓ36の配置位置に対応して４個の抵抗素子
Ｒ14〜Ｒ11が直列に接続されて第２行目の抵抗列が構成
されている。
【００３９】第２行目の抵抗列は、第５列目のスイッチ
ングブロック列と第６列目のスイッチングブロック列と
の間で折り返され、第１行目および第２行目のスイッチ
ングブロック行間で、かつ、第２行目のスイッチングブ
ロックＳ26〜Ｓ23の配置位置に対応して４個の抵抗素子
Ｒ10〜Ｒ7 が直列に接続されて第３行目の抵抗列が構成
されている。
ングブロック列と第６列目のスイッチングブロック列と
の間で折り返され、第１行目および第２行目のスイッチ
ングブロック行間で、かつ、第２行目のスイッチングブ
ロックＳ26〜Ｓ23の配置位置に対応して４個の抵抗素子
Ｒ10〜Ｒ7 が直列に接続されて第３行目の抵抗列が構成
されている。
【００４０】第３行目の抵抗列は、第３列目のスイッチ
ングブロック列と第２列目のスイッチングブロック列と
の間で折り返され、第３行目のスイッチングブロックＳ
13〜Ｓ16の配置位置に対応して４個の抵抗素子Ｒ6 〜Ｒ
3 が直列に接続されて第４行目の抵抗列が構成されてい
る。
ングブロック列と第２列目のスイッチングブロック列と
の間で折り返され、第３行目のスイッチングブロックＳ
13〜Ｓ16の配置位置に対応して４個の抵抗素子Ｒ6 〜Ｒ
3 が直列に接続されて第４行目の抵抗列が構成されてい
る。
【００４１】第４行目の抵抗列は、第５列目のスイッチ
ングブロック列と第６列目のスイッチングブロック列と
の間で折り返され、第３行目のスイッチングブロックＳ
16〜Ｓ15の配置位置に対応して２個の抵抗素子Ｒ2 〜Ｒ
1 が直列に接続され、抵抗素子Ｒ1 の一端が基準電位Ｖ
RTの端子に接続されて第５行目の抵抗列が構成されてい
る。
ングブロック列と第６列目のスイッチングブロック列と
の間で折り返され、第３行目のスイッチングブロックＳ
16〜Ｓ15の配置位置に対応して２個の抵抗素子Ｒ2 〜Ｒ
1 が直列に接続され、抵抗素子Ｒ1 の一端が基準電位Ｖ
RTの端子に接続されて第５行目の抵抗列が構成されてい
る。
【００４２】すなわち、基準電圧の最低値となる位置
（基準電位ＶRB端子と抵抗素子Ｒ16との接続点）および
最高値となる位置（基準電位ＶRT端子と抵抗素子Ｒ1 と
の接続点）がマトリクス状に配置されたスイッチングブ
ロックの行方向の中間点に位置するように、第１行目お
よび第５行目の抵抗列が第２行目〜第４行目の抵抗列に
対して半周期ずらして配置されている。このような抵抗
列の配置構成は、後述するように上位下位の切替点にお
いて７列からなるスイッチングブロック列を、第１列目
から第４列目のスイッチングブロック列のグループと第
５列目から第７列目のスイッチングブロック列との２グ
ループに分割する目的でなされている。
（基準電位ＶRB端子と抵抗素子Ｒ16との接続点）および
最高値となる位置（基準電位ＶRT端子と抵抗素子Ｒ1 と
の接続点）がマトリクス状に配置されたスイッチングブ
ロックの行方向の中間点に位置するように、第１行目お
よび第５行目の抵抗列が第２行目〜第４行目の抵抗列に
対して半周期ずらして配置されている。このような抵抗
列の配置構成は、後述するように上位下位の切替点にお
いて７列からなるスイッチングブロック列を、第１列目
から第４列目のスイッチングブロック列のグループと第
５列目から第７列目のスイッチングブロック列との２グ
ループに分割する目的でなされている。
【００４３】また、抵抗列の第４行目と第３行目との行
間および第３行目と第２行目との行間に発生する電圧Ｖ
1 ，Ｖ2 は、基準電位ＶRT〜ＶRBを粗い量子化で分圧し
た基準電圧として上位コンパレータ１１１，１１２にそ
れぞれ供給される。図１の構成において、基準電位ＶRT
〜ＶRB間の電圧をＶREF とすると、各基準電圧Ｖ1 ，Ｖ
2 は、それぞれ以下に示す値となる。 Ｖ1 ＝(10/16) ・ＶREF Ｖ2 ＝( 6/16) ・ＶREF
間および第３行目と第２行目との行間に発生する電圧Ｖ
1 ，Ｖ2 は、基準電位ＶRT〜ＶRBを粗い量子化で分圧し
た基準電圧として上位コンパレータ１１１，１１２にそ
れぞれ供給される。図１の構成において、基準電位ＶRT
〜ＶRB間の電圧をＶREF とすると、各基準電圧Ｖ1 ，Ｖ
2 は、それぞれ以下に示す値となる。 Ｖ1 ＝(10/16) ・ＶREF Ｖ2 ＝( 6/16) ・ＶREF
【００４４】さらに、基準抵抗素子Ｒ1 〜Ｒ16で分圧さ
れた各基準電圧ｅ1 〜ｅ15は、所定のスイッチングブロ
ックのトランジスタＱ1 のベースに供給されるように配
線されている。具体的には、抵抗素子Ｒ1 とＲ2 との接
続中点に発生する基準電圧ｅ1 〔＝(15/16) ・ＶREF 〕
はスイッチングブロックＳ17のトランジスタＱ1 のベー
スに供給される。抵抗素子Ｒ2 とＲ3 との接続中点に発
生する基準電圧ｅ2 〔＝(14/16) ・ＶRE F 〕はスイッチ
ングブロックＳ16のトランジスタＱ1 のベースに供給さ
れる。抵抗素子Ｒ3 とＲ4 との接続中点に発生する基準
電圧ｅ3 〔＝(13/16) ・ＶRE F 〕はスイッチングブロッ
クＳ15のトランジスタＱ1 のベースに供給される。抵抗
素子Ｒ4 とＲ5 との接続中点に発生する基準電圧ｅ
4 〔＝(12/16) ・ＶRE F 〕はスイッチングブロックＳ14
のトランジスタＱ1 のベースに供給される。抵抗素子Ｒ
5 とＲ6 との接続中点に発生する基準電圧ｅ5 〔＝(11/
16) ・ＶRE F 〕はスイッチングブロックＳ13，Ｓ21のト
ランジスタＱ1 のベースに供給される。抵抗素子Ｒ6 と
Ｒ7 との接続中点に発生する基準電圧ｅ6 〔＝Ｖ1 ＝(1
0/16)・ＶREF 〕はスイッチングブロックＳ12，Ｓ22の
トランジスタＱ1 のベースに供給される。抵抗素子Ｒ7
とＲ8 との接続中点に発生する基準電圧ｅ7 〔＝(9/16)
・ＶREF〕はスイッチングブロックＳ11，Ｓ23のトラン
ジスタＱ1 のベースに供給される。抵抗素子Ｒ8 とＲ9
との接続中点に発生する基準電圧ｅ8 〔＝(8/16)・Ｖ
REF〕はスイッチングブロックＳ24のトランジスタＱ1
のベースに供給される。抵抗素子Ｒ9 とＲ10との接続中
点に発生する基準電圧ｅ9 〔＝(7/16)・ＶREF〕はスイ
ッチングブロックＳ25，Ｓ37のトランジスタＱ1 のベー
スに供給される。抵抗素子Ｒ10とＲ11との接続中点に発
生する基準電圧ｅ10〔＝Ｖ2 ＝(6/16)・ＶREF 〕はスイ
ッチングブロックＳ26，Ｓ36のトランジスタＱ1 のベー
スに供給される。抵抗素子Ｒ11とＲ12との接続中点に発
生する基準電圧ｅ11〔＝(5/16)・ＶREF〕はスイッチン
グブロックＳ27，Ｓ35のトランジスタＱ1 のベースに供
給される。抵抗素子Ｒ12とＲ13との接続中点に発生する
基準電圧ｅ12〔＝(4/16)・ＶREF〕はスイッチングブロ
ックＳ34のトランジスタＱ1 のベースに供給される。抵
抗素子Ｒ13とＲ14との接続中点に発生する基準電圧ｅ13
〔＝(3/16)・ＶREF〕はスイッチングブロックＳ33のト
ランジスタＱ1 のベースに供給される。抵抗素子Ｒ14と
Ｒ15との接続中点に発生する基準電圧ｅ14〔＝(2/16)・
ＶREF〕はスイッチングブロックＳ32のトランジスタＱ
1 のベースに供給される。抵抗素子Ｒ15とＲ16との接続
中点に発生する基準電圧ｅ15〔＝(1/16)・ＶREF〕はス
イッチングブロックＳ31のトランジスタＱ1 のベースに
供給される。
れた各基準電圧ｅ1 〜ｅ15は、所定のスイッチングブロ
ックのトランジスタＱ1 のベースに供給されるように配
線されている。具体的には、抵抗素子Ｒ1 とＲ2 との接
続中点に発生する基準電圧ｅ1 〔＝(15/16) ・ＶREF 〕
はスイッチングブロックＳ17のトランジスタＱ1 のベー
スに供給される。抵抗素子Ｒ2 とＲ3 との接続中点に発
生する基準電圧ｅ2 〔＝(14/16) ・ＶRE F 〕はスイッチ
ングブロックＳ16のトランジスタＱ1 のベースに供給さ
れる。抵抗素子Ｒ3 とＲ4 との接続中点に発生する基準
電圧ｅ3 〔＝(13/16) ・ＶRE F 〕はスイッチングブロッ
クＳ15のトランジスタＱ1 のベースに供給される。抵抗
素子Ｒ4 とＲ5 との接続中点に発生する基準電圧ｅ
4 〔＝(12/16) ・ＶRE F 〕はスイッチングブロックＳ14
のトランジスタＱ1 のベースに供給される。抵抗素子Ｒ
5 とＲ6 との接続中点に発生する基準電圧ｅ5 〔＝(11/
16) ・ＶRE F 〕はスイッチングブロックＳ13，Ｓ21のト
ランジスタＱ1 のベースに供給される。抵抗素子Ｒ6 と
Ｒ7 との接続中点に発生する基準電圧ｅ6 〔＝Ｖ1 ＝(1
0/16)・ＶREF 〕はスイッチングブロックＳ12，Ｓ22の
トランジスタＱ1 のベースに供給される。抵抗素子Ｒ7
とＲ8 との接続中点に発生する基準電圧ｅ7 〔＝(9/16)
・ＶREF〕はスイッチングブロックＳ11，Ｓ23のトラン
ジスタＱ1 のベースに供給される。抵抗素子Ｒ8 とＲ9
との接続中点に発生する基準電圧ｅ8 〔＝(8/16)・Ｖ
REF〕はスイッチングブロックＳ24のトランジスタＱ1
のベースに供給される。抵抗素子Ｒ9 とＲ10との接続中
点に発生する基準電圧ｅ9 〔＝(7/16)・ＶREF〕はスイ
ッチングブロックＳ25，Ｓ37のトランジスタＱ1 のベー
スに供給される。抵抗素子Ｒ10とＲ11との接続中点に発
生する基準電圧ｅ10〔＝Ｖ2 ＝(6/16)・ＶREF 〕はスイ
ッチングブロックＳ26，Ｓ36のトランジスタＱ1 のベー
スに供給される。抵抗素子Ｒ11とＲ12との接続中点に発
生する基準電圧ｅ11〔＝(5/16)・ＶREF〕はスイッチン
グブロックＳ27，Ｓ35のトランジスタＱ1 のベースに供
給される。抵抗素子Ｒ12とＲ13との接続中点に発生する
基準電圧ｅ12〔＝(4/16)・ＶREF〕はスイッチングブロ
ックＳ34のトランジスタＱ1 のベースに供給される。抵
抗素子Ｒ13とＲ14との接続中点に発生する基準電圧ｅ13
〔＝(3/16)・ＶREF〕はスイッチングブロックＳ33のト
ランジスタＱ1 のベースに供給される。抵抗素子Ｒ14と
Ｒ15との接続中点に発生する基準電圧ｅ14〔＝(2/16)・
ＶREF〕はスイッチングブロックＳ32のトランジスタＱ
1 のベースに供給される。抵抗素子Ｒ15とＲ16との接続
中点に発生する基準電圧ｅ15〔＝(1/16)・ＶREF〕はス
イッチングブロックＳ31のトランジスタＱ1 のベースに
供給される。
【００４５】上位コンパレータ１１１，１１２は、それ
ぞれ比較器ＣU1，ＣU2、相補型の出力アンプＣＡおよび
アンドゲートＡU1，ＡU2を備えている。なお、後記する
理由により、上位コンパレータ１１１で最上段行用の上
位コンパレータを兼用し、上位コンパレータ１１２で最
下段行用の上位コンパレータを兼用している。上位コン
パレータ１１１の比較器ＣU1の一方の入力にはアナログ
信号ＶINが供給され、他方の入力には基準電位ＶRT〜Ｖ
RBを粗い量子化で分圧した基準電圧Ｖ 1 〔＝(10/16) ・
ＶREF 〕が供給される。上位コンパレータ１１２の比較
器ＣU2の一方の入力にはアナログ信号ＶINが供給され、
他方の入力には基準電位ＶRT〜ＶRBを粗い量子化で分圧
した基準電圧Ｖ 2 〔＝(6/16)・ＶREF 〕が供給される。
ぞれ比較器ＣU1，ＣU2、相補型の出力アンプＣＡおよび
アンドゲートＡU1，ＡU2を備えている。なお、後記する
理由により、上位コンパレータ１１１で最上段行用の上
位コンパレータを兼用し、上位コンパレータ１１２で最
下段行用の上位コンパレータを兼用している。上位コン
パレータ１１１の比較器ＣU1の一方の入力にはアナログ
信号ＶINが供給され、他方の入力には基準電位ＶRT〜Ｖ
RBを粗い量子化で分圧した基準電圧Ｖ 1 〔＝(10/16) ・
ＶREF 〕が供給される。上位コンパレータ１１２の比較
器ＣU2の一方の入力にはアナログ信号ＶINが供給され、
他方の入力には基準電位ＶRT〜ＶRBを粗い量子化で分圧
した基準電圧Ｖ 2 〔＝(6/16)・ＶREF 〕が供給される。
【００４６】上位コンパレータ１１１の比較器ＣU1の出
力は出力アンプＣＡの入力に接続され、その正側出力は
２入力アンドゲートＡU1の両入力に接続され、負側出力
は上位コンパレータ１１２の２入力アンドゲートＡU2の
一方の入力に接続されている。上位コンパレータ１１２
の比較器ＣU2の出力は出力アンプＣＡの入力に接続さ
れ、その正側出力は２入力アンドゲートＡU2の他方の入
力に接続され、負側出力は２入力アンドゲートＡU3の両
入力に接続されている。
力は出力アンプＣＡの入力に接続され、その正側出力は
２入力アンドゲートＡU1の両入力に接続され、負側出力
は上位コンパレータ１１２の２入力アンドゲートＡU2の
一方の入力に接続されている。上位コンパレータ１１２
の比較器ＣU2の出力は出力アンプＣＡの入力に接続さ
れ、その正側出力は２入力アンドゲートＡU2の他方の入
力に接続され、負側出力は２入力アンドゲートＡU3の両
入力に接続されている。
【００４７】このように構成される上位コンパレータ１
１１，１１２の各比較器ＣU1，ＣU2の出力は、サンプリ
ングされたアナログ信号ＶINのレベルに対応して「Ｈ」
または「Ｌ」のレベルとなり、各アンドゲートＡU1〜Ａ
U3のいずれか１個のみが「１」レベルを出力する。上位
コンパレータ１１１のアンドゲートＡU1の出力はバッフ
ァＢU1を介して上位エンコーダ１２０に接続されるとと
もに、スイッチングブロックＳ11〜Ｓ17のトランジスタ
Ｑ3 のベースに接続されている。上位コンパレータ１１
２のアンドゲートＡU2の出力はバッファＢU2を介して上
位エンコーダ１２０に接続されるとともに、スイッチン
グブロックＳ21〜Ｓ27のトランジスタＱ3 のベースに接
続され、バッファを介してインバータ１６０の入力に接
続されている。アンドゲートＡU3の出力はバッファＢU3
を介して上位エンコーダ１２０に接続されるとともに、
スイッチングブロックＳ31〜Ｓ37のトランジスタＱ3 の
ベースに接続されている。
１１，１１２の各比較器ＣU1，ＣU2の出力は、サンプリ
ングされたアナログ信号ＶINのレベルに対応して「Ｈ」
または「Ｌ」のレベルとなり、各アンドゲートＡU1〜Ａ
U3のいずれか１個のみが「１」レベルを出力する。上位
コンパレータ１１１のアンドゲートＡU1の出力はバッフ
ァＢU1を介して上位エンコーダ１２０に接続されるとと
もに、スイッチングブロックＳ11〜Ｓ17のトランジスタ
Ｑ3 のベースに接続されている。上位コンパレータ１１
２のアンドゲートＡU2の出力はバッファＢU2を介して上
位エンコーダ１２０に接続されるとともに、スイッチン
グブロックＳ21〜Ｓ27のトランジスタＱ3 のベースに接
続され、バッファを介してインバータ１６０の入力に接
続されている。アンドゲートＡU3の出力はバッファＢU3
を介して上位エンコーダ１２０に接続されるとともに、
スイッチングブロックＳ31〜Ｓ37のトランジスタＱ3 の
ベースに接続されている。
【００４８】上位エンコーダ１２０は、Ｌ（左）モード
用データを発生するエンコーダラインＬＮ121 と、Ｒ
（右）モード用データを発生するエンコーダラインＬＮ
122 とから構成されている。すなわち、上位エンコーダ
１２０は、マトリクス回路１００に配列されているスイ
ッチングブロックＳ11〜Ｓ17，Ｓ21〜Ｓ27およびＳ31〜
Ｓ37の中で、マトリクス回路１００の中央より左側に配
列された第１列目から第４列目の第１グループと右側に
配列された第５列目から第７列目の第２グループに対応
させて、各エンコーダラインＬＮ121 およびＬＮ122 が
設定されている。
用データを発生するエンコーダラインＬＮ121 と、Ｒ
（右）モード用データを発生するエンコーダラインＬＮ
122 とから構成されている。すなわち、上位エンコーダ
１２０は、マトリクス回路１００に配列されているスイ
ッチングブロックＳ11〜Ｓ17，Ｓ21〜Ｓ27およびＳ31〜
Ｓ37の中で、マトリクス回路１００の中央より左側に配
列された第１列目から第４列目の第１グループと右側に
配列された第５列目から第７列目の第２グループに対応
させて、各エンコーダラインＬＮ121 およびＬＮ122 が
設定されている。
【００４９】図２は、上位コンパレータ１１１，１１２
の各アンドゲートＡU1，ＡU2およびＡU3の出力と上位エ
ンコーダ１２０の各エンコーダラインＬＮ121 およびＬ
Ｎ12 2 の設定出力データコードパターンとの対応関係を
示している。データの設定は、５行となるように折り返
し配置されている直列接続された基準抵抗素子群のう
ち、下から第１行〜第５行（本実施例では第２行〜第４
行）における各基準抵抗素子による基準電圧レベルの遷
移方向、具体的には基準電圧が低電位側から高電位側へ
遷移する方向性（以下、指向性という）に合わせ、（Ｌ
モードのデータ）＜（Ｒモードのデータ）、（Ｌモード
のデータ）＞（Ｒモードのデータ）となるように設定さ
れている。
の各アンドゲートＡU1，ＡU2およびＡU3の出力と上位エ
ンコーダ１２０の各エンコーダラインＬＮ121 およびＬ
Ｎ12 2 の設定出力データコードパターンとの対応関係を
示している。データの設定は、５行となるように折り返
し配置されている直列接続された基準抵抗素子群のう
ち、下から第１行〜第５行（本実施例では第２行〜第４
行）における各基準抵抗素子による基準電圧レベルの遷
移方向、具体的には基準電圧が低電位側から高電位側へ
遷移する方向性（以下、指向性という）に合わせ、（Ｌ
モードのデータ）＜（Ｒモードのデータ）、（Ｌモード
のデータ）＞（Ｒモードのデータ）となるように設定さ
れている。
【００５０】図１の構成においては、抵抗素子Ｒ16，Ｒ
15からなる下から第１行目と、抵抗素子Ｒ10〜Ｒ7 から
なる第３行目と、抵抗素子Ｒ2 ，Ｒ1 からなる第５行目
とは同一の指向性を有し、抵抗素子Ｒ14〜Ｒ11からなる
第２行目と、抵抗素子Ｒ6 〜Ｒ3 からなる第４行目とは
同一の指向性を有する。したがって、第３行目に対応す
るアンドゲートＡU2が「１」レベルの場合のデータ設定
レベルは、（Ｌモードのデータ）＞（Ｒモードのデー
タ）となるように設定されている。これに対して、第２
行目および第４行目に対応するアンドゲートＡU3，ＡU1
が「１」レベルの場合のデータ設定レベルは、（Ｌモー
ドのデータ）＜（Ｒモードのデータ）となるように設定
されている。
15からなる下から第１行目と、抵抗素子Ｒ10〜Ｒ7 から
なる第３行目と、抵抗素子Ｒ2 ，Ｒ1 からなる第５行目
とは同一の指向性を有し、抵抗素子Ｒ14〜Ｒ11からなる
第２行目と、抵抗素子Ｒ6 〜Ｒ3 からなる第４行目とは
同一の指向性を有する。したがって、第３行目に対応す
るアンドゲートＡU2が「１」レベルの場合のデータ設定
レベルは、（Ｌモードのデータ）＞（Ｒモードのデー
タ）となるように設定されている。これに対して、第２
行目および第４行目に対応するアンドゲートＡU3，ＡU1
が「１」レベルの場合のデータ設定レベルは、（Ｌモー
ドのデータ）＜（Ｒモードのデータ）となるように設定
されている。
【００５１】下位コンパレータ１３１〜１３７は、それ
ぞれ比較器ＣD1〜ＣD7，相補型の出力アンプＣＡおよび
アンドゲートＡD1〜ＡD7を備えている。下位コンパレー
タ１３１の比較器ＣD1の一方の入力にはマトリクス回路
１００の第１列目のスイッチングブロックＳ21のトラン
ジスタＱ1 のコレクタ出力およびスイッチングブロック
Ｓ11，Ｓ31のトランジスタＱ2 のコレクタ出力が供給さ
れ、他方の入力にはスイッチングブロックＳ11，Ｓ31の
トランジスタＱ1 のコレクタ出力およびスイッチングブ
ロックＳ21のトランジスタＱ2 のコレクタ出力が供給さ
れる。
ぞれ比較器ＣD1〜ＣD7，相補型の出力アンプＣＡおよび
アンドゲートＡD1〜ＡD7を備えている。下位コンパレー
タ１３１の比較器ＣD1の一方の入力にはマトリクス回路
１００の第１列目のスイッチングブロックＳ21のトラン
ジスタＱ1 のコレクタ出力およびスイッチングブロック
Ｓ11，Ｓ31のトランジスタＱ2 のコレクタ出力が供給さ
れ、他方の入力にはスイッチングブロックＳ11，Ｓ31の
トランジスタＱ1 のコレクタ出力およびスイッチングブ
ロックＳ21のトランジスタＱ2 のコレクタ出力が供給さ
れる。
【００５２】下位コンパレータ１３２の比較器ＣD2の一
方の入力にはマトリクス回路１００の第２列目のスイッ
チングブロックＳ22のトランジスタＱ1 のコレクタ出力
およびスイッチングブロックＳ12，Ｓ32のトランジスタ
Ｑ2 のコレクタ出力が供給され、他方の入力にはスイッ
チングブロックＳ12，Ｓ32のトランジスタＱ1 のコレク
タ出力およびスイッチングブロックＳ22のトランジスタ
Ｑ2 のコレクタ出力が供給される。
方の入力にはマトリクス回路１００の第２列目のスイッ
チングブロックＳ22のトランジスタＱ1 のコレクタ出力
およびスイッチングブロックＳ12，Ｓ32のトランジスタ
Ｑ2 のコレクタ出力が供給され、他方の入力にはスイッ
チングブロックＳ12，Ｓ32のトランジスタＱ1 のコレク
タ出力およびスイッチングブロックＳ22のトランジスタ
Ｑ2 のコレクタ出力が供給される。
【００５３】下位コンパレータ１３３の比較器ＣD3の一
方の入力にはマトリクス回路１００の第３列目のスイッ
チングブロックＳ23のトランジスタＱ1 のコレクタ出力
およびスイッチングブロックＳ13，Ｓ33のトランジスタ
Ｑ2 のコレクタ出力が供給され、他方の入力にはスイッ
チングブロックＳ13，Ｓ33のトランジスタＱ1 のコレク
タ出力およびスイッチングブロックＳ23のトランジスタ
Ｑ2 のコレクタ出力が供給される。
方の入力にはマトリクス回路１００の第３列目のスイッ
チングブロックＳ23のトランジスタＱ1 のコレクタ出力
およびスイッチングブロックＳ13，Ｓ33のトランジスタ
Ｑ2 のコレクタ出力が供給され、他方の入力にはスイッ
チングブロックＳ13，Ｓ33のトランジスタＱ1 のコレク
タ出力およびスイッチングブロックＳ23のトランジスタ
Ｑ2 のコレクタ出力が供給される。
【００５４】下位コンパレータ１３４の比較器ＣD4の一
方の入力にはマトリクス回路１００の第４列目のスイッ
チングブロックＳ24のトランジスタＱ1 のコレクタ出力
およびスイッチングブロックＳ14，Ｓ34のトランジスタ
Ｑ2 のコレクタ出力が供給され、他方の入力にはスイッ
チングブロックＳ14，Ｓ34のトランジスタＱ1 のコレク
タ出力およびスイッチングブロックＳ24のトランジスタ
Ｑ2 のコレクタ出力が供給される。
方の入力にはマトリクス回路１００の第４列目のスイッ
チングブロックＳ24のトランジスタＱ1 のコレクタ出力
およびスイッチングブロックＳ14，Ｓ34のトランジスタ
Ｑ2 のコレクタ出力が供給され、他方の入力にはスイッ
チングブロックＳ14，Ｓ34のトランジスタＱ1 のコレク
タ出力およびスイッチングブロックＳ24のトランジスタ
Ｑ2 のコレクタ出力が供給される。
【００５５】下位コンパレータ１３５の比較器ＣD5の一
方の入力にはマトリクス回路１００の第５列目のスイッ
チングブロックＳ25のトランジスタＱ1 のコレクタ出力
およびスイッチングブロックＳ15，Ｓ35のトランジスタ
Ｑ2 のコレクタ出力が供給され、他方の入力にはスイッ
チングブロックＳ15，Ｓ15のトランジスタＱ1 のコレク
タ出力およびスイッチングブロックＳ25のトランジスタ
Ｑ2 のコレクタ出力が供給される。
方の入力にはマトリクス回路１００の第５列目のスイッ
チングブロックＳ25のトランジスタＱ1 のコレクタ出力
およびスイッチングブロックＳ15，Ｓ35のトランジスタ
Ｑ2 のコレクタ出力が供給され、他方の入力にはスイッ
チングブロックＳ15，Ｓ15のトランジスタＱ1 のコレク
タ出力およびスイッチングブロックＳ25のトランジスタ
Ｑ2 のコレクタ出力が供給される。
【００５６】下位コンパレータ１３６の比較器ＣD6の一
方の入力にはマトリクス回路１００の第６列目のスイッ
チングブロックＳ26のトランジスタＱ1 のコレクタ出力
およびスイッチングブロックＳ16，Ｓ36のトランジスタ
Ｑ2 のコレクタ出力が供給され、他方の入力にはスイッ
チングブロックＳ16，Ｓ36のトランジスタＱ1 のコレク
タ出力およびスイッチングブロックＳ26のトランジスタ
Ｑ2 のコレクタ出力が供給される。
方の入力にはマトリクス回路１００の第６列目のスイッ
チングブロックＳ26のトランジスタＱ1 のコレクタ出力
およびスイッチングブロックＳ16，Ｓ36のトランジスタ
Ｑ2 のコレクタ出力が供給され、他方の入力にはスイッ
チングブロックＳ16，Ｓ36のトランジスタＱ1 のコレク
タ出力およびスイッチングブロックＳ26のトランジスタ
Ｑ2 のコレクタ出力が供給される。
【００５７】下位コンパレータ１３７の比較器ＣD7の一
方の入力にはマトリクス回路１００の第７列目のスイッ
チングブロックＳ27のトランジスタＱ1 のコレクタ出力
およびスイッチングブロックＳ17，Ｓ37のトランジスタ
Ｑ2 のコレクタ出力が供給され、他方の入力にはスイッ
チングブロックＳ17，Ｓ37のトランジスタＱ1 のコレク
タ出力およびスイッチングブロックＳ27のトランジスタ
Ｑ2 のコレクタ出力が供給される。
方の入力にはマトリクス回路１００の第７列目のスイッ
チングブロックＳ27のトランジスタＱ1 のコレクタ出力
およびスイッチングブロックＳ17，Ｓ37のトランジスタ
Ｑ2 のコレクタ出力が供給され、他方の入力にはスイッ
チングブロックＳ17，Ｓ37のトランジスタＱ1 のコレク
タ出力およびスイッチングブロックＳ27のトランジスタ
Ｑ2 のコレクタ出力が供給される。
【００５８】下位コンパレータ１３１の比較器ＣD1の出
力は出力アンプＣＡの入力に接続され、その正側出力は
２入力アンドゲートＡD1の両入力に接続され、負側出力
は下位コンパレータ１３２の２入力アンドゲートＡD2の
一方の入力に接続されている。下位コンパレータ１３２
の比較器ＣD2の出力は出力アンプＣＡの入力に接続さ
れ、その正側出力は２入力アンドゲートＡD2の他方の入
力に接続され、負側出力は下位コンパレータ１３３の２
入力アンドゲートＡD3の一方の入力に接続されている。
下位コンパレータ１３３の比較器ＣD3の出力は出力アン
プＣＡの入力に接続され、その正側出力は２入力アンド
ゲートＡD3の他方の入力に接続され、負側出力は下位コ
ンパレータ１３４の２入力アンドゲートＡD4の一方の入
力に接続されている。下位コンパレータ１３４の比較器
ＣD4の出力は出力アンプＣＡの入力に接続され、その正
側出力は２入力アンドゲートＡD4の他方の入力に接続さ
れ、負側出力は下位コンパレータ１３５の２入力アンド
ゲートＡD5の一方の入力に接続されている。下位コンパ
レータ１３５の比較器ＣD5の出力は出力アンプＣＡの入
力に接続され、その正側出力は２入力アンドゲートＡD5
の他方の入力に接続され、負側出力は下位コンパレータ
１３６の２入力アンドゲートＡD6の一方の入力に接続さ
れている。下位コンパレータ１３６の比較器ＣD6の出力
は出力アンプＣＡの入力に接続され、その正側出力は２
入力アンドゲートＡD6の他方の入力に接続され、負側出
力は下位コンパレータ１３７の２入力アンドゲートＡD7
の一方の入力に接続されている。下位コンパレータ１３
７の比較器ＣD7の出力は出力アンプＣＡの入力に接続さ
れ、その正側出力は２入力アンドゲートＡD7の他方の入
力に接続され、負側出力は２入力アンドゲートＡD8の両
入力に接続されている。
力は出力アンプＣＡの入力に接続され、その正側出力は
２入力アンドゲートＡD1の両入力に接続され、負側出力
は下位コンパレータ１３２の２入力アンドゲートＡD2の
一方の入力に接続されている。下位コンパレータ１３２
の比較器ＣD2の出力は出力アンプＣＡの入力に接続さ
れ、その正側出力は２入力アンドゲートＡD2の他方の入
力に接続され、負側出力は下位コンパレータ１３３の２
入力アンドゲートＡD3の一方の入力に接続されている。
下位コンパレータ１３３の比較器ＣD3の出力は出力アン
プＣＡの入力に接続され、その正側出力は２入力アンド
ゲートＡD3の他方の入力に接続され、負側出力は下位コ
ンパレータ１３４の２入力アンドゲートＡD4の一方の入
力に接続されている。下位コンパレータ１３４の比較器
ＣD4の出力は出力アンプＣＡの入力に接続され、その正
側出力は２入力アンドゲートＡD4の他方の入力に接続さ
れ、負側出力は下位コンパレータ１３５の２入力アンド
ゲートＡD5の一方の入力に接続されている。下位コンパ
レータ１３５の比較器ＣD5の出力は出力アンプＣＡの入
力に接続され、その正側出力は２入力アンドゲートＡD5
の他方の入力に接続され、負側出力は下位コンパレータ
１３６の２入力アンドゲートＡD6の一方の入力に接続さ
れている。下位コンパレータ１３６の比較器ＣD6の出力
は出力アンプＣＡの入力に接続され、その正側出力は２
入力アンドゲートＡD6の他方の入力に接続され、負側出
力は下位コンパレータ１３７の２入力アンドゲートＡD7
の一方の入力に接続されている。下位コンパレータ１３
７の比較器ＣD7の出力は出力アンプＣＡの入力に接続さ
れ、その正側出力は２入力アンドゲートＡD7の他方の入
力に接続され、負側出力は２入力アンドゲートＡD8の両
入力に接続されている。
【００５９】このように構成される下位コンパレータ１
３１〜１３７の各比較器ＣD1〜ＣD7の出力は、２入力の
レベルに対応して「Ｈ」または「Ｌ」のレベルとなり、
各アンドゲートＡD1〜ＡD8のいずれか１個のみが「１」
レベルを出力する。下位コンパレータ１３１〜１３７の
アンドゲートＡD1〜ＡD7およびＡD8の出力はバッファＢ
D1〜ＢD8を介して下位エンコーダ１４０に接続される。
３１〜１３７の各比較器ＣD1〜ＣD7の出力は、２入力の
レベルに対応して「Ｈ」または「Ｌ」のレベルとなり、
各アンドゲートＡD1〜ＡD8のいずれか１個のみが「１」
レベルを出力する。下位コンパレータ１３１〜１３７の
アンドゲートＡD1〜ＡD7およびＡD8の出力はバッファＢ
D1〜ＢD8を介して下位エンコーダ１４０に接続される。
【００６０】下位エンコーダ１４０は、下位データＢＤ
3 ，ＢＤ4 を発生するデータラインＬＮ141 と、下位コ
ンパレータ１３１〜１３４のアンドゲートＡD1〜ＡD4の
出力のいずれかが「１」になったことを示す選択信号Ｓ
ＥＬ1 を発生する選択ラインＬＮ142 と、下位コンパレ
ータ１３５〜１３７アンドゲートＡD5〜ＡD7およびＡ D8
の出力のいずれかが「１」になったことを示す選択信号
ＳＥＬ2 を発生する選択ラインＬＮ143 とから構成され
ている。
3 ，ＢＤ4 を発生するデータラインＬＮ141 と、下位コ
ンパレータ１３１〜１３４のアンドゲートＡD1〜ＡD4の
出力のいずれかが「１」になったことを示す選択信号Ｓ
ＥＬ1 を発生する選択ラインＬＮ142 と、下位コンパレ
ータ１３５〜１３７アンドゲートＡD5〜ＡD7およびＡ D8
の出力のいずれかが「１」になったことを示す選択信号
ＳＥＬ2 を発生する選択ラインＬＮ143 とから構成され
ている。
【００６１】図３は、上位側のアンドゲートＡU1〜ＡU3
および下位側のアンドゲートＡD1〜ＡD8の出力と出力変
換コードデータとの対応関係を示している。上述したよ
うに、本実施例におけるマトリクス回路１００は、各ス
イッチングブロックを行方向に２分割しているが、この
分割点Ｃは、図３からわかるように、出力変換コードＤ
1 〜Ｄ4 の上位２ビットに注目すると、上位２ビットの
値が切り替わる点で分割されている。
および下位側のアンドゲートＡD1〜ＡD8の出力と出力変
換コードデータとの対応関係を示している。上述したよ
うに、本実施例におけるマトリクス回路１００は、各ス
イッチングブロックを行方向に２分割しているが、この
分割点Ｃは、図３からわかるように、出力変換コードＤ
1 〜Ｄ4 の上位２ビットに注目すると、上位２ビットの
値が切り替わる点で分割されている。
【００６２】また、本来ならば、抵抗列の行数「５」に
合わせて上位側アンドゲート数（上位コンパレータ数）
も同数の「５」にする必要があるが、本実施例において
は、第１行目（最下段）および第５行目（最上段）の抵
抗列に対応する２個のアンドゲートＡL およびＡH を省
略し、その結果として、最下段および最上段に配置すべ
きスイッチングブロックを２行分省略している。以下
に、アンドゲートおよびスイッチングブロックを省略で
きる理由について、図３を用いて説明する。
合わせて上位側アンドゲート数（上位コンパレータ数）
も同数の「５」にする必要があるが、本実施例において
は、第１行目（最下段）および第５行目（最上段）の抵
抗列に対応する２個のアンドゲートＡL およびＡH を省
略し、その結果として、最下段および最上段に配置すべ
きスイッチングブロックを２行分省略している。以下
に、アンドゲートおよびスイッチングブロックを省略で
きる理由について、図３を用いて説明する。
【００６３】ここでは、まず、最上段にスイッチングブ
ロックを１行設けるとともに、これに対応してアンドゲ
ートＡH を有する上位コンパレータ並びに上位エンコー
ダ１２０のドライブ用バッファを設けた構成を仮想す
る。このような構成において、入力アナログ信号ＶINが
基準電圧ｅ2 より大きく（ＶIN＞ｅ2 ）、コンパレータ
出力が「Ｈ」となりアンドゲートＡH の出力が「１」レ
ベルとなった場合を考察すると、この場合の出力は、図
３に示すように、〔１１１１〕〜〔１１００〕の４通り
のうちの１つである。これら４通りのデータに注目する
と、これらデータは、１つ下段の上位コンパレータ１１
１のアンドゲートＡU1の出力が「１」レベルで、下位側
アンドゲートＡD5〜ＡD8のいずれかの出力が「１」レベ
ルの場合に得られるデータと同様である。したがって、
最上段のアンドゲートＡH が「１」レベルになる場合に
は、最上段のスイッチングブロックおよび上位エンコー
ダ１２０のドライブ用バッファを活性化させる代わり
に、１つ下段のスイッチングブロックＳ11〜Ｓ17および
バッファＢU1を活性化させればよいことを意味する。こ
のことは、アンドゲートＡH の出力とアンドゲートＡU1
の出力との和をスイッチングブロックＳ11〜Ｓ17および
バッファＢU1に与えれば最上段対応のスイッチングブロ
ックと上位エンコーダのドライブ用バッファは必要なく
なることを意味している。すなわち、ＶIN＞Ｖ1 （＝ｅ
6 ） の場合には、本実施例のようにスイッチングブロ
ックＳ11〜Ｓ17およびバッファＢU1を活性化すればよ
く、入力アナログ信号ＶINと基準電圧ｅ2 とを比較する
必要もないことから、最上段対応の上位コンパレータも
不要となる。
ロックを１行設けるとともに、これに対応してアンドゲ
ートＡH を有する上位コンパレータ並びに上位エンコー
ダ１２０のドライブ用バッファを設けた構成を仮想す
る。このような構成において、入力アナログ信号ＶINが
基準電圧ｅ2 より大きく（ＶIN＞ｅ2 ）、コンパレータ
出力が「Ｈ」となりアンドゲートＡH の出力が「１」レ
ベルとなった場合を考察すると、この場合の出力は、図
３に示すように、〔１１１１〕〜〔１１００〕の４通り
のうちの１つである。これら４通りのデータに注目する
と、これらデータは、１つ下段の上位コンパレータ１１
１のアンドゲートＡU1の出力が「１」レベルで、下位側
アンドゲートＡD5〜ＡD8のいずれかの出力が「１」レベ
ルの場合に得られるデータと同様である。したがって、
最上段のアンドゲートＡH が「１」レベルになる場合に
は、最上段のスイッチングブロックおよび上位エンコー
ダ１２０のドライブ用バッファを活性化させる代わり
に、１つ下段のスイッチングブロックＳ11〜Ｓ17および
バッファＢU1を活性化させればよいことを意味する。こ
のことは、アンドゲートＡH の出力とアンドゲートＡU1
の出力との和をスイッチングブロックＳ11〜Ｓ17および
バッファＢU1に与えれば最上段対応のスイッチングブロ
ックと上位エンコーダのドライブ用バッファは必要なく
なることを意味している。すなわち、ＶIN＞Ｖ1 （＝ｅ
6 ） の場合には、本実施例のようにスイッチングブロ
ックＳ11〜Ｓ17およびバッファＢU1を活性化すればよ
く、入力アナログ信号ＶINと基準電圧ｅ2 とを比較する
必要もないことから、最上段対応の上位コンパレータも
不要となる。
【００６４】同様に、最下段にスイッチングブロックを
１行設けるとともに、これに対応してアンドゲートＡL
を有する上位コンパレータを設けた構成を仮想する。こ
のような構成において、入力アナログ信号ＶINが基準電
圧ｅ14より小さく（ＶIN＜ｅ14）、コンパレータ出力が
「Ｌ」となりアンドゲートＡL の出力が「１」レベルと
なった場合を考察すると、この場合の出力は、図３に示
すように、〔００１１〕〜
１行設けるとともに、これに対応してアンドゲートＡL
を有する上位コンパレータを設けた構成を仮想する。こ
のような構成において、入力アナログ信号ＶINが基準電
圧ｅ14より小さく（ＶIN＜ｅ14）、コンパレータ出力が
「Ｌ」となりアンドゲートＡL の出力が「１」レベルと
なった場合を考察すると、この場合の出力は、図３に示
すように、〔００１１〕〜
〔００００〕の４通りのうち
の１つである。これら４通りのデータに注目すると、こ
れらデータは、１つ上段のコンパレータのアンドゲート
ＡU3の出力が「１」レベルで、下位側アンドゲートＡD1
〜ＡD4のいずれかの出力が「１」レベルの場合に得られ
るデータと同様である。したがって、最下段のアンドゲ
ートＡL が「１」レベルになる場合には、最下段のスイ
ッチングブロックおよび上位エンコーダ１２０のドライ
ブ用バッファを活性化させる代わりに、１つ上段のスイ
ッチングブロックＳ31〜Ｓ37およびバッファＢU3を活性
化させればよいことを意味する。このことは、アンドゲ
ートＡL の出力とアンドゲートＡU3の出力との和をスイ
ッチングブロックＳ31〜Ｓ37およびバッファＢU3に与え
れば最下段対応のスイッチングブロックと上位エンコー
ダのドライブ用バッファは必要なくなることを意味して
いる。すなわち、ＶIN＜Ｖ2 （＝ｅ10）の場合には、本
実施例のようにスイッチングブロックＳ31〜Ｓ37および
バッファＢU3を活性化すればよく、入力アナログ信号Ｖ
INと基準電圧ｅ14とを比較する必要もないことから、最
下段対応の上位コンパレータも不要となる。
の１つである。これら４通りのデータに注目すると、こ
れらデータは、１つ上段のコンパレータのアンドゲート
ＡU3の出力が「１」レベルで、下位側アンドゲートＡD1
〜ＡD4のいずれかの出力が「１」レベルの場合に得られ
るデータと同様である。したがって、最下段のアンドゲ
ートＡL が「１」レベルになる場合には、最下段のスイ
ッチングブロックおよび上位エンコーダ１２０のドライ
ブ用バッファを活性化させる代わりに、１つ上段のスイ
ッチングブロックＳ31〜Ｓ37およびバッファＢU3を活性
化させればよいことを意味する。このことは、アンドゲ
ートＡL の出力とアンドゲートＡU3の出力との和をスイ
ッチングブロックＳ31〜Ｓ37およびバッファＢU3に与え
れば最下段対応のスイッチングブロックと上位エンコー
ダのドライブ用バッファは必要なくなることを意味して
いる。すなわち、ＶIN＜Ｖ2 （＝ｅ10）の場合には、本
実施例のようにスイッチングブロックＳ31〜Ｓ37および
バッファＢU3を活性化すればよく、入力アナログ信号Ｖ
INと基準電圧ｅ14とを比較する必要もないことから、最
下段対応の上位コンパレータも不要となる。
【００６５】選択ゲート１５０は、アンドゲートＡ1 〜
Ａ4 により構成され、下位エンコーダ１４０から出力さ
れる選択信号ＳＥＬ1 およびＳＥＬ2 を用いて、上位エ
ンコーダ１２０から出力されるＬモードおよびＲモード
の各上位データのうちから一の上位データを選択し、オ
アゲートＯＲ1 ，ＯＲ2 を介して変換コードＤ1 ，Ｄ 2
として出力する。
Ａ4 により構成され、下位エンコーダ１４０から出力さ
れる選択信号ＳＥＬ1 およびＳＥＬ2 を用いて、上位エ
ンコーダ１２０から出力されるＬモードおよびＲモード
の各上位データのうちから一の上位データを選択し、オ
アゲートＯＲ1 ，ＯＲ2 を介して変換コードＤ1 ，Ｄ 2
として出力する。
【００６６】具体的には、アンドゲートＡ1 の一方の入
力端子は上位エンコーダ１２０のＬモード用データを発
生するエンコーダラインＬＮ121 の一方のライン（上位
側）に接続され、他方の入力端子は下位エンコーダ１４
０の選択信号ＳＥＬ1 を出力する選択ラインＬＮ142 に
接続されている。アンドゲートＡ2 の一方の入力端子は
上位エンコーダ１２０のＲモード用データを発生するエ
ンコーダラインＬＮ122 の一方のライン（上位側）に接
続され、他方の入力端子は下位エンコーダ１４０の選択
信号ＳＥＬ2 を出力する選択ラインＬＮ143 に接続され
ている。これらアンドゲートＡ1 およびＡ2 の出力は２
入力オアゲートＯＲ1 の各入力端子に接続されている。
力端子は上位エンコーダ１２０のＬモード用データを発
生するエンコーダラインＬＮ121 の一方のライン（上位
側）に接続され、他方の入力端子は下位エンコーダ１４
０の選択信号ＳＥＬ1 を出力する選択ラインＬＮ142 に
接続されている。アンドゲートＡ2 の一方の入力端子は
上位エンコーダ１２０のＲモード用データを発生するエ
ンコーダラインＬＮ122 の一方のライン（上位側）に接
続され、他方の入力端子は下位エンコーダ１４０の選択
信号ＳＥＬ2 を出力する選択ラインＬＮ143 に接続され
ている。これらアンドゲートＡ1 およびＡ2 の出力は２
入力オアゲートＯＲ1 の各入力端子に接続されている。
【００６７】アンドゲートＡ3 の一方の入力端子は上位
エンコーダ１２０のＬモード用データを発生するエンコ
ーダラインＬＮ121 の他方のライン（下位側）に接続さ
れ、他方の入力端子は下位エンコーダ１４０の選択信号
ＳＥＬ1 を出力する選択ラインＬＮ142 に接続されてい
る。アンドゲートＡ4 の一方の入力端子は上位エンコー
ダ１２０のＲモード用データを発生するエンコーダライ
ンＬＮ122 の他方のライン（下位側）に接続され、他方
の入力端子は下位エンコーダ１４０の選択信号ＳＥＬ2
を出力する選択ラインＬＮ143 に接続されている。これ
らアンドゲートＡ3 およびＡ4 の出力は２入力オアゲー
トＯＲ2 の各入力端子に接続されている。
エンコーダ１２０のＬモード用データを発生するエンコ
ーダラインＬＮ121 の他方のライン（下位側）に接続さ
れ、他方の入力端子は下位エンコーダ１４０の選択信号
ＳＥＬ1 を出力する選択ラインＬＮ142 に接続されてい
る。アンドゲートＡ4 の一方の入力端子は上位エンコー
ダ１２０のＲモード用データを発生するエンコーダライ
ンＬＮ122 の他方のライン（下位側）に接続され、他方
の入力端子は下位エンコーダ１４０の選択信号ＳＥＬ2
を出力する選択ラインＬＮ143 に接続されている。これ
らアンドゲートＡ3 およびＡ4 の出力は２入力オアゲー
トＯＲ2 の各入力端子に接続されている。
【００６８】排他的論理和ゲートＥＸＯ1 は、下位エン
コーダ１４０のデータラインＬＮ14 1 の一方のラインか
ら出力される下位データＢＤ3 と上位コンパレータ１１
２のアンドゲートＡU2の出力レベルをインバータ１６０
で反転させた信号との排他的論理和をとり、その結果を
下位変換コードＤ3 として出力する。排他的論理和ゲー
トＥＸＯ2 は、下位エンコーダ１４０のデータラインＬ
Ｎ14 1 の他方のラインから出力される下位データＢＤ4
と上位コンパレータ１１２のアンドゲートＡU2の出力レ
ベルをインバータ１６０で反転させた信号との排他的論
理和をとり、その結果を下位変換コードＤ4 として出力
する。
コーダ１４０のデータラインＬＮ14 1 の一方のラインか
ら出力される下位データＢＤ3 と上位コンパレータ１１
２のアンドゲートＡU2の出力レベルをインバータ１６０
で反転させた信号との排他的論理和をとり、その結果を
下位変換コードＤ3 として出力する。排他的論理和ゲー
トＥＸＯ2 は、下位エンコーダ１４０のデータラインＬ
Ｎ14 1 の他方のラインから出力される下位データＢＤ4
と上位コンパレータ１１２のアンドゲートＡU2の出力レ
ベルをインバータ１６０で反転させた信号との排他的論
理和をとり、その結果を下位変換コードＤ4 として出力
する。
【００６９】次に、上記構成による動作を説明する。た
とえば、サンプリングされたアナログ信号のサンプリン
グ電圧Ｖs がＶRB＜ＶS ＜Ｖ2 であれば、上位コンパレ
ータ１１１，１１２の比較器ＣU1，ＣU2の出力がすべて
「Ｌ」となり、アンドゲートＡU1，ＡU2からは「０」、
ＡU3からは「１」の２値信号がそれぞれ出力される。そ
の結果、〔００１〕なる２値信号が上位エンコーダ１２
０に入力される。上位エンコーダ１２０では、いわゆる
ワイヤードオア回路によって、Ｌモード用データを発生
する２列のエンコーダライン〔ＬＮ121 〕には〔０
０〕、Ｒモード用データを発生する２列のエンコーダラ
イン〔ＬＮ122 〕には〔０１〕の上位データがそれぞれ
が発生され、選択ゲート１２０に出力される。
とえば、サンプリングされたアナログ信号のサンプリン
グ電圧Ｖs がＶRB＜ＶS ＜Ｖ2 であれば、上位コンパレ
ータ１１１，１１２の比較器ＣU1，ＣU2の出力がすべて
「Ｌ」となり、アンドゲートＡU1，ＡU2からは「０」、
ＡU3からは「１」の２値信号がそれぞれ出力される。そ
の結果、〔００１〕なる２値信号が上位エンコーダ１２
０に入力される。上位エンコーダ１２０では、いわゆる
ワイヤードオア回路によって、Ｌモード用データを発生
する２列のエンコーダライン〔ＬＮ121 〕には〔０
０〕、Ｒモード用データを発生する２列のエンコーダラ
イン〔ＬＮ122 〕には〔０１〕の上位データがそれぞれ
が発生され、選択ゲート１２０に出力される。
【００７０】また、サンプリング電圧Ｖs がＶ2 ＜ＶS
＜Ｖ1 であれば、上位コンパレータ１１１の比較器ＣU1
の出力が「Ｌ」、上位コンパレータ１１２の比較器ＣU2
の出力が「Ｈ」となり、上位コンパレータ１１１のアン
ドゲートＡU1およびＡU3からは「０」、上位コンパレー
タ１１２のアンドゲートＡU2からは「１」の２値信号が
それぞれ出力される。その結果、〔０１０〕なる２値信
号が上位エンコーダ１２０に入力される。上位エンコー
ダ１２０では、いわゆるワイヤードオア回路によって、
Ｌモード用データを発生する２列のエンコーダライン
〔ＬＮ121 〕には〔１０〕、Ｒモード用データを発生す
る２列のエンコーダライン〔ＬＮ122 〕には〔０１〕の
上位データがそれぞれが発生され、選択ゲート１２０に
出力される。
＜Ｖ1 であれば、上位コンパレータ１１１の比較器ＣU1
の出力が「Ｌ」、上位コンパレータ１１２の比較器ＣU2
の出力が「Ｈ」となり、上位コンパレータ１１１のアン
ドゲートＡU1およびＡU3からは「０」、上位コンパレー
タ１１２のアンドゲートＡU2からは「１」の２値信号が
それぞれ出力される。その結果、〔０１０〕なる２値信
号が上位エンコーダ１２０に入力される。上位エンコー
ダ１２０では、いわゆるワイヤードオア回路によって、
Ｌモード用データを発生する２列のエンコーダライン
〔ＬＮ121 〕には〔１０〕、Ｒモード用データを発生す
る２列のエンコーダライン〔ＬＮ122 〕には〔０１〕の
上位データがそれぞれが発生され、選択ゲート１２０に
出力される。
【００７１】また、サンプリング電圧Ｖs がＶ1 ＜ＶS
＜ＶRTであれば、上位コンパレータ１１１の比較器ＣU1
の出力が「Ｈ」、上位コンパレータ１１２の比較器ＣU2
の出力が「Ｌ」となり、上位コンパレータ１１１のアン
ドゲートＡU1からは「１」、上位コンパレータ１１２の
アンドゲートＡU2およびＡU3からは「０」の２値信号が
それぞれ出力される。その結果、〔１００〕なる２値信
号が上位エンコーダ１２０に入力される。上位エンコー
ダ１２０では、いわゆるワイヤードオア回路によって、
Ｌモード用データを発生する２列のエンコーダライン
〔ＬＮ121 〕には〔１０〕、Ｒモード用データを発生す
る２列のエンコーダライン〔ＬＮ122 〕には〔１１〕の
上位データがそれぞれが発生され、選択ゲート１２０に
出力される。
＜ＶRTであれば、上位コンパレータ１１１の比較器ＣU1
の出力が「Ｈ」、上位コンパレータ１１２の比較器ＣU2
の出力が「Ｌ」となり、上位コンパレータ１１１のアン
ドゲートＡU1からは「１」、上位コンパレータ１１２の
アンドゲートＡU2およびＡU3からは「０」の２値信号が
それぞれ出力される。その結果、〔１００〕なる２値信
号が上位エンコーダ１２０に入力される。上位エンコー
ダ１２０では、いわゆるワイヤードオア回路によって、
Ｌモード用データを発生する２列のエンコーダライン
〔ＬＮ121 〕には〔１０〕、Ｒモード用データを発生す
る２列のエンコーダライン〔ＬＮ122 〕には〔１１〕の
上位データがそれぞれが発生され、選択ゲート１２０に
出力される。
【００７２】これと並行して、各アンドゲートＡ
U(1,2,3)の中で２値出力信号が「１」となっているコン
トロールライン（ｘ1,ｘ2,ｘ3 ）に接続されているマト
リクス回路１００の各スイッチングブロックのトランジ
スタＱ3 が各行単位でオンに制御され、さらに量子化レ
ベルの細かな数値化が実行される。
U(1,2,3)の中で２値出力信号が「１」となっているコン
トロールライン（ｘ1,ｘ2,ｘ3 ）に接続されているマト
リクス回路１００の各スイッチングブロックのトランジ
スタＱ3 が各行単位でオンに制御され、さらに量子化レ
ベルの細かな数値化が実行される。
【００７３】たとえば、アンドゲートＡU3の出力のみが
「１」レベルになると、スイッチングブロックＳ31〜Ｓ
37のトランジスタＱ3 がオンとなり、基準抵抗Ｒ9 〜Ｒ
16で分圧された基準電圧ｅ9 〜ｅ15とサンプリング電圧
ＶS がスイッチングブロックＳ31〜Ｓ37で差動的に増幅
され、下位コンパレータ１３１〜１３７によって比較さ
れる。同様に、アンドゲートＡU2の出力が「１」レベル
のときはスイッチングブロックＳ21〜Ｓ27が能動化され
, 差動的な増幅作用が行われて、下位コンパレータ１３
１〜１３７による比較が行われる。
「１」レベルになると、スイッチングブロックＳ31〜Ｓ
37のトランジスタＱ3 がオンとなり、基準抵抗Ｒ9 〜Ｒ
16で分圧された基準電圧ｅ9 〜ｅ15とサンプリング電圧
ＶS がスイッチングブロックＳ31〜Ｓ37で差動的に増幅
され、下位コンパレータ１３１〜１３７によって比較さ
れる。同様に、アンドゲートＡU2の出力が「１」レベル
のときはスイッチングブロックＳ21〜Ｓ27が能動化され
, 差動的な増幅作用が行われて、下位コンパレータ１３
１〜１３７による比較が行われる。
【００７４】このように、下位の変換コードはスイッチ
ングブロックの行単位で、サンプリングされた電圧ＶS
とその行の基準抵抗素子で分圧された基準電圧とが比較
され、下位コンパレータ１３１〜１３７のアンドゲート
ＡD1〜ＡD7およびＡD8から比較結果に応じた２値信号が
出力されることになる。
ングブロックの行単位で、サンプリングされた電圧ＶS
とその行の基準抵抗素子で分圧された基準電圧とが比較
され、下位コンパレータ１３１〜１３７のアンドゲート
ＡD1〜ＡD7およびＡD8から比較結果に応じた２値信号が
出力されることになる。
【００７５】このとき、上位２ビットＤ1 ，Ｄ2 を変換
するときの入力アナログ信号ＶINがＶIN＜Ｖ2 で下位２
ビットＤ3 ，Ｄ4 を変換するときのアナログ信号がＶIN
＜ｅ 12の場合、または、上位２ビットＤ1 ，Ｄ2 を変換
するときのアナログ信号がＶ 2 ＜ＶIN＜Ｖ1 で下位２ビ
ットＤ3 ，Ｄ4 を変換するときのアナログ信号がｅ8＜
ＶINの場合、または、上位２ビットＤ1 ，Ｄ2 を変換す
るときのアナログ信号がＶ1 ＜ＶINで下位２ビット
Ｄ3 ，Ｄ4 を変換するときのアナログ信号がＶIN＜ｅ4
の場合であって、下位コンパレータ１３１〜１３４のア
ンドゲートＡD1〜Ａ D4のうちの一のアンドゲートから
「１」レベルの信号が下位エンコーダ１４０に出力され
た場合、下位エンコーダ１４０では、選択ラインＬＮ
142 が「１」となる。その結果、選択信号ＳＥＬ1 が
「１」レベルで選択ゲート１５０に入力され、選択信号
ＳＥＬ2 が「０」レベルで選択ゲート１５０に入力され
る。
するときの入力アナログ信号ＶINがＶIN＜Ｖ2 で下位２
ビットＤ3 ，Ｄ4 を変換するときのアナログ信号がＶIN
＜ｅ 12の場合、または、上位２ビットＤ1 ，Ｄ2 を変換
するときのアナログ信号がＶ 2 ＜ＶIN＜Ｖ1 で下位２ビ
ットＤ3 ，Ｄ4 を変換するときのアナログ信号がｅ8＜
ＶINの場合、または、上位２ビットＤ1 ，Ｄ2 を変換す
るときのアナログ信号がＶ1 ＜ＶINで下位２ビット
Ｄ3 ，Ｄ4 を変換するときのアナログ信号がＶIN＜ｅ4
の場合であって、下位コンパレータ１３１〜１３４のア
ンドゲートＡD1〜Ａ D4のうちの一のアンドゲートから
「１」レベルの信号が下位エンコーダ１４０に出力され
た場合、下位エンコーダ１４０では、選択ラインＬＮ
142 が「１」となる。その結果、選択信号ＳＥＬ1 が
「１」レベルで選択ゲート１５０に入力され、選択信号
ＳＥＬ2 が「０」レベルで選択ゲート１５０に入力され
る。
【００７６】選択ゲート１５０では、選択信号ＳＥＬ1
のみを「１」レベルで入力したことに伴い、アンドゲー
トＡ1 およびＡ3 のみが活性化される。これらアンドゲ
ートＡ1 およびＡ3 には、上位エンコーダ１２０のライ
ンＬＮ 121 に発生されたＬモード用上位データの上位側
および下位側のビットデータがそれぞれ供給されてい
る。したがって、選択ゲート１５０では、Ｌモード時の
上位データの各ビットが選択され、その結果、オアゲー
トＯＲ1 ，ＯＲ2 を介して上位変換コードＤ1 ，Ｄ 2 と
して出力される。
のみを「１」レベルで入力したことに伴い、アンドゲー
トＡ1 およびＡ3 のみが活性化される。これらアンドゲ
ートＡ1 およびＡ3 には、上位エンコーダ１２０のライ
ンＬＮ 121 に発生されたＬモード用上位データの上位側
および下位側のビットデータがそれぞれ供給されてい
る。したがって、選択ゲート１５０では、Ｌモード時の
上位データの各ビットが選択され、その結果、オアゲー
トＯＲ1 ，ＯＲ2 を介して上位変換コードＤ1 ，Ｄ 2 と
して出力される。
【００７７】具体的には、アナログ信号ＶINのサンプリ
ング電圧Ｖs がＶRB＜ＶS ＜Ｖ2 のときには上位変換コ
ード〔Ｄ1 ，Ｄ2 〕は
ング電圧Ｖs がＶRB＜ＶS ＜Ｖ2 のときには上位変換コ
ード〔Ｄ1 ，Ｄ2 〕は
〔００〕で、Ｖ2 ＜ＶS ＜Ｖ1 の
ときには上位変換コード〔Ｄ1 ，Ｄ2 〕は〔１０〕で、
Ｖ1 ＜ＶS ＜ＶRTのときには上位変換コード〔Ｄ1 ，Ｄ
2 〕は〔１０〕で出力される。
ときには上位変換コード〔Ｄ1 ，Ｄ2 〕は〔１０〕で、
Ｖ1 ＜ＶS ＜ＶRTのときには上位変換コード〔Ｄ1 ，Ｄ
2 〕は〔１０〕で出力される。
【００７８】また、下位エンコーダ１４０では、下位コ
ンパレータ１３１のアンドゲートＡ D1の出力が「１」の
ときには下位データＢＤ3 ，ＢＤ4 が〔１１〕で発生さ
れ、下位コンパレータ１３２のアンドゲートＡD2の出力
が「１」のときには下位データＢＤ3 ，ＢＤ4 が〔１
０〕で発生され、下位コンパレータ１３３のアンドゲー
トＡD3の出力が「１」のときには下位データＢＤ3 ，Ｂ
Ｄ4 が〔０１〕で発生され、下位コンパレータ１３４の
アンドゲートＡD4の出力が「１」のときには下位データ
ＢＤ3 ，ＢＤ4 が
ンパレータ１３１のアンドゲートＡ D1の出力が「１」の
ときには下位データＢＤ3 ，ＢＤ4 が〔１１〕で発生さ
れ、下位コンパレータ１３２のアンドゲートＡD2の出力
が「１」のときには下位データＢＤ3 ，ＢＤ4 が〔１
０〕で発生され、下位コンパレータ１３３のアンドゲー
トＡD3の出力が「１」のときには下位データＢＤ3 ，Ｂ
Ｄ4 が〔０１〕で発生され、下位コンパレータ１３４の
アンドゲートＡD4の出力が「１」のときには下位データ
ＢＤ3 ，ＢＤ4 が
〔００〕で発生されて、データＢＤ3
は排他的論理和ゲートＥＸＯ1 に出力され、データＢＤ
4 は排他的論理和ゲートＥＸＯ2 に出力される。
は排他的論理和ゲートＥＸＯ1 に出力され、データＢＤ
4 は排他的論理和ゲートＥＸＯ2 に出力される。
【００７９】排他的論理和ゲートＥＸＯ1 およびＥＸＯ
2 では、ＶRB＜ＶS ＜Ｖ2 ，Ｖ1 ＜ＶS ＜ＶRTのとき、
すなわち、マトリクス回路１００の下から第１行目およ
び第３行目のスイッチングブロックＳ31〜Ｓ37，Ｓ11〜
Ｓ17が選択された場合には、基準電圧の印加方向が順方
向であることから下位データのレベルは下位エンコーダ
１４０の出力レベルが反転されて、下位変換コード
Ｄ3 ，Ｄ4 として出力される。これに対して、Ｖ2 ＜Ｖ
S ＜Ｖ1 のとき、すなわち、マトリクス回路１００の下
から第２行目のスイッチングブロックＳ21〜Ｓ27が選択
された場合には、基準電圧の印加方向が逆方向であるこ
とから下位データのレベルは下位エンコーダ１４０の出
力レベルのままに保持されて、下位変換コードＤ3 ，Ｄ
4 として出力される。
2 では、ＶRB＜ＶS ＜Ｖ2 ，Ｖ1 ＜ＶS ＜ＶRTのとき、
すなわち、マトリクス回路１００の下から第１行目およ
び第３行目のスイッチングブロックＳ31〜Ｓ37，Ｓ11〜
Ｓ17が選択された場合には、基準電圧の印加方向が順方
向であることから下位データのレベルは下位エンコーダ
１４０の出力レベルが反転されて、下位変換コード
Ｄ3 ，Ｄ4 として出力される。これに対して、Ｖ2 ＜Ｖ
S ＜Ｖ1 のとき、すなわち、マトリクス回路１００の下
から第２行目のスイッチングブロックＳ21〜Ｓ27が選択
された場合には、基準電圧の印加方向が逆方向であるこ
とから下位データのレベルは下位エンコーダ１４０の出
力レベルのままに保持されて、下位変換コードＤ3 ，Ｄ
4 として出力される。
【００８０】また、上位２ビットＤ1 ，Ｄ2 を変換する
ときの入力アナログ信号ＶINがＶIN＜Ｖ2 で下位２ビッ
トＤ3 ，Ｄ4 を変換するときのアナログ信号がｅ12＜Ｖ
INの場合、または、上位２ビットＤ1 ，Ｄ2 を変換する
ときのアナログ信号がＶ2 ＜ＶIN＜Ｖ1 で下位２ビット
Ｄ3 ，Ｄ4 がＶIN＜ｅ8 の場合、または、上位２ビット
Ｄ1 ，Ｄ2 を変換するときのアナログ信号がＶ1 ＜ＶIN
で下位２ビットＤ3 ，Ｄ4 を変換するときのアナログ信
号がｅ4 ＜ＶINの場合であって、下位コンパレータ１３
５〜１３７アンドゲートＡD5〜ＡD7およびアンドゲート
ＡD8のうちの一のアンドゲートから「１」レベルの信号
が下位エンコーダ１４０に出力された場合、下位エンコ
ーダ１４０では、選択ラインＬＮ143 が「１」となる。
その結果、選択信号ＳＥＬ2 が「１」レベルで選択ゲー
ト１５０に入力され、選択信号ＳＥＬ1 が「０」レベル
で選択ゲート１５０に入力される。
ときの入力アナログ信号ＶINがＶIN＜Ｖ2 で下位２ビッ
トＤ3 ，Ｄ4 を変換するときのアナログ信号がｅ12＜Ｖ
INの場合、または、上位２ビットＤ1 ，Ｄ2 を変換する
ときのアナログ信号がＶ2 ＜ＶIN＜Ｖ1 で下位２ビット
Ｄ3 ，Ｄ4 がＶIN＜ｅ8 の場合、または、上位２ビット
Ｄ1 ，Ｄ2 を変換するときのアナログ信号がＶ1 ＜ＶIN
で下位２ビットＤ3 ，Ｄ4 を変換するときのアナログ信
号がｅ4 ＜ＶINの場合であって、下位コンパレータ１３
５〜１３７アンドゲートＡD5〜ＡD7およびアンドゲート
ＡD8のうちの一のアンドゲートから「１」レベルの信号
が下位エンコーダ１４０に出力された場合、下位エンコ
ーダ１４０では、選択ラインＬＮ143 が「１」となる。
その結果、選択信号ＳＥＬ2 が「１」レベルで選択ゲー
ト１５０に入力され、選択信号ＳＥＬ1 が「０」レベル
で選択ゲート１５０に入力される。
【００８１】選択ゲート１５０では、選択信号ＳＥＬ2
のみを「１」レベルで入力したことに伴い、アンドゲー
トＡ2 およびＡ4 のみが活性化される。これらアンドゲ
ートＡ2 およびＡ4 には、上位エンコーダ１２０のライ
ンＬＮ 122 に発生されたＲモード用上位データの上位側
および下位側のビットデータがそれぞれ供給されてい
る。したがって、選択ゲート１５０では、Ｒモード時の
上位データの各ビットが選択され、その結果、オアゲー
トＯＲ1 ，ＯＲ2 を介して上位変換コードＤ1 ，Ｄ 2 と
して出力される。
のみを「１」レベルで入力したことに伴い、アンドゲー
トＡ2 およびＡ4 のみが活性化される。これらアンドゲ
ートＡ2 およびＡ4 には、上位エンコーダ１２０のライ
ンＬＮ 122 に発生されたＲモード用上位データの上位側
および下位側のビットデータがそれぞれ供給されてい
る。したがって、選択ゲート１５０では、Ｒモード時の
上位データの各ビットが選択され、その結果、オアゲー
トＯＲ1 ，ＯＲ2 を介して上位変換コードＤ1 ，Ｄ 2 と
して出力される。
【００８２】具体的には、アナログ信号ＶINのサンプリ
ング電圧Ｖs がＶRB＜ＶS ＜Ｖ2 のときには上位変換コ
ード〔Ｄ1 ，Ｄ2 〕は〔０１〕で、Ｖ2 ＜ＶS ＜Ｖ1 の
ときには上位変換コード〔Ｄ1 ，Ｄ2 〕は〔０１〕で、
Ｖ1 ＜ＶS ＜ＶRTのときには上位変換コード〔Ｄ1 ，Ｄ
2 〕は〔１１〕で出力される。
ング電圧Ｖs がＶRB＜ＶS ＜Ｖ2 のときには上位変換コ
ード〔Ｄ1 ，Ｄ2 〕は〔０１〕で、Ｖ2 ＜ＶS ＜Ｖ1 の
ときには上位変換コード〔Ｄ1 ，Ｄ2 〕は〔０１〕で、
Ｖ1 ＜ＶS ＜ＶRTのときには上位変換コード〔Ｄ1 ，Ｄ
2 〕は〔１１〕で出力される。
【００８３】また、下位エンコーダ１４０では、下位コ
ンパレータ１３５のアンドゲートＡ D5の出力が「１」の
ときには下位データＢＤ3 ，ＢＤ4 が〔１１〕で発生さ
れ、下位コンパレータ１３６のアンドゲートＡD6の出力
が「１」のときには下位データＢＤ3 ，ＢＤ4 が〔１
０〕で発生され、下位コンパレータ１３７のアンドゲー
トＡD7の出力が「１」のときには下位データＢＤ3 ，Ｂ
Ｄ4 が〔０１〕で発生され、アンドゲートＡD8の出力が
「１」のときには下位データＢＤ3 ，ＢＤ4 が
ンパレータ１３５のアンドゲートＡ D5の出力が「１」の
ときには下位データＢＤ3 ，ＢＤ4 が〔１１〕で発生さ
れ、下位コンパレータ１３６のアンドゲートＡD6の出力
が「１」のときには下位データＢＤ3 ，ＢＤ4 が〔１
０〕で発生され、下位コンパレータ１３７のアンドゲー
トＡD7の出力が「１」のときには下位データＢＤ3 ，Ｂ
Ｄ4 が〔０１〕で発生され、アンドゲートＡD8の出力が
「１」のときには下位データＢＤ3 ，ＢＤ4 が
〔００〕
で発生されて、データＢＤ3 は排他的論理和ゲートＥＸ
Ｏ1 に出力され、データＢＤ4 は排他的論理和ゲートＥ
ＸＯ2 に出力される。
で発生されて、データＢＤ3 は排他的論理和ゲートＥＸ
Ｏ1 に出力され、データＢＤ4 は排他的論理和ゲートＥ
ＸＯ2 に出力される。
【００８４】排他的論理和ゲートＥＸＯ1 およびＥＸＯ
2 では、ＶRB＜ＶS ＜Ｖ2 およびＶ 1 ＜ＶS ＜ＶRTのと
き、すなわち、マトリクス回路１００の下から第１行目
および第３行目のスイッチングブロックＳ31〜Ｓ37，Ｓ
11〜Ｓ17が選択された場合には、基準電圧の印加方向が
順方向であることから下位データのレベルは下位エンコ
ーダ１４０の出力レベルが反転されて、下位変換コード
Ｄ3 ，Ｄ4 として出力される。これに対して、Ｖ2 ＜Ｖ
S ＜Ｖ1 のとき、すなわち、マトリクス回路１００の下
から第２行目のスイッチングブロックＳ21〜Ｓ27が選択
された場合には、基準電圧の印加方向が逆方向であるこ
とから下位データのレベルは下位エンコーダ１４０の出
力レベルのままに保持されて、下位変換コードＤ3 ，Ｄ
4 として出力される。
2 では、ＶRB＜ＶS ＜Ｖ2 およびＶ 1 ＜ＶS ＜ＶRTのと
き、すなわち、マトリクス回路１００の下から第１行目
および第３行目のスイッチングブロックＳ31〜Ｓ37，Ｓ
11〜Ｓ17が選択された場合には、基準電圧の印加方向が
順方向であることから下位データのレベルは下位エンコ
ーダ１４０の出力レベルが反転されて、下位変換コード
Ｄ3 ，Ｄ4 として出力される。これに対して、Ｖ2 ＜Ｖ
S ＜Ｖ1 のとき、すなわち、マトリクス回路１００の下
から第２行目のスイッチングブロックＳ21〜Ｓ27が選択
された場合には、基準電圧の印加方向が逆方向であるこ
とから下位データのレベルは下位エンコーダ１４０の出
力レベルのままに保持されて、下位変換コードＤ3 ，Ｄ
4 として出力される。
【００８５】以上説明したように、本実施例によれば、
下位コードを２つのグループに分割し、このグループの
変換コードを得る下位エンコーダ１４０から、Ｌモード
データおよびＲモードデータを選択するための信号ＳＥ
Ｌ1 およびＳＥＬ2 を出力して、上位エンコーダ１２０
から出力されたＬモードデータおよびＲモードデータを
選択し上位変換コードＤ1 ，Ｄ2 を得るようにしたの
で、従来の回路のように反転ゲートや禁止ゲートを使用
することなく、直接選択信号を上位データの選択に用い
ることができる。したがって、選択信号の選択ゲート１
５０への入力が上位エンコーダ１２０の出力に対して遅
延するこがなく、変換処理の高速化を図れる。
下位コードを２つのグループに分割し、このグループの
変換コードを得る下位エンコーダ１４０から、Ｌモード
データおよびＲモードデータを選択するための信号ＳＥ
Ｌ1 およびＳＥＬ2 を出力して、上位エンコーダ１２０
から出力されたＬモードデータおよびＲモードデータを
選択し上位変換コードＤ1 ，Ｄ2 を得るようにしたの
で、従来の回路のように反転ゲートや禁止ゲートを使用
することなく、直接選択信号を上位データの選択に用い
ることができる。したがって、選択信号の選択ゲート１
５０への入力が上位エンコーダ１２０の出力に対して遅
延するこがなく、変換処理の高速化を図れる。
【００８６】また、反転ゲートおよび禁止ゲートが不要
となることに加えて選択信号数を２つに削減でき、選択
される上位コード数並びに選択ゲートの入力ゲート数も
２つに削減できる。さらに、マトリクス回路１００の最
上行用の上位コンパレータを第３行目および第２行目間
のデータの変化を検出する上位コンパレータ１１１で兼
用し、最下行用の上位コンパレータを第２行目および第
１行目間のデータの変化を検出する上位コンパレータ１
１２で兼用するようにしたので、従来、（２a −１）個
および２a 行必要であった上位コンパレータ数およびス
イッチングブロック行数を、（２a −２）個および（２
a −１）行に削減することができる。したがって、チッ
プ面積の縮小および消費電力の削減を図れるＡ／Ｄ変換
回路を実現できる利点がある。
となることに加えて選択信号数を２つに削減でき、選択
される上位コード数並びに選択ゲートの入力ゲート数も
２つに削減できる。さらに、マトリクス回路１００の最
上行用の上位コンパレータを第３行目および第２行目間
のデータの変化を検出する上位コンパレータ１１１で兼
用し、最下行用の上位コンパレータを第２行目および第
１行目間のデータの変化を検出する上位コンパレータ１
１２で兼用するようにしたので、従来、（２a −１）個
および２a 行必要であった上位コンパレータ数およびス
イッチングブロック行数を、（２a −２）個および（２
a −１）行に削減することができる。したがって、チッ
プ面積の縮小および消費電力の削減を図れるＡ／Ｄ変換
回路を実現できる利点がある。
【００８７】図４は、本発明に係るＡ／Ｄ変換回路の第
２の実施例を示す回路図である。本実施例が上述した第
１の実施例と異なる点は、下位エンコーダ１２０の選択
ラインをＬＮ142 の１本のみとして選択信号はＳＥＬ1
の一つのみを発生させ、選択信号ＳＥＬ1 をインバータ
１７０でレベル反転させた信号を選択信号ＳＥＬ 2 に代
わる信号として、選択ゲート１５０のアンドゲートＡ2
およびＡ4 の他方の入力に供給するように構成したこと
にある。
２の実施例を示す回路図である。本実施例が上述した第
１の実施例と異なる点は、下位エンコーダ１２０の選択
ラインをＬＮ142 の１本のみとして選択信号はＳＥＬ1
の一つのみを発生させ、選択信号ＳＥＬ1 をインバータ
１７０でレベル反転させた信号を選択信号ＳＥＬ 2 に代
わる信号として、選択ゲート１５０のアンドゲートＡ2
およびＡ4 の他方の入力に供給するように構成したこと
にある。
【００８８】本第２の実施例によれば、上記した第１の
実施例の効果に加えて、簡易な構成を実現でき、チップ
面積をさらに縮小できる。
実施例の効果に加えて、簡易な構成を実現でき、チップ
面積をさらに縮小できる。
【００８９】なお、上述した第１および第２の実施例で
は、４ビット対応のＡ／Ｄ変換回路を例に説明したが、
さらに多ビット対応のＡ／Ｄ変換回路に本発明が適用で
きることはいうまでもない。
は、４ビット対応のＡ／Ｄ変換回路を例に説明したが、
さらに多ビット対応のＡ／Ｄ変換回路に本発明が適用で
きることはいうまでもない。
【００９０】また、上述した第１および第２の実施例で
は、上位エンコーダ１２０および下位エンコーダ１４０
の入力側に他出力ピンバッファＢU1〜ＢU3およびＢD1〜
ＢD8を配置した構成を示したが、これら他出力ピンバッ
ファＢU1〜ＢU3，ＢD1〜ＢD8は、上位エンコーダ１２０
および下位エンコーダ１４０を確実にドライブするため
に設けられるものであり、いわゆる負荷となる上位エン
コーダ１２０および下位エンコーダ１４０の容量などに
よっては設ける必要はない。
は、上位エンコーダ１２０および下位エンコーダ１４０
の入力側に他出力ピンバッファＢU1〜ＢU3およびＢD1〜
ＢD8を配置した構成を示したが、これら他出力ピンバッ
ファＢU1〜ＢU3，ＢD1〜ＢD8は、上位エンコーダ１２０
および下位エンコーダ１４０を確実にドライブするため
に設けられるものであり、いわゆる負荷となる上位エン
コーダ１２０および下位エンコーダ１４０の容量などに
よっては設ける必要はない。
【００９１】
【発明の効果】以上説明したように、本発明によれば、
従来必要であった反転ゲートおよび禁止ゲートが不要と
なり、変換処理の高速化を図れる。また、反転ゲートお
よび禁止ゲートが不要となることに加えて選択信号数を
削減でき、選択される上位コード数並びに選択ゲートの
入力ゲート数を削減でき、さらに、データ変化点検出回
路としての上位コンパレータ数およびスイッチングブロ
ック行数を削減できることから、チップ面積の縮小、消
費電力の削減を図れる利点がある。
従来必要であった反転ゲートおよび禁止ゲートが不要と
なり、変換処理の高速化を図れる。また、反転ゲートお
よび禁止ゲートが不要となることに加えて選択信号数を
削減でき、選択される上位コード数並びに選択ゲートの
入力ゲート数を削減でき、さらに、データ変化点検出回
路としての上位コンパレータ数およびスイッチングブロ
ック行数を削減できることから、チップ面積の縮小、消
費電力の削減を図れる利点がある。
【図１】本発明に係るＡ／Ｄ変換回路の第１の実施例を
示す回路図である。
示す回路図である。
【図２】図１の回路の上位コンパレータの各アンドゲー
トの出力と上位エンコーダの各エンコーダの出力データ
との対応関係を示す図である。
トの出力と上位エンコーダの各エンコーダの出力データ
との対応関係を示す図である。
【図３】図１の回路の下位および上位コンパレータのア
ンドゲートの出力と出力変換コードとの対応関係を示す
図である。
ンドゲートの出力と出力変換コードとの対応関係を示す
図である。
【図４】本発明に係るＡ／Ｄ変換回路の第２の実施例を
示す回路図である。
示す回路図である。
【図５】従来のＡ／Ｄ変換回路の構成例を示す回路図で
ある。
ある。
【図６】図５の回路の上位変換コードパターンを示す図
である。
である。
【図７】図５の回路の下位変換コードパターンを示す図
である。
である。
【図８】Ａ／Ｄ変換回路の量子化レベルの関係を示す図
である。
である。
１００…マトリクス回路 １１１，１１２…上位コンパレータ ＡU1〜ＡU3…上位側アンドゲート １２０…上位エンコーダ ＬＮ121 …Ｌモード用ライン ＬＮ122 …Ｒモード用ライン １３１〜１３７…下位コンパレータ ＡD1〜ＡD8…下位側アンドゲート １４０…下位エンコーダ ＬＮ141 …データライン ＬＮ142 ，ＬＮ143 …選択ライン １５０…選択ゲート Ａ1 〜Ａ4 …アンドゲート １６０…インバータ １７０…インバータ Ｒ1 〜Ｒ16…基準抵抗素子 ＯＲ1 ，ＯＲ2 …オアゲート ＥＸＯ1 ，ＥＸＯ2 …排他的論理和ゲート
Claims (7)
- 【請求項１】 ２つの基準電位間に直列に接続された複
数個の基準抵抗素子と、 マトリクス状に配列され、かつ、上位変換出力信号によ
って行毎に能動化され、上記基準抵抗素子によって分圧
した各基準電圧と被変換入力信号とを比較し、下位ビッ
トデータおよび冗長ビットデータの有無を検出する複数
のスイッチングブロックと、 上記スイッチングブロックマトリクスの少なくとも最上
行または最下行を除く、互いに隣接する行間に発生され
た基準電圧と被変換入力信号とを比較し、データの変化
点を検出する少なくとも一のデータ変化点検出回路と、 上記データ変化点検出回路の検出結果に応じてあらかじ
め設定された２モードに応じた上位ビットの変換コード
を得る上位エンコーダと、 上記各スイッチングブロックの列単位の出力を上記２モ
ードに応じた２つのグループに分割し、各分割グループ
毎に下位ビットデータおよび冗長ビットデータの有無に
応じて所定の下位変換コードを得るとともに、上記上位
エンコーダの２つの上位ビットの変換コードのうちから
いずれか一方の変換コードを選択するための選択信号を
発生する下位エンコーダと、 上記上位エンコーダから出力された２つの上位ビットの
変換コードのうちからいずれか一方の変換コードを、上
記下位エンコーダから出力された選択信号に基づいて選
択的に出力する選択ゲートとを有することを特徴とする
アナログ／ディジタル変換回路。 - 【請求項２】 上記基準抵抗素子は、上記スイッチング
ブロックのマトリクス配列に対応するように、所定の数
ずつ複数行に亘るように折り返して配置されるととも
に、最高値の基準電圧を発生する抵抗素子の行および最
低値の基準電圧を発生する抵抗素子の行が、他の抵抗素
子の行に対して所定周期ずらして配置され、 上記上位エンコーダの出力変換コード値が、各行毎の基
準電圧レベルの遷移方向に応じて設定されている請求項
１記載のアナログ／ディジタル変換回路。 - 【請求項３】 上記所定周期は半周期である請求項２記
載のアナログ／ディジタル変換回路。 - 【請求項４】 マトリクス状に配列されているスイッチ
ングブロック列が、所定列を基準に２つの列グループに
分割され、これら列グループ出力が上記下位エンコーダ
の２グループに対応するように構成され、 上記上位エンコーダの出力変換コード値は、一方のモー
ド、他方のモードの順で大小の差を持つように設定され
ている請求項１、２または３記載のアナログ／ディジタ
ル変換回路。 - 【請求項５】 上記２グループは、出力変換コードにお
ける上位ビットの切替点を基準に分割されている請求項
１、２、３または４記載のアナログ／ディジタル変換回
路。 - 【請求項６】 上記下位エンコーダは、２つの分割グル
ープに応じた２つの選択信号を発生するように構成され
ている請求項１、２、３、４または５記載のアナログ／
ディジタル変換回路。 - 【請求項７】 上記下位エンコーダは、２つの分割グル
ープのうちの一方のグループに応じた１つの選択信号を
発生するように構成されている請求項１、２、３、４ま
たは５記載のアナログ／ディジタル変換回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03576093A JP3221135B2 (ja) | 1993-02-24 | 1993-02-24 | アナログ／ディジタル変換回路 |
| US08/190,680 US5525987A (en) | 1993-02-01 | 1994-02-02 | Analog to digital converter circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03576093A JP3221135B2 (ja) | 1993-02-24 | 1993-02-24 | アナログ／ディジタル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06252766A true JPH06252766A (ja) | 1994-09-09 |
| JP3221135B2 JP3221135B2 (ja) | 2001-10-22 |
Family
ID=12450808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03576093A Expired - Fee Related JP3221135B2 (ja) | 1993-02-01 | 1993-02-24 | アナログ／ディジタル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3221135B2 (ja) |
-
1993
- 1993-02-24 JP JP03576093A patent/JP3221135B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3221135B2 (ja) | 2001-10-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |