JPH07202696A - アナログ−デジタル変換回路 - Google Patents

Abstract

(57)【要約】 【目的】 複数のＡ／Ｄコンバータを用いた比較的に簡
単な回路方式による高ビットのＡ／Ｄコンバータを提供
する。 【構成】 ２^N 個のＭビットのＡ／Ｄコンバータ１は互
いに並列に接続され、分解能に相当する１ＬＳＢが互い
に等しく設定されるとともに各比較電圧が１／２ ^N ＬＳ
Ｂずつずれるように設定されている。各Ａ／Ｄコンバー
タ１は各桁上げ設定回路２に接続され、各桁上げ設定回
路２はＡ／Ｄコンバータ１から入力したＭビットの２進
数コードを桁上げしてＭ＋Ｎビットの２進数値とし、桁
上げした各値に対して対応するＡ／Ｄコンバータ１の比
較電圧がより小さく設定された側から順に、−（２^N −
１）から２^N −１までの整数のうち予め設定した連続す
る２ ^N 個の整数を小さな順に２進数で加算する。このＭ
＋Ｎビットの２進数コードは比較回路３に出力され、そ
のうち予め設定された所定番目に大きい２進数コードが
比較回路３から出力される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はアナログ信号をデジタル
信号に変換するＡ／Ｄコンバータに係り、詳しくは複数
のＡ／Ｄコンバータを組み合わせて使用することによ
り、より高ビットなＡ／Ｄコンバータを構成するアナロ
グ−デジタル変換回路に関するものである。

【０００２】近年、デジタル技術の発展に伴い、オーデ
ィオ機器をはじめビデオ機器、計測機器等のデジタル化
が進んでおり、音質、画質等の鮮明化や計測精度の向上
等を目的として高分解能なＡ／Ｄコンバータが求められ
ている。通常、高分解能を得ようとする場合には比較的
に変換時間の短い並列比較型（フラッシュ型）Ａ／Ｄコ
ンバータや直並列比較型Ａ／Ｄコンバータ等が広く使用
されている。

【０００３】

【従来の技術】並列比較型Ａ／Ｄコンバータは例えばＮ
ビットの場合、それぞれ重みの異なった２^N −１個のコ
ンパレータをアナログ入力電圧に対して並列に配置し、
アナログ入力電圧がどのコンパレータのリファレンシャ
ル電圧と一致するかを一度に判定する。そのため、変換
速度が１０〜１００ＭＳＰＳ（サンプル／秒）と極めて
高速化が可能である。

【０００４】また、直並列比較型Ａ／Ｄコンバータは、
並列比較型Ａ／Ｄコンバータを２段組み合わせて使用す
る方式であり、直列に接続された上位ビット用のＡ／Ｄ
コンバータと下位ビット用のＡ／Ｄコンバータとにより
上位ビットと下位ビットが別々に求められる。そのた
め、直並列比較型Ａ／Ｄコンバータの場合、コンパレー
タ数はＮビットの場合で（２^N/2 −１）×２個とするこ
とができ、変換速度は１０〜３０ＭＳＰＳと並列比較型
Ａ／Ｄコンバータに比較して遅くなるもののコンパレー
タ数を大幅に低減することができ、消費電力が小さくて
済む。

【０００５】

【発明が解決しようとする課題】ところで、複数のＡ／
Ｄコンバータを用いることによりより高ビットなＡ／Ｄ
コンバータを構成することができる。例えば、複数の並
列比較型Ａ／Ｄコンバータを基準電圧に対して直列に接
続し、アナログ入力電圧を各Ａ／Ｄコンバータに並列に
入力する構成とすることにより、より高ビットなＡ／Ｄ
コンバータを構成することができる。即ち、２^N 個のＡ
／Ｄコンバータを使用することによりビット数をＮビッ
ト増やすことができ、例えば２ビットのＡ／Ｄコンバー
タを２個使用することによりビット数が１ビット高い３
ビットのＡ／Ｄコンバータを構成することができる。ま
た、直並列比較型Ａ／Ｄコンバータは、並列比較型Ａ／
Ｄコンバータを２段組み合わせて使用する方式であり、
これも複数のＡ／Ｄコンバータを使用してより高ビット
なＡ／Ｄコンバータを構成する１つの方式と見ることが
できる。

【０００６】しかし、従来知られた複数のＡ／Ｄコンバ
ータから構成されるＡ／Ｄコンバータはその回路構成が
比較的に複雑であるため、複数のＡ／Ｄコンバータを使
用して比較的に簡単な回路構成でより高ビットなＡ／Ｄ
コンバータを構成することが可能な回路方式が要望され
ていた。

【０００７】本発明の目的は複数のＡ／Ｄコンバータを
使用して比較的に簡単な新しい回路方式により高ビット
のＡ／Ｄコンバータを構成することができるアナログ−
デジタル変換回路を提供することにある。

【０００８】

【課題を解決するための手段】図１は請求項１〜３に記
載の発明の原理説明図である。少なくとも２個以上の２
^N 個のＭビットのＡ／Ｄコンバータ１は、アナログ入力
電圧Ａinを入力する。各Ａ／Ｄコンバータ１は等間隔
（１ＬＳＢ）に設定された複数の比較電圧を備え、その
複数の比較電圧とアナログ入力電圧Ａinを比較し、それ
ぞれＭビットのＡ／Ｄ変換値を出力する。各Ａ／Ｄコン
バータ１の複数の比較電圧はその１ＬＳＢの値は共に同
じ値であって、それぞれ対応する比較電圧はその１ＬＳ
Ｂの値をＡ／Ｄコンバータ１の個数２^N で割った電圧
値、即ち（１ＬＳＢの値／２^N ）ＬＳＢずつ順次ずらし
て設定されている。

【０００９】各Ａ／Ｄコンバータ１はその出力側に桁上
げ設定回路２が接続されている。各桁上げ設定回路２
は、Ｍ＋Ｎビットの設定部を有し、その設定部は上位Ｍ
ビットの２進数コードが設定される上位ビット設定部２
ａと、下位Ｎビットの２進数コードが設定される下位ビ
ット設定部２ｂから構成されている。そして、桁上げ設
定回路２は上位Ｍビットの上位ビット設定部２ａにＡ／
Ｄコンバータ１から出力されるＭビットのＡ／Ｄ変換値
を設定するとともに下位ビット設定部２ｂに「０」を設
定して桁上げを行う。

【００１０】さらに桁上げした各Ｍ＋Ｎビットの値に対
して対応するＡ／Ｄコンバータ１の比較電圧がより小さ
く設定された側から順に、−（２^N −１）から２^N −１
までの整数のうち予め設定した連続する２^N 個の整数を
小さい整数から順に２進数で加算してＭ＋Ｎビットの２
進数コードを決定する。そして、各桁上げ設定回路２毎
に決定されたＭ＋Ｎビットの２進数コードは比較回路３
に出力される。比較回路３は入力した２^N 個のＭ＋Ｎビ
ットの２進数コードを大小比較判定し、そのうち予め設
定した所定番目に大きいＭ＋Ｎビットの２進数コードを
出力する。

【００１１】また、請求項４に記載の発明では、少なく
とも２個以上の２^N 個のＭビットのＡ／Ｄコンバータ２
２〜２５は、比較電圧間隔に相当する１ＬＳＢが互いに
等しく設定されるとともに、対応する各比較電圧が前記
１ＬＳＢをＡ／Ｄコンバータ２２〜２５の個数で割った
電圧幅ずつ順次にずらして設定されている。桁上げ設定
回路３６は各Ａ／Ｄコンバータ２２〜２５のうち比較電
圧が最も大きく設定されたＡ／Ｄコンバータ２５から出
力されるＭビットの２進数コードを出力コードの上位ビ
ットに設定する。比較回路３７は各Ａ／Ｄコンバータ２
２〜２５からアナログ入力電圧値Ａinに応じて出力され
る２^N 個のＭビットの２進数コードを入力し、入力した
２種類の２進数コードを大小比較し、そのうち小さい方
の２進数コードの個数をＮビットの２進数で出力コード
の下位ビットに設定する。

【００１２】

【作用】上記構成により請求項１〜３に記載の発明によ
れば、少なくとも２個以上の２ ^N 個のＭビットのＡ／Ｄ
コンバータ１は、比較電圧間隔に相当する１ＬＳＢが互
いに等しくなるように設定され、しかも対応する各比較
電圧が前記１ＬＳＢをＡ／Ｄコンバータ１の個数で割っ
た電圧幅すなわち（１ＬＳＢの値／２^N ）ＬＳＢずつ順
次にずらして設定される。ここで、２^N 個のＡ／Ｄコン
バータ１を比較電圧が小さく設定された方から順に１番
〜２^N 番の番号を付すと、２^N 個のＡ／Ｄコンバータ１
のうち比較電圧が最も大きく設定された２^N 番目のＡ／
Ｄコンバータ１を基準にして、他の２^N −１個の各Ａ／
Ｄコンバータ１の比較電圧値は（１ＬＳＢの値／２^N ）
ＬＳＢずつ小さい側へ順次にずらして設定されている。
つまり、他の２^N −１個の各Ａ／Ｄコンバータ１により
基準にした２^N 番目のＡ／Ｄコンバータ１の１ＬＳＢが
さらにＮ個に分割されたに等しくなる。

【００１３】（１ＬＳＢの値／２^N ）ＬＳＢを新たな１
ＬＳＢと見ると、アナログ入力電圧ＡinはＭ＋Ｎビット
の２進数コードにＡ／Ｄ変換される。各Ａ／Ｄコンバー
タ１から出力されるＭビットの２進数コードは、アナロ
グ入力電圧ＡinをＭ＋Ｎビットの２進数コードにＡ／Ｄ
変換した真のデジタル値に対して、２^N 番目のＡ／Ｄコ
ンバータ１の比較電圧に対して小さくずれて設定された
各Ａ／Ｄコンバータ１の各比較電圧値のずれ分だけ常に
大きい。そして、各Ａ／Ｄコンバータ１の各比較電圧値
と対応するＭ＋Ｎビットの２進数コードを求めるために
は、各Ａ／Ｄコンバータ１から出力されるＭビットの２
進数コードを上位のＭビットに設定するとともに下位の
Ｎビットに「０」を設定する桁上げを一旦行う。そし
て、各桁上げ値に対して１番目〜２^N 番目の各Ａ／Ｄコ
ンバータ１における比較電圧値のずれ分に相当する−
（２^N −１）〜０までの値を２進数で順次に加算すれば
よい。各Ａ／Ｄコンバータ１から出力されるＭビットの
２進数コードは、各Ａ／Ｄコンバータ１においてアナロ
グ入力電圧Ａinより小さな比較電圧のうち１番大きな比
較電圧と対応する２進数コードが出力される。

【００１４】ここで、各Ａ／Ｄコンバータ１に入力され
たアナログ入力電圧Ａinが、Ｋ番目のＡ／Ｄコンバータ
１の比較電圧と、Ｋ＋１番目のＡ／Ｄコンバータ１の比
較電圧との間にある場合を考える。この場合には、１番
目〜Ｋ番目のＡ／Ｄコンバータ１の対応する各比較電圧
がアナログ入力電圧Ａinより小さく、Ｋ＋１番目〜２ ^N
番目のＡ／Ｄコンバータ１の対応する比較電圧はアナロ
グ入力電圧Ａinより大きい。その結果、１番目〜Ｋ番目
のＡ／Ｄコンバータ１から出力されるＭビットの２進数
コードは、Ｋ＋１番目〜２^N 番目のＡ／Ｄコンバータ１
から出力されるＭビットの２進数コードよりも「１」大
きくなる。即ち、Ｍ＋Ｎビットに桁上げ後の２進数で考
えると、１番目〜Ｋ番目のＡ／Ｄコンバータ１からの出
力から決まる２進数値は、Ｋ＋１番目〜２^N 番目のＡ／
Ｄコンバータ１からの出力から決まる２進数値よりも
「２^N 」だけ大きい。そして、１番目から２^N 番目のＡ
／Ｄコンバータ１から出力されたＭビットの２進数コー
ドを桁上げしたＭ＋Ｎビットの桁上げ値に対して順次に
−（２^N −１）から０までの値を２進数で加算する。こ
うして求められたＭ＋Ｎビットの２進数コードは、１番
目からＫ番目の各Ａ／Ｄコンバータ１からの出力に基づ
く桁上げ値、例えば「Ａ」に対して、−（２^N−１）か
ら−（２^N −Ｋ）までの値を順次に加算した値を２進数
で表した値となる。また、Ｋ＋１番目から２^N 番目のＡ
／Ｄコンバータ１からの出力に基づく桁上げ値「Ａ−２
^N 」に対して、−（２^N −Ｋ−１）から０までの値を順
次に加算した値を２進数で表した値となる。こうして決
定された２^N 個のＭ＋Ｎビットの２進数コードのうち、
アナログ入力電圧ＡinがＡ／Ｄ変換された後のデジタル
値を表すＫ番目のＡ／Ｄコンバータ１からの出力により
決定される２進数コードは、常に最大値となる。

【００１５】よって、各桁上げ設定回路２に対してまず
１番目から２^N 番目の各Ａ／Ｄコンバータ１から出力さ
れるＭビットの２進数コードを上位ビット設定部２ａに
設定するとともに、下位ビット設定部２ｂにＮビットを
「０」に設定する桁上げを行わせる。そして、各桁上げ
値に対して、対応するＡ／Ｄコンバータの比較電圧に応
じて各桁上げ設定回路２と対応するＡ／Ｄコンバータ１
の各比較電圧値が相対的に小さい側から順に、−（２^N
−１）から０までを２進数値で小さい値から順に２進数
で加算してＭ＋Ｎビットの２進数コードを決定する補正
を行う。そして、こうして得られたＭ＋Ｎビットの２進
数コードを比較回路３にて大小比較し、そのうちの最大
値を比較回路３から出力させることにより、アナログ入
力電圧Ａinは１／２^N ＬＳＢの分解能でＭ＋Ｎビットの
２進数コードにＡ／Ｄ変換される。

【００１６】また、上記作用説明において、桁上げ後の
Ｍ＋Ｎビットの２進数値に対して−（２^N −１）〜０ま
での２進数値を順次に加算する補正を行う代わりに、１
＜Ｂ≦２^N の範囲にある自然数Ｂに対して−（２^N −
Ｂ）〜Ｂ−１までを順次に加算する構成とすれば、各桁
上げ設定回路２から出力されるＭ＋Ｎビットの２進数コ
ードのうちＢ番目に大きい２進数コードを比較回路３に
て判定して出力する構成とすればよい。例えば、Ｂ＝２
^N とすれば、０〜２^N −１までを桁上げ後のＭ＋Ｎビッ
トの２進数値に対して順次に２進数値で加算する補正を
行い、各桁上げ設定回路から出力されるＭ＋Ｎビットの
２進数コードのうち２^N 番目すなわち最小値がアナログ
入力電圧に対する真のデジタル値となる。その結果、Ｂ
＝２^N とした場合には、比較回路３を各桁上げ設定回路
２から入力したＭ＋Ｎ）ビットの２進数コードのうち最
小値を出力させる構成とすればよい。

【００１７】一方、請求項４に記載の発明によれば、少
なくとも２個以上の２^N 個のＭビットのＡ／Ｄコンバー
タは、比較電圧間隔に相当する１ＬＳＢが互いに等しく
設定されるとともに、対応する各比較電圧が前記１ＬＳ
ＢをＡ／Ｄコンバータの個数で割った電圧幅すなわち１
／２^N ＬＳＢずつ順次にずらして設定されている。ここ
で、各Ａ／Ｄコンバータに設定された比較電圧が小さい
側から順に１〜２^N 番の番号を付すと、比較電圧が最も
大きく設定されたＡ／Ｄコンバータすなわち２ ^N 番目の
Ａ／Ｄコンバータから出力されるＭビットの２進数コー
ドは、Ｍ＋Ｎビットの出力コードの上位ビットに設定さ
れる。この上位ビットに設定された２進数コードはアナ
ログ入力電圧がＡ／Ｄ変換された上位のＭビットに一致
する。また、各Ａ／Ｄコンバータから出力されたＭビッ
トの２進数コードは比較回路に入力され、比較回路では
入力した２種類の２^N 個の２進数コードが大小比較さ
れ、そのうち大きい方の２進数コードの個数がＮビット
の２進数で出力コードの下位ビットに出力される。

【００１８】比較電圧が最も大きく設定された２^N 番目
のＡ／Ｄコンバータにおける１ＬＳＢは、他の２^N −１
個のＡ／Ｄコンバータの比較電圧によりさらに１／２^N
ＬＳＢずつに分解される。そして、２^N 番目のＡ／Ｄコ
ンバータから出力されるＭビットの２進数コードは、ア
ナログ入力電圧を１ＬＳＢの分解能でＡ／Ｄ変換された
際の２進数コードであり、１／２^N ＬＳＢを新たな分解
能と考えた場合にはＭ＋Ｎビットの出力コードの上位ビ
ットとなっている。ここで、出力コードの下位ビットに
設定される２進数コードを考えるに当たり、アナログ入
力電圧がＫ番目のＡ／Ｄコンバータの比較電圧とＫ＋１
番目のＡ／Ｄコンバータの比較電圧との間にある場合を
考える。この場合、１番目〜Ｋ番目のＡ／Ｄコンバータ
から出力されるＭビットの２進数コードは全て同じ数値
であり、Ｋ＋１番目〜２^N 番目のＡ／Ｄコンバータから
出力されるＭビットの２進数コードも全て同じ数値であ
り、その数値は前者の方が後者よりも「１」大きい。そ
して、この場合は下位ビットに設定される２進数コード
は、「Ｋ」の２進数に等しい。よって、比較回路にて入
力したＭビットの２進数コードのうち「Ｋ」と一致する
大きい方の２進数コードの個数が２進数で出力コードの
下位ビットに設定されることにより、その下位ビットに
設定された２進数コードはアナログ入力電圧がＡ／Ｄ変
換された際の下位のＮビットに一致する。従って、請求
項４に記載の発明に示す新たな方式によりアナログ入力
電圧はＭ＋Ｎビットの２進数コードにＡ／Ｄ変換され
る。

【００１９】

【実施例】

（第１実施例）以下、本発明を具体化した第１実施例を
図２及び図３に従って説明する。

【００２０】図２に示すように、本実施例のＡ／Ｄコン
バータ１６は２個の２ビットの並列比較型Ａ／Ｄコンバ
ータ１７，１８がアナログ入力電圧Ａinに対して並列に
接続されて構成されている。各Ａ／Ｄコンバータ１７，
１８はそれぞれ３個のコンパレータ（図示せず）を備え
ている。各Ａ／Ｄコンバータ１７，１８の３つの比較電
圧はその１ＬＳＢが共に２Ｖ（ボルト）に設定され、そ
れぞれ対応する比較電圧はその１ＬＳＢをＡ／Ｄコンバ
ータ１６を構成しているＡ／Ｄコンバータ数Ｋ（Ｋ＝
２）で割った電圧値１Ｖ（０．５ＬＳＢ）ずつ順次にず
らして設定されている。この比較電圧のずれ「１Ｖ」が
Ａ／Ｄコンバータ１６の分解能となる。

【００２１】即ち、各Ａ／Ｄコンバータ１７，１８の３
個のコンパレータの比較電圧は、Ａ／Ｄコンバータ１７
でそれぞれ１，３，５Ｖに設定され、Ａ／Ｄコンバータ
１８でそれぞれ２，４，６Ｖに設定されている。各コン
パレータは基準電圧発生回路と直列に接続され、複数の
基準抵抗（いずれも図示せず）を介することにより所定
の比較電圧に設定される。尚、アナログ入力電圧Ａinは
各Ａ／Ｄコンバータ１７，１８に入力される。

【００２２】各Ａ／Ｄコンバータ１７，１８の出力側
は、それぞれ桁上げ設定回路１９，２０に接続されてい
る。各桁上げ設定回路１９，２０には３ビットのコード
設定部１９ａ，２０ｂが設定されている。桁上げ設定回
路１９のコード設定部１９ａのうち下位１ビットには
「０」が、桁上げ設定回路２０のコード設定部２０ａの
うち下位１ビットには「１」が予め設定されている。そ
して、各Ａ／Ｄコンバータ１７，１８からの２ビットの
出力がコード設定部１９ａ，２０ｂの上位２ビットに設
定されるようになっている。

【００２３】コード設定部１９ａ，２０ｂに下位として
設定されるビット数は、Ａ／Ｄコンバータ１６を構成し
ているＡ／Ｄコンバータ数Ｋにより決まり、そのＡ／Ｄ
コンバータ数Ｋが２^N 個の場合にＮビットとされる。本
実施例ではＡ／Ｄコンバータ１６が２個のＡ／Ｄコンバ
ータ１７，１８から構成されているので、Ｋ＝２であり
Ｎ＝１となることから下位のビット数が１ビットに設定
されている。

【００２４】各桁上げ設定回路１９，２０はその出力側
が比較回路２１に接続されている。比較回路２１では各
桁上げ設定回路１９，２０から入力された各３ビットの
２進数値が大小比較され、そのうち最小値が出力される
ように設定されている。この３ビットの２進数値の大小
比較は公知の方法により行われる。尚、本実施例ではア
ナログ入力電圧は０〜７Ｖの電圧範囲にある。

【００２５】次に前記のように構成されたＡ／Ｄコンバ
ータ１６の作用を説明する。Ａ／Ｄコンバータ１６が作
動時には、予め基準電圧発生回路が駆動され、各Ａ／Ｄ
コンバータ１７，１８を構成する各コンパレータは所定
比較電圧が印加された状態にある。この状態にあるＡ／
Ｄコンバータ１６に電圧範囲０〜７Ｖのアナログ入力電
圧Ａinが入力される。

【００２６】即ち、アナログ入力電圧Ａinは各Ａ／Ｄコ
ンバータ１７，１８に入力される。各Ａ／Ｄコンバータ
１７，１８は３つの比較電圧とアナログ入力電圧Ａinを
比較する。そして、アナログ入力電圧Ａinが比較電圧よ
り小さい場合には「０」を、アナログ入力電圧Ａinが比
較電圧より大きい場合には「１」をそれぞれ出力する。
こうして各コンパレータからの出力に基づき各Ａ／Ｄコ
ンバータ１７，１８では２ビットの２進数コードが決ま
り、これら２ビットの２進数コードは各桁上げ設定回路
１９，２０に出力される。各桁上げ設定回路１９，２０
に入力された２進数コードはコード設定部１９ａ，２０
ａの上位２ビットに設定される。こうして桁上げ設定回
路１９ではＡ／Ｄコンバータ１７から入力した上位２ビ
ットと予め「０」に設定された下位１ビットとにより３
ビットの２進数値が決まり、桁上げ設定回路２０ではＡ
／Ｄコンバータ１８から入力した上位２ビットと予め
「１」に設定された下位１ビットとにより３ビットの２
進数値が決まる。こうして決まった各３ビットの２進数
値は、各桁上げ設定回路１９，２０から比較回路２１に
出力される。比較回路２１では各桁上げ設定回路１９，
２０から入力した各３ビットの２進数値の大小が比較さ
れ、そのうち値の小さい方が当該アナログ入力電圧Ａin
のデジタル値として出力される。

【００２７】例えば、アナログ入力電圧Ａinとして２．
５Ｖ（図３の破線）が入力された場合を考えると、図３
に示すように各Ａ／Ｄコンバータ１７，１８から出力さ
れる２進数コードは、それぞれ「０１」、「０１」とな
る。これらの２進数コードは各桁上げ設定回路１９，２
０に入力され、各桁上げ設定回路１９，２０のコード設
定部１９ａ，２０ａのうち上位２ビットに設定される。
また、各コード設定部１９ａ，２０ａの下位１ビットに
は、それぞれ「０」、「１」の２進数値が予め設定され
ている。そして、各コード設定部１９ａ，２０ａにそれ
ぞれ設定された３ビットの２進数値「０１０」、「０１
１」が各桁上げ設定回路１９，２０から比較回路２１に
出力される。比較回路２１では入力された２つの３ビッ
トの２進数値「０１０」、「０１１」が大小比較され、
そのうち小さい方の２進数値「０１０」が出力される。
ここで、比較回路２１から出力された３ビットの２進数
値「０１０」は、１０進数の「２」に相当し、アナログ
入力電圧Ａin＝２．５Ｖは３ビットの２進数コードにデ
ジタル化されている。

【００２８】こうして各Ａ／Ｄコンバータ１７，１８に
入力されたアナログ入力電圧Ａinはデジタル化されて３
ビットの２進数コードとして比較回路２１から出力され
る。そして、本実施例では０〜７Ｖの電圧範囲にあるア
ナログ入力電圧Ａinが分解能１Ｖでデジタル化される。

【００２９】以上詳述したように、本実施例における３
ビットのＡ／Ｄコンバータ１６は２個の２ビットのＡ／
Ｄコンバータ１７，１８と、桁上げ設定回路１９，２０
と、比較回路２１とから構成される。従来、複数のＡ／
Ｄコンバータ１７，１８を使用して、このように比較的
に簡単な回路方式により構成されるＡ／Ｄコンバータ１
６はなく、本実施例により複数のＡ／Ｄコンバータを用
いることにより新しい回路方式で高ビットのＡ／Ｄコン
バータを提供することができる。

【００３０】本実施例の場合、Ａ／Ｄコンバータ１７，
１８に備えられたコンパレータ数は計６個である。そし
て、本実施例では３ビットの２進数コード８種類のうち
「０００」〜「１１０」の７種類が出力される。即ち、
本実施例の方式によると、ｎ種類の出力を得るためにｎ
−１個のコンパレータが必要となる。一方、並列比較型
Ａ／Ｄコンバータの場合、Ｎビットすなわち２^N 種類の
出力を得るためには、２^N −１個のコンパレータが必要
となる。よって、同等の分解能を得ようとした場合に必
要となるコンパレータ数は同じであり、その消費電力は
ほとんど変わらない。しかし、所望する分解能がＮビッ
トの２進数コードを全て使用する必要がない場合、例え
ば必要となる２進数コード数が２^{N -1}個以上で２^N −Ｎ
個以下で足りる場合がある。その場合には従来ではＮビ
ットのＡ／Ｄコンバータを使用して２^N −１個のコンパ
レータが必要となる。しかし、そのような場合でも本実
施例の方式によればコンパレータ数が２^N −Ｎ個で済む
ため、Ｎ−１個分のコンパレータが少なくて済む。そし
て、その分だけこれまでの並列比較型Ａ／Ｄコンバータ
に比較して消費電力を低減させることができる。また、
本実施例のＡ／Ｄコンバータ１６では、各Ａ／Ｄコンバ
ータ１７，１８を並列比較型Ａ／Ｄコンバータにより構
成したので、従来からある１個の３ビットの並列比較型
Ａ／Ｄコンバータと同等のＡ／Ｄ変換時間を達成するこ
とができる。 （第２実施例）次に、第２実施例を図４及び図５に従っ
て説明する。本実施例は複数の２ビットのＡ／Ｄコンバ
ータにより４ビットのＡ／Ｄコンバータ１６を構成す
る。

【００３１】図４に示すように、本実施例のＡ／Ｄコン
バータ１６は４個の２ビットの並列比較型Ａ／Ｄコンバ
ータ２２〜２５がアナログ入力電圧Ａinに対して並列に
接続されて構成されている。各Ａ／Ｄコンバータ２２〜
２５はそれぞれ３個のコンパレータ（図示せず）を備え
ている。各Ａ／Ｄコンバータ２２〜２５の比較電圧はそ
の１ＬＳＢの値は共に同じ４Ｖ（ボルト）に設定され、
各Ａ／Ｄコンバータ２２〜２５間では対応する比較電圧
が１Ｖ（０．２５ＬＳＢ）ずつずらして設定されてい
る。

【００３２】即ち、Ａ／Ｄコンバータ２２の３個のコン
パレータの比較電圧はそれぞれ１、５、９Ｖに設定さ
れ、以下Ａ／Ｄコンバータ２３では２、６、１０Ｖ、Ａ
／Ｄコンバータ２４では３、７、１１Ｖ、さらにＡ／Ｄ
コンバータ２５では４、８、１２Ｖに各比較電圧が設定
されている。各コンパレータは基準電圧発生回路と直列
に接続され、基準抵抗（図示せず）を介することにより
所定の比較電圧に設定されている。

【００３３】各Ａ／Ｄコンバータ２２〜２５はその出力
側がそれぞれ桁上げ設定回路２６〜２９に接続されてい
る。各桁上げ設定回路２６〜２９には４ビットのコード
設定部２６ａ〜２９ａが設定されている。各コード設定
部２６ａ〜２９ａには上位２ビットに各Ａ／Ｄコンバー
タ２２〜２５から入力した２ビットの２進数コードが設
定され、下位２ビットにはそれぞれ「００」、「０
１」、「１０」、「１１」が予め設定されている。即
ち、桁上げ設定回路２６〜２９は各Ａ／Ｄコンバータ２
２〜２５から出力された２ビットの２進数コードを上位
２ビットに桁上げするとともに、下位２ビットに２進数
値「００」、「０１」、「１０」、「１１」を設定して
４ビットの２進数コードとして出力する機能を有してい
る。桁上げ設定回路２６〜２９の各コード設定部２６ａ
〜２９ａの下位２ビットに予め設定された２進数値は、
各Ａ／Ｄコンバータ２２〜２５を構成するコンパレータ
の比較電圧が小さく設定された方から順に２ビットの２
進数のうち小さい方から順に設定される。また、桁上げ
設定回路２６〜２９に設定された下位のビット数は、前
記第１実施例と同様にＡ／Ｄコンバータ１６を構成する
Ａ／Ｄコンバータ２２〜２５の個数Ｋにより決まり、そ
の個数Ｋが２^N 個の場合にＮビットとされる。本実施例
ではＫ＝＝４でありＮ＝２となることから下位のビット
数が２ビットに設定されている。

【００３４】各桁上げ設定回路２６〜２９はその出力側
が比較回路３０に接続されている。比較回路３０は各桁
上げ設定回路２６〜２９から入力された４つの４ビット
の２進数値を大小比較し、そのうち最小値を出力するよ
うに設定されている。尚、本実施例ではアナログ入力電
圧Ａinは電圧範囲０〜１３Ｖにあり、Ａ／Ｄコンバータ
１６による分解能は１Ｖとされる。

【００３５】次に前記のように構成されたＡ／Ｄコンバ
ータ１６の作用を説明する。Ａ／Ｄコンバータ１６が作
動される際には、予め基準電圧発生回路が駆動され、各
Ａ／Ｄコンバータ２２〜２５を構成する各コンパレータ
は所定の比較電圧が印加された状態とされる。この状態
からＡ／Ｄコンバータ１６に０〜１３Ｖの電圧範囲でア
ナログ入力電圧Ａinが入力される。即ち、アナログ入力
電圧Ａinは各Ａ／Ｄコンバータ２２〜２５に並列に入力
され、各Ａ／Ｄコンバータ２２〜２５毎に並列に接続さ
れた各コンパレータにアナログ入力電圧Ａinが入力され
る。そして、各コンパレータからの出力に基づき各Ａ／
Ｄコンバータ２２〜２５から２ビットの２進数コードが
各桁上げ設定回路２６〜２９に出力される。

【００３６】各桁上げ設定回路２６〜２９では入力した
２進数コードがそれぞれのコード設定部２６ａ〜２９ａ
の上位２ビットに設定され、コード設定部２６ａ〜２９
ａの下位２ビットに予め設定された「００」、「０
１」、「１０」、「１１」とにより４ビットの２進数値
が設定される。こうして各桁上げ設定回路２６〜２９の
コード設定部２６ａ〜２９ａに設定された各４ビットの
２進数値は比較回路３０に出力される。比較回路３０で
は入力した４ビットの２進数値が大小比較され、そのう
ちの最小値が当該アナログ入力電圧Ａinの４ビットのデ
ジタル値として出力される。

【００３７】例えば、アナログ入力電圧Ａinとして７．
５Ｖが入力された場合を考えると、図５に示すように各
Ａ／Ｄコンバータ２２〜２５から出力される２進数コー
ドは、それぞれ「１０」、「１０」、「１０」、「０
１」となる。これらの２進数コードは各桁上げ設定回路
２６〜２９に入力され、各コード設定部２６ａ〜２９ａ
の上位２ビットに設定される。そして、各コード設定部
２６ａ〜２９ａの下位２ビットに予め設定された２進数
値「００」、「０１」、「１０」、「１１」とにより４
ビットの２進数値「１０００」、「１００１」、「１０
１０」、「０１１１」が設定される。こうして各コード
設定部２６ａ〜２９ａに設定された４ビットの２進数値
は各桁上げ設定回路２６〜２９から比較回路３０に出力
される。比較回路３０では入力した４つの４ビットの２
進数値が大小比較され、「１０００」、「１００１」、
「１０１０」、「０１１１」のうち最小値すなわち「０
１１１」が出力される。ここで、比較回路３０から出力
された４ビットの２進数値「０１１１」は、１０進数の
「７」に相当し、確かにアナログ入力電圧Ａin＝７．５
Ｖは４ビットの２進数コードにデジタル化されている。

【００３８】こうして各Ａ／Ｄコンバータ２２〜２５に
入力されたアナログ入力電圧Ａinはデジタル化されて４
ビットの２進数コードとして比較回路３０から出力され
る。そして、本実施例では０〜１３Ｖの電圧範囲にある
アナログ入力電圧Ａinが分解能１Ｖでデジタル化され
る。

【００３９】よって、本発明の方式により４個の２ビッ
トの並列比較型Ａ／Ｄコンバータ２２〜２５と、桁上げ
設定回路２６〜２９と、比較回路３０とから４ビットの
Ａ／Ｄコンバータ１６を構成することができる。また、
本実施例のＡ／Ｄコンバータ１６では、各Ａ／Ｄコンバ
ータ２２〜２５を並列比較型Ａ／Ｄコンバータにより構
成したので、従来からある１個の４ビットの並列比較型
Ａ／Ｄコンバータと同等のＡ／Ｄ変換時間を達成するこ
とができる。その他、前記第１実施例と同様の効果を得
ることができる。 （第３実施例）次に、第３実施例を図６及び図７に従っ
て説明する。本実施例では、桁上げ設定回路２６〜２９
及び比較回路３０の処理内容が前記第２実施例と異なっ
ている。尚、本実施例において前記第２実施例と同一の
部分は説明を省略し、特に異なった点についてのみ説明
する。

【００４０】図７に示すように、Ａ／Ｄコンバータ１６
を構成する４個の２ビットの並列比較型Ａ／Ｄコンバー
タ２２〜２５は前記第１実施例と同様に構成され、各Ａ
／Ｄコンバータ２２〜２５は１ＬＳＢが４Ｖとなるよう
に３個のコンパレータの比較電圧が設定されている。各
Ａ／Ｄコンバータ２２〜２５において対応する比較電圧
は前記第１実施例と同様にＡ／Ｄコンバータ２２〜２５
毎に１Ｖずつずらして設定されている。

【００４１】各Ａ／Ｄコンバータ２２〜２５はその出力
側がそれぞれ桁上げ設定回路３１〜３４と接続されてい
る。各桁上げ設定回路３１〜３４には上位２ビット及び
下位２ビットの計４ビットのコード設定部３１ａ〜３４
ａが設定されている。各桁上げ設定回路３１〜３４は各
Ａ／Ｄコンバータ２２〜２５から入力される２ビットの
２進数コードをコード設定部３１ａ〜３４ａの上位２ビ
ットに設定するとともに、下位ビットに「００」を設定
することにより４ビットの２進数値に桁上げする。

【００４２】そして、桁上げされた４ビットの２進数値
から桁上げ設定回路３１〜３４毎に予め設定された２進
数値を減算する機能を有する。減算される２進数値は各
桁上げ設定回路３１〜３４毎にそれぞれ「１１」、「１
０」、「０１」、「００」に設定されている。例えば桁
上げ設定回路３１のコード設定部３１ａの上位２ビット
に「１０」が設定された場合には、桁上げされた「１０
００」から「００１１」が減算されて「０１０１」が出
力される。また、前記第１実施例と同様に、桁上げ設定
回路３１〜３４に設定された下位のビット数は、Ａ／Ｄ
コンバータ２２〜２５の個数Ｋが２^N 個の場合にＮビッ
トとされ、本実施例では２ビットに設定されている。

【００４３】各桁上げ設定回路３１〜３４の出力側は、
比較回路３５に接続されている。比較回路３５は各桁上
げ設定回路３１〜３４から入力した各４ビットの２進数
値を大小比較し、そのうち最大値を出力するように設定
されている。

【００４４】次に前記のように構成されたＡ／Ｄコンバ
ータ１６の作用を説明する。アナログ入力電圧Ａinが０
〜１３Ｖの電圧範囲で各Ａ／Ｄコンバータ２２〜２５に
共通に入力されると、各Ａ／Ｄコンバータ２２〜２５か
らは２ビットの２進数コードが各桁上げ設定回路３１〜
３４に出力される。各桁上げ設定回路３１〜３４に入力
された２ビットの２進数コードは各コード設定部３１ａ
〜３４ａの上位２ビットに設定される。そして、下位２
ビットに設定される「００」とにより４ビットの２進数
値に桁上げされる。この桁上げされた４ビットの２進数
値から桁上げ設定回路３１〜３４毎に予め設定された２
桁の２進数値「１１」、「１０」、「０１」、「００」
が減算され、その減算後の４ビットの２進数値が比較回
路３５に出力される。比較回路３５では入力した４種類
の４ビットの２進数値が大小比較され、そのうち最大値
が当該アナログ入力電圧Ａinのデジタル値として出力さ
れる。

【００４５】例えば、アナログ入力電圧Ａinとして７．
５Ｖが入力された場合を考えると、図６に示すように各
Ａ／Ｄコンバータ２２〜２５から出力される２進数コー
ドは、それぞれ「１０」、「１０」、「１０」、「０
１」となる。これらの２進数コードは各桁上げ設定回路
３１〜３４に入力され、各桁上げ設定回路３１〜３４の
コード設定部３１ａ〜３４ａの上位２ビットに設定され
る。そして、各コード設定部３１ａ〜３４ａの下位２ビ
ットに設定される「００」とにより各桁上げ設定回路３
１〜３４に入力された２ビットの２進数コードは４ビッ
トの２進数値「１０００」、「１０００」、「１００
０」、「０１００」に桁上げされる。そして、桁上げさ
れた各４ビットの２進数値から桁上げ設定回路３１〜３
４毎に予め設定された２桁の２進数値「１１」、「１
０」、「０１」、「００」がそれぞれ減算され、各桁上
げ設定回路３１〜３４からそれぞれ「０１０１」、「０
１１０」、「０１１１」、「０１００」の４ビットの２
進数値が比較回路３５に出力される。比較回路３５では
入力した４つの４ビットの２進数値が大小比較され、そ
のうちの最大値すなわち「０１１１」が当該アナログ入
力電圧Ａinのデジタル化された４ビットの２進数コード
として出力される。

【００４６】こうしてアナログ入力電圧Ａinは各Ａ／Ｄ
コンバータ２２〜２５から入力され、各桁上げ設定回路
３１〜３４及び比較回路３５を介して４ビットの２進数
コードに変換されたデジタル信号として出力される。従
って、本実施例の構成によっても、前記第２実施例と同
様に４個のＡ／Ｄコンバータ２２〜２５を使用すること
により比較的に簡単な全く新しい回路方式により４ビッ
トのＡ／Ｄコンバータ１６を提供することができる。そ
の他、前記各実施例と同様の効果を得る。 （第４実施例）次に、第４実施例を図８に従って説明す
る。本実施例ではＡ／Ｄコンバータ２２〜２５から出力
される２ビットの２進数コードを先に大小比較する点が
前記各実施例と大きく異なっている。尚、本実施例にお
いて前記第２，第３実施例と同一の部分は説明を省略
し、特に異なった点についてのみ説明する。図８に示す
ように、Ａ／Ｄコンバータ１６を構成する４個の２ビッ
トの各Ａ／Ｄコンバータ２２〜２５は、前記第１，第２
実施例と同様に構成されている。比較電圧が最も大きく
設定されたＡ／Ｄコンバータ２５から出力される２ビッ
トの２進数コードを桁上げ設定回路３６と接続され、桁
上げ設定回路３６はＡ／Ｄコンバータ２５から入力した
２ビットの２進数コードを、アナログ入力電圧ＡinをＡ
／Ｄ変換したデジタル値が出力される４ビットの出力コ
ードのうち上位２ビットに出力するように設定されてい
る。また、各Ａ／Ｄコンバータ２２〜２５は比較回路３
７と接続されている。比較回路３７は各Ａ／Ｄコンバー
タ２２〜２５から入力される２種類の２ビットの２進数
コードを大小比較し、大きい方の２進数コードの個数を
２進数で４ビットの出力コードのうち下位２ビットに出
力するように設定されている。比較回路３７は排他的論
理和ゲート回路（ＥｘＯＲ回路）から構成され、各Ａ／
Ｄコンバータ２２〜２５から出力される２ビットの２進
数コードのうち下位１ビットをそれぞれ排他的論理和す
るように構成されている。尚、比較回路３７に入力され
た２ビット２進数コードが全て同じ値の場合には、その
数値が出力される。

【００４７】例えばアナログ入力電圧Ａinが７．５Ｖの
ときには、各Ａ／Ｄコンバータ２２〜２５からそれぞれ
「１０」、「１０」、「１０」、「０１」が出力され
る。そして、４ビットの出力コードの上位２ビットに
は、Ａ／Ｄコンバータ２５から出力された「０１」が設
定される。また、比較回路３７では各Ａ／Ｄコンバータ
２２〜２５から入力した２種類の２ビットの２進数コー
ドが大小比較され、そのうちの大きい方の個数が２進数
で出力コードの下位２ビットに出力される。即ち、入力
した２進数コードは「１０」、「０１」で、そのうち大
きい方すなわち「１０」の個数は３個であるので、
「３」の２進数「１１」が出力コードに設定される。こ
うして７．５Ｖのアナログ入力電圧Ａinに対して「０１
１１」が出力される。こうして得られた４ビットの２進
数コードはアナログ入力電圧Ａinのデジタル化された値
と一致する。

【００４８】従って、本実施例によれば４個のＡ／Ｄコ
ンバータ２２〜２５、桁上げ設定回路３６及び比較回路
３７とにより前記第２及び第３実施例と異なる回路構成
で、全く新しい回路方式の４ビットのＡ／Ｄコンバータ
１６を提供することができる。

【００４９】尚、本発明は上記実施例に限定されるもの
ではなく、発明の趣旨を逸脱しない範囲で例えば次のよ
うに変更することができる。 （１）上記各実施例において比較回路２１，３０，３
５，３７における判定方法は適宜な方法に変更すること
ができる。例えば第３実施例において、桁上げ設定回路
３１〜３４に各Ａ／Ｄコンバータ２２〜２５からの入力
値を上位２ビットに設定するとともに下位２ビットに
「００」を設定して４ビットの２進数値を設定する。そ
して、桁上げ設定回路３１〜３３に対しては桁上げされ
た４ビットの２進数値から２桁の２進数値「１０」、
「０１」、「００」をそれぞれ減算し、桁上げ設定回路
３４に対しては桁上げされた４ビットの２進数値に２桁
の２進数値「０１」を加算する。そして、比較回路３５
にこれらの４つの４ビットの２進数値のうち２番目に大
きな２進数値を判定させて出力させる構成としてもよ
い。さらにこの方法を４個以外の２^N 個のＡ／Ｄコンバ
ータを備えたＡ／Ｄコンバータ１６に適用してもよい。

【００５０】（２）上記各実施例ではＡ／Ｄコンバータ
１６を構成する各Ａ／Ｄコンバータを２ビットとした
が、２ビットに限定されず適宜なビット数の複数のＡ／
ＤコンバータによりＡ／Ｄコンバータ１６を構成しても
よい。例えば、Ａ／Ｄコンバータ数が同じならば、３ビ
ットや４ビットとすることにより２ビットのときに比較
して高分解能とすることができ、それぞれ２ビットのと
きに比較して７／３倍、５倍の高分解能を実現すること
ができる。

【００５１】（３）上記各実施例ではＡ／Ｄコンバータ
１６を並列比較型Ａ／Ｄコンバータにより構成したが、
並列比較型Ａ／Ｄコンバータに限定されない。たとえ
ば、直並列型Ａ／ＤコンバータによりＡ／Ｄコンバータ
１６を構成してもよい。この場合、Ａ／Ｄ変換速度が遅
くなるが、消費電力は低減される。

【００５２】（４）アナログ入力電圧Ａinの電圧範囲は
適宜に設定することができる。また、分解能は１Ｖに限
定されず、適宜な値に設定してもよい。 （５）Ａ／Ｄコンバータ１６を構成するＡ／Ｄコンバー
タの個数は２個や４個に限定されない。例えば８個、１
６個、３２個等のように２個や４個以外の２^N個のＡ／
ＤコンバータによりＡ／Ｄコンバータ１６を構成しても
よい。例えばＡ／Ｄコンバータ１６を８個のＡ／Ｄコン
バータで構成する場合には、桁上げ設定回路において下
位ビットに３ビットの２進数値が設定される。

【００５３】

【発明の効果】以上詳述したように請求項１〜請求項４
に記載の発明によれば、複数のＡ／Ｄコンバータを使用
して比較的に簡単な新しい回路方式により高ビットのＡ
／Ｄコンバータを構成することができるという優れた効
果を奏する。また、請求項５に記載の発明によれば、複
数のＡ／Ｄコンバータを並列比較型Ａ／Ｄコンバータと
したので、高速変換が可能となるという優れた効果を奏
する。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明を具体化した第１実施例のＡ／Ｄコンバ
ータを示す回路図である。

【図３】Ａ／Ｄコンバータ及び桁上げ設定回路からの出
力を示すグラフである。

【図４】第２実施例のＡ／Ｄコンバータを示す回路図で
ある。

【図５】Ａ／Ｄコンバータ及び桁上げ設定回路からの出
力を示すグラフである。

【図６】第３実施例のＡ／Ｄコンバータ及び桁上げ設定
回路からの出力を示すグラフである。

【図７】Ａ／Ｄコンバータを示す回路図である。

【図８】第４実施例のＡ／Ｄコンバータを示す回路図で
ある。

【符号の説明】

１，１６〜１８，２２〜２５ Ａ／Ｄコンバータ ２，１９，２０，２６〜２９，３１〜３４，３６ 桁上
げ設定回路 ２ａ 上位ビット設定部 ２ｂ 下位ビット設定部 ３，２１，３０，３５，３７ 比較回路 １９ａ，２０ａ，２６ａ〜２９ａ，３１ａ〜３４ａ 上
位ビット設定部及び下位ビット設定部としてのコード設
定部 Ａin アナログ入力電圧

Claims (5)

【特許請求の範囲】
1. 【請求項１】 比較電圧間隔に相当する１ＬＳＢが互い
   に等しく設定されるとともに、対応する各比較電圧が前
   記１ＬＳＢをＡ／Ｄコンバータ（１）の個数で割った電
   圧幅ずつ順次にずらして設定された少なくとも２個以上
   の２^N 個のＭビットのＡ／Ｄコンバータ（１）と、 前記各Ａ／Ｄコンバータ（１）の出力側とそれぞれ接続
   されるとともに、前記各Ａ／Ｄコンバータ（１）により
   アナログ入力電圧（Ａin）がＡ／Ｄ変換されたＭビット
   の２進数コードを設定する上位ビット設定部（２ａ）
   と、Ｎビットの「０」が設定される下位ビット設定部
   （２ｂ）とにより新たに設定される（Ｍ＋Ｎ）ビットの
   ２進数コードに対して、対応する各Ａ／Ｄコンバータ
   （１）の比較電圧値が小さく設定された側から順に、−
   （２^N −１）から２^N −１までの値のうち予め設定した
   ２^N 個の連続する数値を小さい値から順に２進数で加算
   することにより決定されるＭ＋Ｎビットの２進数コード
   を出力する２^N 個の桁上げ設定回路（２）と、 前記各桁上げ設定回路（２）から出力されるＭ＋Ｎビッ
   トの２進数コードを入力し、該各２進数コードを大小比
   較判定することにより入力した２^N 個の２進数コードの
   うち常に予め設定された所定番目の大きさの２進数コー
   ドを出力する比較回路（３）とを備えたことを特徴とす
   るアナログ−デジタル変換回路。
2. 【請求項２】 前記各桁上げ設定回路（２）の下位ビッ
   ト設定部（２ｂ）に、対応する各Ａ／Ｄコンバータ
   （１）の比較電圧が小さく設定された側から順にＮビッ
   トの２進数コードを「０」から「２^N −１」と対応する
   ２進数値まで順番に設定するとともに、前記比較回路
   （３）に入力した２^N 個のＭ＋Ｎビットの２進数コード
   のうち最小値を出力させるようにした請求項１に記載の
   アナログ−デジタル変換回路。
3. 【請求項３】 前記各桁上げ設定回路（２）の上位ビッ
   ト設定部（２ａ）に設定されたＭビットの２進数コード
   と下位ビット設定部（２ｂ）にＮビットで「０」を設定
   することによりＭ＋Ｎビットの２進数コードを設定し、
   該各Ｍ＋Ｎビットの２進数コードから、対応する各Ａ／
   Ｄコンバータ（１）の比較電圧が大きく設定された側か
   ら順にＮ桁の２進数コードを「０」から「２^N −１」と
   対応する２進数値まで順番に減算した値を有するＭ＋Ｎ
   ビットの２進数値を前記各桁上げ設定回路（２）から出
   力させるとともに、前記比較回路（３）に入力した２^N
   個のＭ＋Ｎビットの２進数コードのうち最大値を出力さ
   せるようにした請求項１に記載のアナログ−デジタル変
   換回路。
4. 【請求項４】 比較電圧間隔に相当する１ＬＳＢが互い
   に等しく設定されるとともに、対応する各比較電圧が前
   記１ＬＳＢをＡ／Ｄコンバータ（２２〜２５）の個数で
   割った電圧幅ずつ順次にずらして設定された少なくとも
   ２個以上の２ ^N 個のＭビットのＡ／Ｄコンバータ（２２
   〜２５）と、 前記各Ａ／Ｄコンバータ（２２〜２５）のうち比較電圧
   が最も大きく設定されたＡ／Ｄコンバータ（２５）から
   出力されるＭビットの２進数コードを出力コードの上位
   ビットに設定する桁上げ設定回路（３６）と、 前記各Ａ／Ｄコンバータ（２２〜２５）からアナログ入
   力電圧値に応じて出力される２種類の２^N 個のＭビット
   の２進数コードを大小比較し、そのうち大きい方の２進
   数コードの個数を出力コードの下位ビットに２進数で設
   定する比較回路（３７）とを備えたことを特徴とするア
   ナログ−デジタル変換回路。
5. 【請求項５】 前記各Ａ／Ｄコンバータ（１，２２〜２
   ５）を並列比較型Ａ／Ｄコンバータとしたことを特徴と
   する請求項１から請求項４に記載のアナログ−デジタル
   変換回路。