JPH06104760A - アナログデイジタル変換回路 - Google Patents

Abstract

(57)【要約】 【目的】本発明は、アナログデイジタル変換回路におい
て、基準抵抗に求められる最下位桁の電位を小さくする
ことなく分解能を従来に比して一段と向上させる。 【構成】複数の比較手段に入力アナログ信号を並列に入
力し、各比較手段に与えられる比較基準電圧との比較結
果に基づいて入力アナログ信号をデイジタル信号に変換
するアナログデイジタル変換回路において、入力アナロ
グ信号を抵抗手段を介して減衰し、当該減衰された入力
アナログ信号をそれぞれ比較手段に供給する。これによ
り入力アナログ信号の振幅をアナログデイジタル変換回
路のフルスケールまで増幅しなくともフルスケールまで
増幅する場合と同じ出力結果を得ることができる。増幅
段によるＳＮ比の低減を有効に回避することができ精度
を一段と向上させることができる。

Description

【発明の詳細な説明】

【０００１】

【目次】以下の順序で本発明を説明する。 産業上の利用分野 従来の技術（図６及び図７） 発明が解決しようとする課題 課題を解決するための手段（図１） 作用（図２） 実施例（図１〜図５） （１）第１の実施例（図１及び図２） （２）第２の実施例（図３〜図５） （３）他の実施例 発明の効果

【０００２】

【産業上の利用分野】本発明はアナログデイジタル変換
回路に関し、特に並列（フラツシユ）型のアナログデイ
ジタル変換回路に適用して好適なものである。

【０００３】

【従来の技術】従来、オーデイオ機器や計測器等の各分
野では録音又は再生対象であるオーデイオ信号等、各種
のアナログ信号をデイジタル的に信号処理するためアナ
ログデイジタル変換回路（以下Ａ−Ｄ変換回路という）
を用いてデイジタル信号に変換している。ところでこれ
らＡ−Ｄ変換回路の場合、使用分野及び要求される精度
や速度に応じて種々の変換方式が提案されており、特に
高速動作が要求される分野では並列型のＡ−Ｄ変換回路
が用いられている。

【０００４】ここで並列型Ａ−Ｄ変換回路は入力信号Ｖ
_INをコンパレータに対して並列に入力し、その比較出力
の論理値が反転する電位を求めて２値データに変換する
ものであり、例えば８ビツト分解能を有する並列型Ａ−
Ｄ変換回路１は図６に示すように構成されている。

【０００５】すなわち並列型Ａ−Ｄ変換回路１は２５６
個の基準抵抗Ｒ1 〜Ｒ256 を直列接続し、その両端に基
準電圧ＶＲＴ及びＶＲＢを供給することにより各基準抵
抗Ｒ1 〜Ｒ256 に２５５個の参照電圧を発生させる。そ
してこれら各参照電圧が与えられるコンパレータＣＯＭ
Ｐ（Ｃ1 〜Ｃ255 ）にアナログ入力信号Ｖ_INを入力し、
各参照電圧との大小関係を比較するようになされている
（図７）。

【０００６】その後Ａ−Ｄ変換回路１は、コンパレータ
回路Ｃ1 〜Ｃ255 の比較出力をアンド回路ＡＮＤ1 〜Ａ
ＮＤ255 によつて構成される微分回路２を介してエンコ
ーダ３に供給し、入力信号Ｖ_INを８ビツトのデイジタル
データに変換するようになされている。

【０００７】

【発明が解決しようとする課題】ところで並列型Ａ−Ｄ
変換回路の直線性は内部トランジスタのベースエミツタ
間電圧のばらつきや各基準抵抗間の比精度誤差より定ま
り、８ビツト分解能を有する並列型Ａ−Ｄ変換回路の場
合、最下位桁（１ＬＳＢ）電圧の値は８（ｍＶ）程度で
ある。従つて基準抵抗の許容誤差は通常±４（ｍＶ）程
度となる。

【０００８】ところが最大振幅電圧（基準電圧ＶＲＴ及
びＶＲＢの差電位）を変えることなく並列型Ａ−Ｄ変換
回路の分解能を上げようとするとビツト数が増加する分
最下位桁（１ＬＳＢ）の値も小さくなり、基準抵抗に許
される許容誤差も小さくならざるを得ない。その結果、
許容誤差の値がプロセスばらつきに対して小さくなつて
歩留まりが悪くなるおそれがあつた。

【０００９】本発明は以上の点を考慮してなされたもの
で、基準抵抗に求められる精度は一定のまま分解能を従
来に比して一段と向上させることができるアナログデイ
ジタル変換回路を提案しようとするものである。

【００１０】

【課題を解決するための手段】かかる課題を解決するた
め本発明においては、複数の比較手段ＣＯＭＰ１〜ＣＯ
ＭＰ２５６に入力アナログ信号Ｖ_IN（又はＶ_INi ）を並
列に入力し、各比較手段ＣＯＭＰｉ（ｉ＝１……２５
６）に与えられる比較基準電圧Ｖ_Riとの比較結果に基づ
いて入力アナログ信号Ｖ_INをデイジタル信号に変換して
出力するアナログデイジタル変換回路１０、２０におい
て、入力アナログ信号Ｖ_INを抵抗手段ｒを介して減衰
し、当該減衰された入力アナログ信号Ｖ_INを比較手段Ｃ
ＯＭＰｉ（ｉ＝１……２５６）に供給するようにする。

【００１１】また本発明においては、複数の比較手段Ｃ
ＯＭＰ１〜ＣＯＭＰ２５６に入力アナログ信号Ｖ_INを並
列に入力し、各比較手段ＣＯＭＰｉ（ｉ＝１……２５
６）に与えられる比較基準電圧Ｖ_Riとの比較結果に基づ
いて入力アナログ信号Ｖ_INをデイジタル信号に変換して
出力するアナログデイジタル変換回路１０において、第
１の抵抗値２ｒを有する複数の抵抗手段の直列接続より
なり、所定の電圧勾配を有する比較基準電圧Ｖ_Riを順次
発生させる第１の抵抗手段列Ｒ１と、第２の抵抗値ｒを
有する複数の抵抗手段の直列接続よりなり、比較基準電
圧Ｖ_Riの電圧勾配に対して異なる電圧勾配により入力ア
ナログ信号Ｖ_INを順次減衰させる第２の抵抗手段列Ｒ２
とを備え、第１の抵抗手段列Ｒ１によつて発生された比
較基準電圧Ｖ_Riと第２の抵抗手段列Ｒ２によつて発生さ
れた減衰アナログ信号Ｖ_INi とを各比較手段ＣＯＭＰｉ
（ｉ＝１……２５６）によつて比較するようにする。

【００１２】さらに本発明においては、複数の抵抗手段
ｒの直列接続よりなり、入力アナログ信号Ｖ_INを所定の
電圧勾配によつて順次減衰し、複数の減衰アナログ信号
Ｖ_INi を発生させる抵抗手段列Ｒ２と、減衰アナログ信
号Ｖ_INi にそれぞれ対応し、当該減衰アナログ信号Ｖ
_INi をそれぞれ所定ビツトのデイジタル信号に変換する
複数のアナログデイジタル変換手段ＡＤ０〜ＡＤ７と、
複数のアナログデイジタル変換手段ＡＤ０〜ＡＤ７より
入力されるデイジタル信号を加算し、入力アナログ信号
Ｖ_INをアナログデイジタル変換手段ＡＤ０〜ＡＤ７の分
解能に対して高い分解能のデイジタル信号に変換して出
力する加算手段２２とを備えるようにする。

【００１３】

【作用】所定の電圧勾配で減衰する比較基準電圧Ｖ_Riに
対して異なる電圧勾配によつて入力アナログ信号Ｖ_INを
減衰し、当該減衰アナログ信号Ｖ_INi と比較基準電圧Ｖ
_Riとを各比較手段ＣＯＭＰｉ（ｉ＝１……２５６）によ
つて比較することにより、入力アナログ信号Ｖ_INの振幅
を小さいままフルスケール振幅の入力アナログ信号Ｖ_IN
が入力される場合と同様の出力結果を得ることができ
る。これによりアナログデイジタル変換回路の駆動段に
求められる駆動能力を低減でき、ＳＮ比を一段と向上さ
せることができる。

【００１４】また所定の電圧勾配によつて減衰された複
数の減衰アナログ信号Ｖ_INi をそれぞれ所定ビツトのデ
イジタル信号に変換する複数のアナログデイジタル変換
手段ＡＤｉに供給し、各アナログデイジタル変換手段Ａ
Ｄｉより出力されるデイジタル信号を加算することによ
り、各アナログデイジタル変換手段ＡＤｉの比較手段Ｃ
ＯＭＰｉに要求される最下位桁（１ＬＳＢ）電圧を小さ
くすることなく解像度を向上することができる。

【００１５】

【実施例】以下図面について、本発明の一実施例を詳述
する。

【００１６】（１）第１の実施例 図６との対応部分に同一符号を付して示す図１におい
て、１０は全体として８ビツト分解能を有する並列型Ａ
−Ｄ変換回路を示し、入力信号Ｖ_INを参照電圧Ｖ_R1〜Ｖ
_R256の電圧勾配に対して２分の１の電圧勾配によつて順
次減衰し、各コンパレータに入力することを除いて同様
の構成を有している。

【００１７】この実施例の場合、入力信号Ｖ_INが入力さ
れる信号線と接地電位間には２５６個の分圧抵抗ＲＡ１
〜ＲＡ２５６を直列接続した分圧抵抗列Ｒ２が接続され
るようになされ、各分圧抵抗ＲＡ１〜ＲＡ２５６によつ
て一定電圧づつ減衰された減衰信号Ｖ_IN1 〜Ｖ_IN(256)
をコンパレータＣＯＭＰ（Ｃ１〜Ｃ２５６）に供給し、
参照電圧Ｖ_R2〜Ｖ_R(256)と比較するようになされてい
る。

【００１８】ここで入力信号Ｖ_INを減衰する２５６個の
分圧抵抗ＲＡ１〜ＲＡ２５６の抵抗値は基準抵抗列Ｒ１
を構成する基準抵抗ＲＢ１１〜ＲＢ２５６の抵抗値（２
ｒ）に対して半分の抵抗値ｒに設定されており、各抵抗
列Ｒ１（ＲＢ１〜ＲＢ２５６）及びＲ２（ＲＡ１〜ＲＡ
２５６）には一定電流Ｉを引き込む定電流源１１がそれ
ぞれ接続されるようになされている。

【００１９】これにより分圧抵抗ＲＡｉ（ｉ＝１〜２５
６）の１段当たりの電圧勾配の傾きは、図２に示すよう
に各基準抵抗ＲＢｉ（ｉ＝１〜２５５）の１段当たりの
降下電圧の傾きに比して２分の１となり、当該減衰信号
と参照電圧との交点位置を微分回路２で求め、入力信号
Ｖ_INに対応するデイジタルデータにエンコーダ１２を介
して信号化する。

【００２０】以上の構成において、上位側の基準電圧Ｖ
_RT及び下位側の基準電圧Ｖ_RBをそれぞれ０〔Ｖ〕及び
（-2〔Ｖ〕）とし、入力電圧が-1〔Ｖ〕から０〔Ｖ〕の
範囲で変動する入力信号Ｖ_INを入力することとする。

【００２１】まず入力信号Ｖ_INの電圧値が０〔Ｖ〕であ
る場合、各コンパレータに入力される減衰信号Ｖ_IN1 〜
Ｖ_IN(256) は、図２において破線で示すように各参照電
圧Ｖ_R1〜Ｖ_R(256)の値を結ぶ直線Ｌ０（図２において実
線で示す）に対して２分の１の傾きで減衰して減衰直線
と参照電圧直線は０〔Ｖ〕の位置で交差する。

【００２２】続いて入力信号Ｖ_INの電圧値を徐々に小さ
くすると、減衰直線も入力信号Ｖ_INの電圧値に伴つて下
方に並行移動し、入力信号Ｖ_INの電圧値が 0.5〔Ｖ〕に
なつたとき減衰直線（図２において一点鎖線で示す）と
参照電圧直線Ｌ０との交点電位は（-1〔Ｖ〕）まで右下
方に移動する。

【００２３】さらに入力信号Ｖ_INの電圧値を小さくする
と、減衰直線と参照電圧直線ＬＯと交点は参照電圧直線
Ｌ０上をさらに右下方に移動し、入力信号Ｖ_INの電圧値
が（-1.0〔Ｖ〕）になつたとき減衰直線（図２において
２点鎖線で示す）と参照電圧直線Ｌ０との交点電位は
（-2.0〔Ｖ〕）まで移動することになる。

【００２４】このように並列型Ａ−Ｄ変換回路１０にお
いては、最大振幅に対して半分の信号振幅の入力信号Ｖ
_INを入力することによつて最大振幅の入力信号Ｖ_INを入
力する場合と同じ出力結果を得ることができる。

【００２５】これにより従来入力信号Ｖ_INをＡ−Ｄ変換
回路のフルスケールに一致させるために必要であつた増
幅段を必要なくし得、その分駆動回路の負荷が低減され
るため微分直線性誤差に影響を与えるベース・エミツタ
間電圧ΔＶ_BEの影響を低減でき精度を一段と向上させる
ことができる。

【００２６】以上の構成によれば、入力信号Ｖ_INを参照
電圧Ｖ_R1〜Ｖ_R256の電圧勾配に対して２分の１の電圧勾
配によつて減衰させ、これら減衰された各減衰信号Ｖ
_IN1 〜Ｖ_IN(256) を各コンパレータＣ１〜Ｃ２５６にお
いて参照電圧Ｖ_R1〜Ｖ_R256と比較することにより、入力
信号Ｖ_INのフルスケールを見かけ上Ａ−Ｄ変換回路のフ
ルスケールまで拡大することができる。これによりＡ−
Ｄ変換回路を駆動する駆動段の負荷を軽くでき、基準抵
抗に求められる精度は従来のままでＳＮ比を一段と向上
させることができる。

【００２７】（２）第２の実施例 図３において、２０は全体として６ビツト分解能を有す
る並列型Ａ−Ｄ変換回路を示し、３ビツト分解能を有す
る並列型のＡ−Ｄ変換回路段ＡＤ０〜ＡＤ７を８組並列
に接続し、各Ａ−Ｄ変換回路段ＡＤ０〜ＡＤ７に入力信
号Ｖ_INを所定の電圧勾配によつて順次減衰した減衰信号
Ｖ_IN1 〜Ｖ_IN8 を入力するようになされている。

【００２８】この実施例の場合、各Ａ−Ｄ変換回路段Ａ
Ｄ０〜ＡＤ７は図６に示す並列型Ａ−Ｄ変換回路１と同
様、８個のコンパレータＣ１〜Ｃ８に入力信号Ｖ_INを並
列に入力し、各参照電圧Ｖ_R1〜Ｖ_R8との比較結果を３ビ
ツトのデイジタルデータとして出力するようになされて
いる。

【００２９】ここで各Ａ−Ｄ変換回路段ＡＤ０〜ＡＤ７
には基準電圧Ｖ_RT及びＶ_RBとしてそれぞれ７〔Ｖ〕及び
０〔Ｖ〕が与えられており、そのフルスケールは０
〔Ｖ〕〜７〔Ｖ〕である。

【００３０】一方、入力信号Ｖ_INを所定の電圧勾配によ
つて減衰させる８個の基準抵抗ｒの両端には各コンパレ
ータＣ１〜Ｃ８の最下位桁（１ＬＳＢ）分の電位差、す
なわち１〔Ｖ〕の電位差が生じるようになされており、
同抵抗値を有する各基準抵抗ｒによつて入力信号Ｖ_INを
最下位桁（１ＬＳＢ）の電位差に対して８分の１の電圧
勾配によつて減衰させるようになされている。

【００３１】これにより各Ａ−Ｄ変換回路段ＡＤ０〜Ａ
Ｄ７は図４に示すように入力信号Ｖ_INを0.125 〔Ｖ〕き
ざみで減衰した減衰信号Ｖ_IN1 〜Ｖ_IN8 が入力され、３
ビツトに符号化されたデイジタルデータを各単位Ａ−Ｄ
変換回路段ＡＤ０〜ＡＤ７より全加算回路２２に供給す
るようになされている。

【００３２】その後、並列型Ａ−Ｄ変換回路２０は８個
の変換出力を全加算回路２２で加算することにより６ビ
ツトのアナログデイジタル変換出力として出力するよう
になされている。

【００３３】以上の構成において、並列型Ａ−Ｄ変換回
路２０に 0.0〔Ｖ〕から 8.0〔Ｖ〕の範囲で変動する入
力信号Ｖ_INを入力し、その際における各Ａ−Ｄ変換回路
段ＡＤ０〜ＡＤ７の出力及び全加算回路２２の出力につ
いて説明する。

【００３４】まず並列型Ａ−Ｄ変換回路段２０に 1.0
〔Ｖ〕未満の入力信号Ｖ_INが入力端より入力される場
合、各ＡＤ変換回路段ＡＤ０〜ＡＤ７に入力される減衰
信号Ｖ_IN1 〜Ｖ_IN8 の電圧値はいずれも最下位桁（１Ｌ
ＳＢ）未満となるため各Ａ−Ｄ変換回路段ＡＤ０〜ＡＤ
７の変換出力は全て「０」となり、加算値も「０」とな
る（図５に示す図表１行目）。

【００３５】次に入力信号Ｖ_INの電圧値が 1.0〔Ｖ〕よ
り大きく 1.125〔Ｖ〕以下の場合、Ａ−Ｄ変換回路段Ａ
Ｄ０に入力される減衰信号Ｖ_IN1 のみ最下位の参照電圧
（ 1.0〔Ｖ〕）を越えるのに対して他のＡ−Ｄ変換回路
段ＡＤ１〜ＡＤ７に入力される減衰信号Ｖ_IN2 〜Ｖ_IN8
はこの電圧値を越えない。

【００３６】従つてＡ−Ｄ変換回路段ＡＤ０の出力のみ
「１（８）」となり、他のＡ−Ｄ変換回路段ＡＤ１〜Ａ
Ｄ７の出力は「０（８）」のままとなる。そして全加算
回路２２からは「０１（８）」が出力されることになる
（図５に示す図表２行目）。

【００３７】同様に、入力信号Ｖ_INの電圧値が 0.125
〔Ｖ〕の範囲で増加するに従つて減衰信号の電圧値が最
下位の参照電圧（１〔Ｖ〕）を越えるＡ−Ｄ変換回路段
の数も増加する。

【００３８】例えば入力信号Ｖ_INが 1.125〔Ｖ〕より大
きく 1.250〔Ｖ〕以下の場合には、上位２組のＡ−Ｄ変
換回路段ＡＤ０及びＡＤ１の出力のみ「１（８）」とな
り、このとき全加算回路２２より出力される値は「０２
（８）」となる（図５に示す図表３行目）。

【００３９】そして入力信号Ｖ_INが 1.875〔Ｖ〕より大
きく 2.0〔Ｖ〕以下の場合、８個のＡ−Ｄ変換回路段Ａ
Ｄ０〜ＡＤ７の出力は全て「１（８）」になり、全加算
回路２２の出力は桁上がりして「１０（８）」となる
（図５に示す図表９行目）。

【００４０】以下同様に、入力信号Ｖ_INの電圧値が 2.0
〔Ｖ〕から 3.0〔Ｖ〕、3.0〔Ｖ〕から 4.0〔Ｖ〕……
と増加するに従つて上述の動作を繰り返す。このように
並列型Ａ−Ｄ変換回路２０は全体として６ビツトの分解
能を有する並列型Ａ−Ｄ変換回路として動作することに
なるが、このとき各Ａ−Ｄ変換回路段ＡＤ０〜ＡＤ７に
要求される最下位桁ＬＳＢの電圧値は 1.0〔Ｖ〕と６ビ
ツト分解能を有する並列型Ａ−Ｄ変換回路に本来要求さ
れる最下位桁電圧値（すなわち 0.125〔Ｖ〕）に比して
大きくとれる。

【００４１】これにより通常の構成によつて６ビツト分
解能を有する並列型Ａ−Ｄ変換回路を製造する場合に比
してスパークルの発生頻度を低減でき、かつ発生したと
してもその大きさを見かけ上小さくできる。

【００４２】以上の構成によれば、フルスケールを１Ｌ
ＳＢとする８個のＡ−Ｄ変換回路段ＡＤ０〜ＡＤ７を並
列に接続し、各Ａ−Ｄ変換回路段ＡＤ０〜ＡＤ７に１Ｌ
ＳＢの８分の１の電圧勾配によつて減衰された減衰信号
Ｖ_IN1 〜Ｖ_IN8 を入力し、各Ａ−Ｄ変換回路段ＡＤ０〜
ＡＤ７の変換出力を全加算することにより、１ＬＳＢの
大きさを３ビツト分解能相当のままで６ビツト相当の解
像度を容易に得ることができる。

【００４３】（３）他の実施例 なお上述の第１の実施例においては、分圧抵抗によつて
減衰される入力信号Ｖ_INの電圧勾配を各コンパレータに
与えられる参照電圧の電圧勾配に対して２分の１に設定
する場合について述べたが、本発明はこれに限らず、分
圧抵抗による電圧勾配を参照電圧の電圧勾配に対して２
分の１より大きい値に設定する場合にも小さい値に設定
する場合にも広く適用し得る。

【００４４】また上述の第１の実施例においては、分圧
抵抗及び基準抵抗の抵抗比を１対２とし、各抵抗列には
同一の一定電流Ｉを引き込む定電流源１１を接続する場
合について述べたが、本発明はこれに限らず、分圧抵抗
及び基準抵抗の抵抗値は同一の値とし、各抵抗列に接続
される定電流源に流れる一定電流の比を１対２に設定し
ても良い。

【００４５】さらに上述の第１の実施例においては、本
発明を８ビツトの分解能を有する並列型のＡ−Ｄ変換回
路に用いる場合について述べたが、本発明はこれに限ら
ず、他の分解能の場合にも広く適用し得る。

【００４６】さらに上述の第１の実施例においては、並
列型Ａ−Ｄ変換回路１０の基準電圧Ｖ_RT及びＶ_RBをそれ
ぞれ０〔Ｖ〕及び−２〔Ｖ〕とする場合について述べた
が、本発明はこれに限らず、基準電圧値として他の値を
とる場合にも広く適用し得る。

【００４７】さらに上述の第２の実施例においては、単
位Ａ−Ｄ変換回路の分解能を３ビツトとする場合につい
て述べたが、本発明はこれに限らず、２ビツトや４ビツ
ト以上の分解能を有する場合にも広く適用し得る。

【００４８】さらに上述の第２の実施例においては、従
来型のＡ−Ｄ変換回路段を８個並列に接続する場合につ
いて述べたが、本発明はこれに限らず、フルスケールを
最下位桁電圧（１ＬＳＢ）とするＮ（Ｎは自然数）個の
並列型Ａ−Ｄ変換回路を並列に接続し、各並列型Ａ−Ｄ
変換回路に順にＮ分の１ＬＳＢずつ減衰された減衰信号
供給するようにしても良い。

【００４９】さらに上述の第２の実施例においては、入
力信号Ｖ_INの電圧減衰勾配を並列接続されるＡ−Ｄ変換
回路の段数分の１（８分の１ＬＳＢ）に設定する場合に
ついて述べたが、本発明はこれに限らず、さらに低い電
圧勾配で減衰するようにしても良い。

【００５０】

【発明の効果】上述のように本発明によれば、複数の比
較手段に入力アナログ信号を並列に入力し、各比較手段
に与えられる基準レベルとの比較結果に基づいて入力ア
ナログ信号をデイジタル信号に変換するアナログデイジ
タル変換回路において、入力アナログ信号を抵抗手段を
介して減衰し、当該減衰された入力アナログ信号をそれ
ぞれ比較手段に供給することにより、最下位桁の電位を
小さくすることなくＳＮ比や解像度を向上させることが
できる。

【図面の簡単な説明】

【図１】本発明よるアナログデイジタル変換回路の一実
施例を示す接続図である。

【図２】その動作の説明に供する特性曲線図である。

【図３】本発明によるアナログデイジタル変換回路の他
の実施例の説明に供する接続図である。

【図４】その動作の説明に供する特性曲線図である。

【図５】入出力関係の説明に供する図表である。

【図６】従来のアナログデイジタル変換回路を示す接続
図である。

【図７】その動作の説明に供する特性曲線図である。

【符号の説明】

１０、２０……並列型Ａ−Ｄ変換回路、１１、２１……
定電流源、１２……エンコーダ、２２……全加算回路。

Claims (4)

【特許請求の範囲】
1. 【請求項１】複数の比較手段に入力アナログ信号を並列
   に入力し、各比較手段に与えられる比較基準電圧との比
   較結果に基づいて上記入力アナログ信号をデイジタル信
   号に変換して出力するアナログデイジタル変換回路にお
   いて、 上記入力アナログ信号を抵抗手段を介して減衰し、当該
   減衰された入力アナログ信号を上記比較手段に供給する
   ことを特徴とするアナログデイジタル変換回路。
2. 【請求項２】複数の比較手段に入力アナログ信号を並列
   に入力し、各比較手段に与えられる比較基準電圧との比
   較結果に基づいて上記入力アナログ信号をデイジタル信
   号に変換して出力するアナログデイジタル変換回路にお
   いて、 第１の抵抗値を有する複数の抵抗手段の直列接続よりな
   り、所定の電圧勾配を有する比較基準電圧を順次発生さ
   せる第１の抵抗手段列と、 第２の抵抗値を有する複数の抵抗手段の直列接続よりな
   り、上記比較基準電圧の電圧勾配に対して異なる電圧勾
   配により上記入力アナログ信号を順次減衰させる第２の
   抵抗手段列とを具え、上記第１の抵抗手段列によつて発
   生された比較基準電圧と第２の抵抗手段列によつて発生
   された減衰アナログ信号とを上記各比較手段によつて比
   較することを特徴とするアナログデイジタル変換回路。
3. 【請求項３】上記第１の抵抗手段列における上記第１の
   抵抗値と上記第２の抵抗手段列における上記第２の抵抗
   値との抵抗比を２対１に設定することを特徴とする請求
   項２に記載のアナログデイジタル変換回路。
4. 【請求項４】複数の抵抗手段の直列接続よりなり、入力
   アナログ信号を所定の電圧勾配によつて順次減衰し、複
   数の減衰アナログ信号を発生させる抵抗手段列と、 上記減衰アナログ信号にそれぞれ対応し、当該減衰アナ
   ログ信号をそれぞれ所定ビツトのデイジタル信号に変換
   する複数のアナログデイジタル変換手段と、 上記複数のアナログデイジタル変換手段より入力される
   デイジタル信号を加算し、上記入力アナログ信号を上記
   アナログデイジタル変換手段の分解能に対して高い分解
   能のデイジタル信号に変換して出力する加算手段とを具
   えることを特徴とするアナログデイジタル変換回路。