JP2009267808A - アナログ・ディジタル変換回路 - Google Patents

Abstract

【課題】クロック分配移相器を用いることなく、高いサンプルレート、幅広いビット数の要求を同時に満たすアナログ・ディジタル変換回路を低コストで提供する。
【解決手段】アナログ信号ＶＩＮを入力するＮ個（Ｎ：自然数）のｎビット（ｎ：自然数）のアナログ・ディジタル変換要素３８〜４１を、クロック分配器３７からの同一位相のクロックで動作させ、かつ、参照電圧の上限値ＶＲＴと下限値ＶＲＢとのそれぞれをあらかじめ定めたシフト電圧値ずつ電圧シフトさせて電圧発生器３６から分配することにより、コード変換器４２にて、Ｎ個の前記アナログ・ディジタル変換要素３８〜４１からのｎビットのディジタル信号（ａｏｆ，ａ２，ａ１，ａ０）〜（ｄｏｆ，ｄ２，ｄ１，ｄ０）を組み合わせて、ｎビットよりも多いビット数のディジタル信号Ｄ４〜Ｄ０にコード変換して出力する。また、ｎビットよりも増加させるビット数をｌｏｇ_２Ｎとする。
【選択図】図１

Description

本発明は、入力されるアナログ信号をディジタル信号に変換するアナログ・ディジタル変換回路に関するものである。

（第１の従来例）
図１９は、アナログ・ディジタル変換回路の第１の従来例の構成（フラッシュ型）を示すブロック構成図であり、特許文献１の特開平６−２０４８７３号公報「Ａ／Ｄ変換器」にて開示されたブロック構成である。図１９において、１はクロック信号ＣＬＫ入力端子、２はアナログ信号ＶＩＮ入力端子、３は参照電圧（トップ側）ＶＲＴ入力端子、４は参照電圧（ボトム側）ＶＲＢ入力端子、７〜９はディジタル信号Ｄ２〜Ｄ０出力端子、１０はオーバーフロー信号ＯＦ出力端子、１１は抵抗ラダー、１２はクロック分配器、１３〜２０は電圧比較器、２１はエンコーダ、９９は遅延回路である。

抵抗ラダー１１を構成する各抵抗器の抵抗値の設計方法としては、各抵抗器の抵抗値すべてを同一とする方法、両端の抵抗器の抵抗値をＲ、それ以外の抵抗器の抵抗値を２Ｒとする方法があるが、ここでは、後者（両端の括抗器の抵抗値をＲ、それ以外の抵抗器の抵抗値を２Ｒ）の場合について説明する。

抵抗ラダー１１は、参照電圧（トップ側）つまり参照電圧の上限値と参照電圧（ボトム側）つまり参照電圧の下限値とを分圧した２^ｎ個（ｎ：ディジタル信号出力のビット数、図１９ではｎ＝３の場合を記載）の基準電圧を発生し、電圧比較器１３〜２０に送出する。

電圧比較器１３〜１９は、一方の入力にアナログ信号ＶＩＮを、他方の入力に抵抗ラダー１１が発生する（２^ｎ−１）個の基準電圧の一つを入力して、両者の比較結果をエンコーダ２１に送出する。エンコーダ２１は、電圧比較器１３〜１９の出力をパラレルデータである温度計コードとして読み込み、温度計コードからバイナリコードヘ変換し、ｎビット（図１９の場合はｎ＝３）のディジタル信号Ｄ２〜Ｄ０を出力する。

一方、電圧比較器２０は、一方の入力にアナログ信号ＶｌＮを、他方の入力に抵抗ラダー１１が発生する基準電圧の一つを入力して、両者の比較結果を遅延回路９９に送出する。遅延回路９９は、電圧比較器２０出力に適切な遅延（一般にはエンコーダの出力タイミングと同期させるための遅延）を与え、オーバーフロー信号ＯＦを出力する。クロック分配器１２は、入力されるクロック信号ＣＬＫを同位相で分配し、電圧比較器１３〜２０、エンコーダ２１、遅延回路９９に送出する。なお、オーバーフロー信号（オーバーレンジ信号とも言う）が不要な応用向けのアナログ・ディジタル変換回路では、電圧比較器２０と遅延回路９９とオーバーフロー信号ＯＦ出力端子１０は省略される場合がある。

図２０は、アナログ・ディジタル変換回路の第１の従来例の動作を示す説明図である。図２０の左側に示す１０本の水平方向に記載した実線は、垂直方向を電圧レベルとして、参照電圧（トップ側）ＶＲＴつまり参照電圧の上限値、参照電圧（ボトム側）ＶＲＢつまり参照電圧の下限値、抵抗ラダー１１が発生する８個（一般には２^ｎ個、図２０の場合はｎ＝３）の基準電圧をそれぞれ示している。

図２０の右側に示す表は、アナログ・ディジタル変換回路が出力するコード（オーバーフロー信号ＯＦとディジタル信号Ｄ２〜Ｄ０）の値の一例を、アナログ信号ＶＩＮの電圧と８個の基準電圧との関係により、場合分けして示している。ここで、アナログ・ディジタル変換回路が同一のコードを出力する単位電圧幅ＶＬＳＢは、参照電圧の上限値つまり参照電圧（トップ側）がＶＲＴ、参照電圧の下限値つまり参照電圧（ボトム側）がＶＲＢ、ディジタル信号のビット数がｎビットの場合、
ＶＬＳＢ＝（ＶＲＴ−ＶＲＢ）／２^ｎ
で与えられる。

第１の従来例（フラッシュ型）は、アナログ・ディジタル変換回路の様々な構成方法の中で最も高いサンプルレートの実現が可能な構成であるが、２^ｎ個の電圧比較器が必要であるため、多ビット化（例えば５ビット以上）する場合には、回路が大規模となり、スキュー（タイミングずれ）の発生によりサンプルレートの低下を招く。

（第２の従来例）
図２１は、アナログ・ディジタル変換回路の第２の従来例の構成（フォールディング型）を示すブロック構成図であり、特許文献２の特許第３８１３６１４号公報「エラー補正回路およびＡ／Ｄコンバータ」にて開示されたブロック構成である。図２１において、１はクロック信号ＣＬＫ入力端子、２はアナログ信号ＶＩＮ入力端子、３は参照電圧（トップ側）ＶＲＴ入力端子、４は参照電圧（ボトム側）ＶＲＢ入力端子、５〜９はディジタル信号Ｄ４〜Ｄ０出力端子、３０はアンプ、３１はクロック分配器、３２は第１のアナログ・ディジタル変換要素ＡＤＣ＿ａ、３３はフォールディング回路、３４は第２のアナログ・ディジタル変換要素ＡＤＣ＿ｂである。

第２の従来例は、出力するディジタル信号Ｄ４〜Ｄ０の５ビットのうち、上位３ビット変換用の第１のアナログ・ディジタル変換要素３２と下位２ビット変換用の第２のアナログ・ディジタル変換要素３４とを並列に動作させる。第１のアナログ・ディジタル変換要素３２は、入力のアナログ信号ＶＩＮをアンプ３０にて増幅したアナログ信号ＶＩＮａに対応するディジタル信号の上位３ビットＤ４〜Ｄ２を得る。一方で、ディジタル信号の下位２ビットＤ１，Ｄ０は次のようにして得る。

フォールディング回路３３は、下位２ビット変換に必要な電圧（ＶＩＮｂ）を発生するために挿入されており、図２１に折れ線表示によって模式的に示すように、入力のアナログ信号ＶＩＮをアンプ３０にて増幅したアナログ信号ＶＩＮａに対応して、上位３ビット変換用の第１のアナログ・ディジタル変換要素３２の単位電圧幅ＶＬＳＢで折り返される出力特性を有している。下位２ビット変換用の第２のアナログ・ディジタル変換要素３４は、フォールディング回路３３の出力電圧ＶＩＮｂを入力し、単位電圧幅ＶＬＳＢである最大値ＶＲＴｂと最小値ＶＲＢｂとの間をアナログ・ディジタル変換することによって、アナログ信号ＶＩＮに対応するディジタル信号の下位２ビットＤ１，Ｄ０を得る。

第２の従来例（フォールディング型）は、第１の従来例と比較して、多ビット化（例えば５ビット以上のビット数に）する場合であっても、回路規模が小さく、スキュー（タイミングずれ）の発生によるサンプルレートの低下が顕在化しない。しかしながら、アナログ演算回路で実現されるフォールディング回路の動作速度が、第１、第２のアナログ・ディジタル変換要素３２，３４と比較して低く、結果として、第１の従来例よりもサンプルレートが低くなるという問題がある。

（第３の従来例）
図２２は、アナログ・ディジタル変換回路の第３の従来例の構成（タイムインタリーブ型）を示すブロック構成図であり、特許文献３の特開平９−２５２２５１号公報「多相クロック信号発生回路およびアナログ・ディジタル変換器」にて開示されたブロック構成である。図２２において、１はクロック信号ＣＬＫ入力端子、２はアナログ信号ＶＩＮ入力端子、３は参照電圧（トップ側）ＶＲＴ入力端子、４は参照電圧（ボトム側）ＶＲＢ入力端子、５〜９はディジタル信号Ｄ４〜Ｄ０出力端子、２３はクロック分配移相器、２４はアンプ、２５〜２８は第１〜第４のアナログ・ディジタル変換要素、２９はセレクタである。

第３の従来例は、Ｍ個（図２２の場合は４個）のアナログ・ディジタル変換要素を具備し、それぞれ異なるタイミングで動作させ、得られたディジタル信号をセレクタにより選択して出力することにより、アナログ・ディジタル変換要素のＭ倍のサンプルレートを実現するという、高サンプルレート化の技術である。

第３の従来例は、低サンプルレートであるものの、幅広いビットのアナログ・ディジタル変換要素を利用することにより、ビット数を保ったまま、高サンプルレート化を図ることができるという利点がある。しかしながら、（３６０°／Ｍ）を単位とするＭ個の位相のクロック信号を正確に発生させるクロック分配移相器２３が必要となり、設計・製造・保守過程において注意深い位相の管理稼働が発生し、製造コスト、保守コストが上昇するという問題がある。
特開平６−２０４８７３号公報 特許第３８１３６１４号公報 特開平９−２５２２５１号公報

光通信システムにおいて、光ファイバの分散補償など高度な電気信号処理をディジタル信号処理として行おうとする場合、高いサンプルレート（例えば２０ＧＳ／ｓ以上）、幅広いビット数（例えば５ビット以上）が要求される。第１の従来例、第２の従来例で説明したように、従来のアナログ・ディジタル変換回路では、サンプルレートとビット数とはトレードオフの関係となるため、サンプルレートとビット数との両者に対する要求を同時に満たすことは、現状のデバイスでは難しい。

一方、第３の従来例では、低サンプルレートで幅広いビット数のアナログ・ディジタル変換要素を複数用意して、タイムインタリーブすることにより、高いサンプルレートで、かつ、幅広いビット数のアナログ・ディジタル変換回路を実現することができるものの、クロック分配移相器が必要となり、設計・製造・保守過程において注意深い位相の管理稼働が発生し、製造コスト、保守コストが上昇するという問題が発生する。

本発明の目的は、クロック分配移相器を用いることなく、サンプルレートとビット数とのトレードオフの関係を緩和させることにより、前述のような従来技術で発生する問題を解消し、高いサンプルレート（例えば２０ＧＳ／ｓ以上）、幅広いビット数（例えば５ビット以上）の要求を同時に満たすアナログ・ディジタル変換回路を低コストで提供することにある。特に、ビット数が少ない（例えば３ビット）ものの、高いサンプルレート（例えば２０ＧＳ／ｓ）で動作するアナログ・ディジタル変換回路を有効に活用して、多ビット化を可能とすることを目的とする。

本発明は、前述の課題を解決するために、以下のごとき各技術手段から構成されている。

第１の技術手段は、アナログ信号を参照電圧に基づいてｎビット（ｎ：自然数）のディジタル信号に変換するＮ個（Ｎ：自然数）のアナログ・ディジタル変換要素と、Ｎ個の前記アナログ・ディジタル変換要素それぞれが出力するｎビットのディジタル信号を組み合わせてコード変換したディジタル信号を出力するコード変換器とを少なくも備えたアナログ・ディジタル変換回路であって、Ｎ個の前記アナログ・ディジタル変換要素それぞれが、同一位相のクロックで、かつ、それぞれの前記参照電圧をあらかじめ定めたシフト電圧値ずつ電圧シフトさせて動作し、前記コード変換器が、Ｎ個の前記アナログ・ディジタル変換要素それぞれが出力するｎビットのディジタル信号を組み合わせて、ｎビットよりも多いビット数のディジタル信号にコード変換することを特徴とする。

第２の技術手段は、アナログ信号を参照電圧に基づいてｎビット（ｎ：自然数）のディジタル信号に変換するＮ個（Ｎ：自然数）のアナログ・ディジタル変換要素と、Ｎ個の前記アナログ・ディジタル変換要素それぞれが出力するｎビットのディジタル信号を組み合わせてコード変換したディジタル信号を出力するコード変換器とを少なくも備えたアナログ・ディジタル変換回路であって、Ｎ個の前記アナログ・ディジタル変換要素それぞれが、同一位相のクロックで、かつ、それぞれに入力される前記アナログ信号の直流成分の電圧レベルをあらかじめ定めたシフト電圧値ずつ電圧シフトさせて動作し、前記コード変換器が、Ｎ個の前記アナログ・ディジタル変換要素それぞれが出力するｎビットのディジタル信号を組み合わせて、ｎビットよりも多いビット数のディジタル信号にコード変換することを特徴とする。

第３の技術手段は、前記第１または第２の技術手段に記載のアナログ・ディジタル変換回路において、前記コード変換器は、Ｎ個の前記アナログ・ディジタル変換要素それぞれが出力するｎビットのディジタル信号を組み合わせることにより、（ｎ＋ｌｏｇ_２Ｎ）ビットのディジタル信号にコード変換することを特徴とする。

第４の技術手段は、前記第３の技術手段に記載のアナログ・ディジタル変換回路において、前記コード変換器が、Ｎ個の前記アナログ・ディジタル変換要素のうち、前記参照電圧を最も低くまたは最も高く設定した前記アナログ・ディジタル変換要素、もしくは、前記アナログ信号の直流成分の電圧レベルを最も高くまたは最も低く設定した前記アナログ・ディジタル変換要素が出力するｎビットのディジタル信号を、当該アナログ・ディジタル変換回路の上位ｎビットとして、そのまま出力し、かつ、Ｎ個の前記アナログ・ディジタル変換要素それぞれが出力するｎビットのディジタル信号のうち最下位ビットのディジタル信号とオーバーフロー信号との論理演算を行うことにより、当該アナログ・ディジタル変換回路の下位ｌｏｇ_２Ｎビットのディジタル信号にコード変換して出力することを特徴とする。

第５の技術手段は、前記第４の技術手段に記載のアナログ・ディジタル変換回路において、当該アナログ・ディジタル変換回路の下位ｌｏｇ_２Ｎビットのディジタル信号にコード変換する前記論理演算として、Ｎ個の前記アナログ・ディジタル変換要素のうち、前記参照電圧を最も低くまたは最も高く設定した前記アナログ・ディジタル変換要素、もしくは、前記アナログ信号の直流成分の電圧レベルを最も高くまたは最も低く設定した前記アナログ・ディジタル変換要素を除く残りの（Ｎ−１）個の前記アナログ・ディジタル変換要素それぞれごとにそれぞれが出力するディジタル信号の最下位ビットとオーバーフロー信号との排他的論理和演算結果それぞれと、前記参照電圧を最も低くまたは最も高く設定した前記アナログ・ディジタル変換要素、もしくは、前記アナログ信号の直流成分の電圧レベルを最も高くまたは最も低く設定した前記アナログ・ディジタル変換要素が出力するディジタル信号の最下位ビットとオーバーフロー信号との排他的論理和演算結果とを、さらに排他的論理和演算を行うことにより得られるＮ種類のディジタルデータを、循環的に変化するｌｏｇ_２Ｎのバイナリコードに変換することを特徴とする。

第６の技術手段は、前記第３の技術手段に記載のアナログ・ディジタル変換回路において、前記コード変換器が、Ｎ個の前記アナログ・ディジタル変換要素のうち、前記参照電圧を最も低くまたは最も高く設定した前記アナログ・ディジタル変換要素、もしくは、前記アナログ信号の直流成分の電圧レベルを最も高くまたは最も低く設定した前記アナログ・ディジタル変換要素を除く残りの（Ｎ−１）個の前記アナログ・ディジタル変換要素それぞれが出力するオーバーフロー信号の論理演算を行った結果に基づいて、Ｎ個の前記アナログ・ディジタル変換要素のいずれかを選択して、選択した該アナログ・ディジタル変換要素が出力するｎビットのディジタル信号を当該アナログ・ディジタル変換回路の下位ｎビットのディジタル信号として出力し、かつ、前記オーバーフロー信号の論理演算の結果を当該アナログ・ディジタル変換回路の上位ｌｏｇ_２Ｎビットのディジタル信号にコード変換して出力することを特徴とする。

第７の技術手段は、前記第６の技術手段に記載のアナログ・ディジタル変換回路において、当該アナログ・ディジタル変換回路の上位ｌｏｇ_２Ｎビットのディジタル信号にコード変換する前記論理演算として、前記参照電圧を最も低くまたは最も高く設定した前記アナログ・ディジタル変換要素、もしくは、前記アナログ信号の直流成分の電圧レベルを最も高くまたは最も低く設定した前記アナログ・ディジタル変換要素を除く残りの(Ｎ−１)個の前記アナログ・ディジタル変換要素それぞれが出力するオーバーフロー信号の組合せとして得られるＮ種類のディジタルデータを、Ｎ個の前記アナログ・ディジタル変換要素のうち選択すべき前記アナログ・ディジタル変換要素を指定するコードとして循環的に変化するｌｏｇ_２Ｎビットのバイナリコードに変換することを特徴とする。

第８の技術手段は、前記第１ないし第７の技術手段のいずれかに記載のアナログ・ディジタル変換回路において、Ｎ個の前記アナログ・ディジタル変換要素それぞれの前記参照電圧の上限値と下限値との間の電圧差を同一の値に設定して動作させ、かつ、Ｎ個の前記アナログ・ディジタル変換要素それぞれの前記シフト電圧値ｖｌｓｂを、
シフト電圧値ｖｌｓｂ＝（ＶＲＴ−ＶＲＢ）／（２^ｎ×Ｎ）
ただし、ＶＲＴ：各アナログ・ディジタル変換要素の参照電圧の上限値
ＶＲＢ：各アナログ・ディジタル変換要素の参照電圧の下限値
とすることを特徴とする。

第９の技術手段は、前記第１ないし第７の技術手段のいずれかに記載のアナログ・ディジタル変換回路において、第（ｉ＋１）番目｛ｉ＝１〜（Ｎ−１）｝の前記アナログ・ディジタル変換要素における前記シフト電圧値ｖｌｓｂ２を、
シフト電圧値ｖｌｓｂ２＝ＶＲＴｉ−ＶＲＢｉ
ただし、ＶＲＴｉ：第ｉ番目のアナログ・ディジタル変換要素の
参照電圧の上限値
ＶＲＢｉ：第ｉ番目のアナログ・ディジタル変換要素の
参照電圧の下限値
とすることを特徴とする。

第１０の技術手段は、前記第１ないし第９の技術手段のいずれかに記載のアナログ・ディジタル変換回路において、前記参照電圧をＮ個の前記アナログ・ディジタル変換要素に分配する電圧発生器を備えていることを特徴とする。

第１１の技術手段は、前記第１ないし第１０の技術手段のいずれかに記載のアナログ・ディジタル変換回路において、前記アナログ信号をＮ個の前記アナログ・ディジタル変換要素に分配するアンプを備えていることを特徴とする。

第１２の技術手段は、前記第１１の技術手段に記載のアナログ・ディジタル変換回路において、前記アンプが、サンプル＆ホールドアンプまたはトラック＆ホールドアンプであることを特徴とする。

第１３の技術手段は、前記第１ないし第１２の技術手段のいずれかに記載のアナログ・ディジタル変換回路において、少なくとも、Ｎ個の前記アナログ・ディジタル変換要素を複数のチップに分割して実装することを特徴とする。

第１４の技術手段は、前記第１ないし第１３の技術手段のいずれかに記載のアナログ・ディジタル変換回路において、Ｎ個の前記アナログ・ディジタル変換要素それぞれが、アナログ信号をｎビットのディジタル信号とオーバーフロー信号とに変換する回路と、ｎビットの前記ディジタル信号のうち最下位ビットのディジタル信号と前記オーバーフロー信号との排他的論理和を演算する回路とを含んで構成されていることを特徴とする。

本発明のアナログ・ディジタル変換回路によれば、アナログ・ディジタル変換要素を複数個用意し、各アナログ・ディジタル変換要素の参照電圧または各アナログ・ディジタル変換要素へ入力するアナログ信号の直流成分の電圧レベルをあらかじめ定めたシフト電圧値ずつ電圧シフトさせた値に設定して、電圧方向にインタリーブ動作させる構成を採用しているので、クロック分配移相器を用いることなく、サンプルレートとビット数とのトレードオフの関係を緩和させることが可能であり、例えば光通信システムにおけるディジタル信号処理において要求される高いサンプルレート、幅広いビット数の要求を同時に満たすアナログ・ディジタル変換回路を低コストで提供することが可能になる。

以下に、本発明に係るアナログ・ディジタル変換回路の最良の実施形態について、その一例を、図面を参照しながら詳細に説明する。

（本発明の特徴）
本発明の実施形態の説明に先立って、本発明の特徴についてその概要をまず説明する。本発明は、アナログ・ディジタル変換回路において、アナログ信号を参照電圧に基づいてｎビット（ｎ：自然数）のディジタル信号に変換するアナログ・ディジタル変換要素をＮ個（Ｎ：自然数）用意し、アナログ信号電圧と比較する参照電圧またはアナログ信号の直流成分の電圧レベルを各アナログ・ディジタル変換要素ごとにあらかじめ定めたシフト電圧値ずつ電圧シフトさせた値に設定して電圧インタリーブ動作をさせることによって、高サンプルレート、多ビット数のアナログ・ディジタル変換回路を安価に実現することを可能としていることを主要な特徴としている。

つまり、本発明は、高サンプルレートのアナログ・ディジタル変換要素を複数個用意し、電圧方向にインタリーブ動作させることにより、サンプルレートを低下させることなく、多ビット化を実現するものである。例えば、アナログ・ディジタル変換要素をＮ（Ｎ：自然数）個利用した場合、アナログ・ディジタル変換要素のビット数ｎ（ｎ：自然数）に対して、さらに、ｌｏｇ_２Ｎビット分追加した（ｎ＋ｌｏｇ_２Ｎ）の多ビット化が可能となる。

かくのごとき技術の適用により、利用することが可能なアナログ・ディジタル変換要素が、サンプルレートに関して、システム要求を満たしている場合であれば、たとえ、ビット数に関してシステム要求を満たしていない場合であっても、サンプルレートとビット数とに関するシステム要求を同時に満たすアナログ・ディジタル変換回路を実現することが可能となる。

さらに説明すれば、本発明は、アナログ・ディジタル変換におけるサンプルレートとビット数とのトレードオフの関係を緩和させるための手段として、従来技術におけるような時間方向のインタリーブではなく、電圧方向のインタリーブにより、複数のアナログ・ディジタル変換要素を動作させることを主要な特徴としている。

（第１の実施形態）
図１は、アナログ・ディジタル変換回路の第１の実施形態の構成（電圧インタリーブ・並列型・基本型）を示すブロック構成図である。図１において、１はクロック信号ＣＬＫ入力端子、２はアナログ信号ＶＩＮ入力端子、３は参照電圧（トップ側）ＶＲＴ入力端子、４は参照電圧（ボトム側）ＶＲＢ入力端子、５〜９はディジタル信号Ｄ４〜Ｄ０出力端子、１０はオーバーフロー信号ＯＦ出力端子、３５はアンプ、３６は電圧発生器、３７はクロック分配器、３８〜４１は第１〜第４のアナログ・ディジタル変換要素、４２はコード変換器、９９は遅延回路である。

本実施形態の技術は、任意の個数（Ｎ個）のアナログ・ディジタル変換要素を利用して多ビット化することができるが、図１に示す例においてはＮ＝４の場合について説明する。また、アナログ・ディジタル変換要素のビット数をｎ＝３とし、ｌｏｇ_２Ｎ＝ｌｏｇ_２４＝２の多ビット化により、合計５ビットのディジタル信号を出力する場合を例として説明する。

第１〜第４のアナログ・ディジタル変換要素３８〜４１のそれぞれは、例えば第１の従来例で説明したアナログ・ディジタル変換回路を利用することができる。また、第３の従来例（タイムインタリーブ型）の場合とは異なり、第１〜第４のアナログ・ディジタル変換要素３８〜４１のすべては、クロック分配器３７から同一位相のクロック信号が分配されて同じタイミングで動作する。

なお、本技術においては、Ｎ個のアナログ・ディジタル変換要素をすべて同一の設計とすることが可能であり、その場合には、設計資産（ＩＰ：Intellectual Property）の有効活用、設計コストの低減が可能である。また、Ｎ個のアナログ・ディジタル変換要素を複数チップに分割して実装することが可能であり、その場合には、チップからの発熱の放熱設計を簡易化することができる。

クロック分配器３７は、クロック信号ＣＬＫ入力端子１からクロック信号ＣＬＫを入力し、各アナログ・ディジタル変換要素３８〜４１のクロック信号入力端子（ＣＬＫａ，ＣＬＫｂ，ＣＬＫｃ，ＣＬＫｄ）に、同位相のクロック信号を供給し、Ｎ＝４個のアナログ・ディジタル変換要素３８〜４１のすべてを同じタイミングで動作させる。なお、クロック分配器３７は、同位相のクロック信号の分配であることから、クロック信号ＣＬＫ入力端子１から入力されるクロック信号ＣＬＫの電力レベルが十分に大きく、Ｎ＝４個のアナログ・ディジタル変換要素３８〜４１のすべてを駆動することができる場合には、クロック分配器３７を省略することも可能である。

アンプ３５は、アナログ信号ＶＩＮ入力端子２からアナログ信号ＶＩＮを入力し、各アナログ・ディジタル変換要素３８〜４１のアナログ信号入力端子（ＶＩＮａ，ＶＩＮｂ，ＶＩＮｃ，ＶＩＮｄ）に同位相のアナログ信号を供給する。同位相のアナログ信号の分配であることから、アナログ信号ＶＩＮ入力端子２から入力されるアナログ信号ＶＩＮの電力レベルが十分に大きく、Ｎ＝４個のアナログ・ディジタル変換要素３８〜４１のすべてを駆動することができる場合には、アンプ３５を省略することも可能である。

なお、アンプ３５は、入出力の線形性が十分に高いことが望ましく、線形性が低いと、アナログ・ディジタル変換回路としての有効ビット数（ＥＮＯＢ：Effective Number Of Bits）の減少を引き起こす。また、アンプ３５は、トラック＆ホールドアンプまたはサンプル＆ホールドアンプを利用することが可能であり、その場合には、アンプ３５から各アナログ・ディジタル変換要素３８〜４１までの各線路の位相の相対誤差が、アナログ・ディジタル変換回路としての特性悪化（同時性誤差）に影響を及ぼす耐性を向上させることができる。

電圧発生器３６は、参照電圧（トップ側）ＶＲＴ入力端子３から入力される参照電圧（トップ側）ＶＲＴつまり参照電圧の上限値と参照電圧（ボトム側）ＶＲＢ入力端子４から入力される参照電圧（ボトム側）ＶＲＢつまり参照電圧の下限値とに基づいて、アナログ・ディジタル変換要素３８の参照電圧（トップ側）ＶＲＴａ、参照電圧（ボトム側）ＶＲＢａ、アナログ・ディジタル変換要素３９の参照電圧（トップ側）ＶＲＴｂ、参照電圧（ボトム側）ＶＲＢｂ、アナログ・ディジタル変換要素４０の参照電圧（トップ側）ＶＲＴｃ、参照電圧（ボトム側）ＶＲＢｃ、アナログ・ディジタル変換要素４１の参照電圧（トップ側）ＶＲＴｄ、参照電圧（ボトム側）ＶＲＢｄを発生する。

図２は、電圧発生器３６の各出力電圧（ＶＲＴａ，ＶＲＢａ，ＶＲＴｂ．ＶＲＢｂ，ＶＲＴｃ，ＶＲＢｃ，ＶＲＴｄ，ＶＲＢｄ）の関係を示す説明図である。第１の従来例で説明した通り、例えばアナログ・ディジタル変換要素３８（ＡＤＣ＿ａ）において、同一のコードを出力する単位電圧幅ＶＬＳＢは、ディジタル信号の出力ビット数をｎビットとした場合、
ＶＬＳＢ＝（ＶＲＴａ−ＶＲＢａ）／２^ｎ
で与えられる。

ここで、本実施形態のアナログ・ディジタル変換回路においては、Ｎ個（図１の場合はＮ＝４）の各アナログ・ディジタル変換要素３８〜４１のビット数ｎ（図１の場合はｎ＝３）よりも、合計ビット数をさらにｌｏｇ_２Ｎビット分増加させるために、Ｎ個のアナログ・ディジタル変換要素３８〜４１それぞれの参照電圧（トップ側）ＶＲＴつまり参照電圧の上限値と参照電圧（ボトム側）ＶＲＢつまり参照電圧の下限値との間の電圧差を同一の値に設定して動作させ、かつ、Ｎ個のアナログ・ディジタル変換要素３８〜４１それぞれの参照電圧（トップ側）、参照電圧（ボトム側）を、シフト電圧値ｖｌｓｂとして、
シフト電圧値ｖｌｓｂ＝（ＶＲＴ−ＶＲＢ）／（２^ｎ×Ｎ）
ただし、ＶＲＴ：各アナログ・ディジタル変換要素の参照電圧の上限値
ＶＲＢ：各アナログ・ディジタル変換要素の参照電圧の下限値
ずつ電圧シフトさせる。

すなわち、図２に示すように、アナログ・ディジタル変換要素３９，４０，４１それぞれの基準電圧（トップ側）は、
ＶＲＴｂ＝ＶＲＴａ−ｖｌｓｂ
ＶＲＴｃ＝ＶＲＴｂ−ｖｌｓｂ
ＶＲＴｄ＝ＶＲＴｃ−ｖｌｓｂ
の関係を満たすように与え、アナログ・ディジタル変換要素３９，４０，４１それぞれの基準電圧（ボトム側）は、
ＶＲＢｂ＝ＶＲＢａ−ｖｌｓｂ
ＶＲＢｃ＝ＶＲＢｂ−ｖｌｓｂ
ＶＲＢｄ＝ＶＲＢｃ−ｖｌｓｂ
の関係を満たすように与える。

この結果、いずれか１つのアナログ・ディジタル変換要素例えばアナログ・ディジタル変換要素３８だけでは、｛２^ｎ＝８｝レベルの識別しかできないにも関わらず、参照電圧をシフト電圧値ｖｌｓｂずつシストさせた４つのアナログ・ディジタル変換要素３８〜４１を用いることにより、｛２^ｎ×Ｎ＝３２｝レベルの識別が可能となる。つまり、ビット数で一般化して表現すると、それぞれｎビットのディジタル信号を出力するアナログ・ディジタル変換要素をＮ個利用することによって、ビット数をｎから（ｌｏｇ_２Ｎ）だけさらに増加させ、アナログ・ディジタル変換回路のビット数を合計（ｎ＋ｌｏｇ_２Ｎ）ビットに増加させることができる。

なお、以上に説明した各アナログ・ディジタル変換要素３８〜４１の参照電圧（トップ側）、参照電圧（ボトム側）を外部から直接入力することも可能であり、その場合には、電圧発生器３６を省略することが可能である。

コード変換器４２は、アナログ・ディジタル変換要素３８〜４１それぞれの出力であるｎビットのディジタル信号（ａｏｆ，ａ２，ａ１，ａ０）〜（ｄｏｆ，ｄ２，ｄ１，ｄ０）を入力して、ｎビットよりも多いビット数のディジタル信号にコード変換して出力するものであり、本実施形態のアナログ・ディジタル変換回路においては、ディジタル信号Ｄ４〜Ｄ０として、ｎビットよりもｌｏｇ_２Ｎ分増加させた合計（ｎ＋ｌｏｇ_２Ｎ）ビット（図１の場合は５ビット）のバイナリデータにコード変換して出力する。

図３は、図１におけるコード変換器４２の入出力データの真理値表の一例を示すテーブルである。以降、図３の真理値表を用いて、４つの３ビットアナログ・ディジタル変換要素３８〜４１の出力であるディジタルデータ（ａｏｆ，ａ２，ａ１，ａ０）〜（ｄｏｆ，ｄ２，ｄ１，ｄ０）に基づいて、どのようにして５ビットのディジタルデータを算出するかを詳細に説明する。

図２で説明したように、アナログ信号ＶＩＮを変化させると、１つのアナログ・ディジタル変換要素例えばアナログ・ディジタル変換要素３８はディジタル信号を８通りしか出力しないが、参照電圧の電圧レベルをシフト電圧値ｖｌｓｂずつ電圧シフトさせた４つのアナログ・ディジタル変換要素３８〜４１それぞれの出力を組み合わせると、合計３２通りのディジタル信号が出力されていることになる。この３２通りのディジタルデータを一覧表に表示した結果が、図３左側の列に示す「コード変換器入力」列であり、一方、３２通りの該ディジタルデータそれぞれを判別可能なディジタルデータとして循環的に変化させて出力するコードの一例が、図３右側の列に示す「コード変換器出力」である。

ここで、アナログ信号ＶＩＮの電圧が一番高い場合に現れるデータを１行目に、アナログ信号ＶＩＮの電圧が一番低い場合に現れるデータを３２行目に記載している。アナログ信号ＶＩＮを高い電圧から低い電圧に連続的に変化させると、図３のコード変換器入力データは１行目から３２行目まで順番に変化する。

つまり、アナログ信号ＶＩＮの電圧レベルが（ＶＲＴａ−２ｖｌｓｂ）よりも高い場合には、図２に示すように、コード変換器４２に入力されるディジタル信号（ａｏｆ，ａ２，ａ１，ａ０）〜（ｄｏｆ，ｄ２，ｄ１，ｄ０）はすべて“０”となる。アナログ信号ＶＩＮの電圧レベルを下げて行き、（ＶＲＴａ−２ｖｌｓｂ）を下回ると、まず、アナログ・ディジタル変換要素３８の最下位ビットａ０が反転して、“１”となる。さらに、アナログ信号ＶＩＮの電圧レベルがｖｌｓｂ下がり、（ＶＲＴｂ−２ｖｌｓｂ）を下回ると、アナログ・ディジタル変換要素３９の最下位ビットｂ０が反転して、“１”となる。

以降、同様に、アナログ信号ＶＩＮの電圧レベルがｖｌｓｂ下がるごとに、コード変換器４２に入力されるディジタル信号が変化し、（ＶＲＢｄ＋２ｖｌｓｂ）を下回るまでに、｛２^ｎ×Ｎ＝２^３×４＝３２｝通りのコードが出現する。

コード変換器４２は、アナログ・ディジタル変換要素３８〜４１の出力であるディジタル信号（ａｏｆ，ａ２，ａ１，ａ０）〜（ｄｏｆ，ｄ２，ｄ１，ｄ０）の３２通りのコードを、例えば図３の真理値表に従って、３２通りの“０００００”〜“１１１１１”（２進数表示）の循環的に変化するバイナリデータに変換して出力する。ただし、図３の真理値表は、あくまでも一例であり、３２通りの状態を判別することができる任意のコード（バイナリコード、グレイコード、等）を利用することができる。

図４は、図１におけるコード変換器４２のより具体的な実現例を示すブロック構成図である。図４のコード変換器４２の回路構成は、本構成に限るものではないが、図３の真理値表の出力例を、小さい規模（低消費電力）で実現する場合の回路構成の一例を示している。図４において、４３〜４６は排他的論理和ゲート、４７は論理回路１である。

図４のコード変換器４２は、Ｎ個のアナログ・ディジタル変換要素３８〜４１のうち、参照電圧を最も低く設定したアナログ・ディジタル変換要素が出力するｎビットのディジタル信号を、当該アナログ・ディジタル変換回路の上位ｎビットとして、そのまま出力し、かつ、Ｎ個のアナログ・ディジタル変換要素３８〜４１それぞれが出力するｎビットのディジタル信号のうち最下位ビットのディジタル信号とオーバーフロー信号との論理演算を行うことにより、当該アナログ・ディジタル変換回路の下位ｌｏｇ_２Ｎビットのディジタル信号にコード変換して出力するものである。

つまり、コード変換器４２の出力であるディジタル信号Ｄ４〜Ｄ０のうち、上位３ビットＤ４〜Ｄ２は、図３の破線枠に示すように、参照電圧（トップ側、ボトム側）が最も低い第４のアナログ・ディジタル変換要素４１の出力であるディジタル信号ｄ２〜ｄ０をそのまま利用すれば良く、図４には、アナログ・ディジタル変換要素４１のディジタル信号ｄ２〜ｄ０を、コード変換器４２をスルーして、そのまま、上位３ビットのディジタル信号Ｄ４〜Ｄ２として出力している例を示している。したがって、コード変換器４２において実際に演算が必要なディジタル信号は、ディジタル信号Ｄ４〜Ｄ０のうち、下位２ビットＤ１，Ｄ０についてのみとなる。

下位２ビットＤ１〜Ｄ０は、各アナログ・ディジタル変換要素３８〜４１の出力のオーバーフロー（ａｏｆ，ｂｏｆ，ｃｏｆ，ｄｏｆ）と最下位ビット（ａ０，ｂ０，ｃ０，ｄ０）とを用いて論理演算することにより導出される。ここで、論理演算は段階的に実行される。まず、排他的論理和ゲート４３〜４６は、最下位ビット（ａ０，ｂ０，ｃ０，ｄ０）から、オーバーフロー（ａｏｆ，ｂｏｆ，ｃｏｆ，ｄｏｆ）を参照して、拡張最下位ビット（ｅａ，ｅｂ，ｅｃ，ｅｄ）をそれぞれ演算する。

つまり、排他的論理和ゲート４３は、アナログ・ディジタル変換要素３８のオーバーフローａｏｆと最下位ビットａ０とを入力して排他的論理和演算を行って拡張最下位ビットｅａを出力し、排他的論理和ゲート４４は、アナログ・ディジタル変換要素３９のオーバーフローｂｏｆと最下位ビットｂ０とを入力して排他的論理和演算を行って拡張最下位ビットｅｂを出力し、排他的論理和ゲート４５は、アナログ・ディジタル変換要素４０のオーバーフローｃｏｆと最下位ビットｃ０とを入力して排他的論理和演算を行って拡張最下位ビットｅｃを出力し、排他的論理和ゲート４６は、アナログ・ディジタル変換要素４１のオーバーフローｄｏｆと最下位ビットｄ０とを入力して排他的論理和演算を行って拡張最下位ビットｅｄを出力する。

図５は、図４におけるコード変換器４２の入出力データおよび内部データの真理値表の一例を示すテーブルである。図３に示すように、最下位ビット（ａ０，ｂ０，ｃ０，ｄ０）は、３２通りの状態を通して、完全には循環的に変化していない。例えば、アナログ・ディジタル変換要素３８のオーバーフローａｏｆが、“１”となる状態では、循環的であるという規則性からは、少なくとも最下位ビットａ０は、“０”となるべきところが、“１”となっている。かくのごとく、循環的ではない状態が３状態出現するため、このままでは、３２状態のうち２９状態しか判別可能な出力が得られないことになり、完全な５ビットのディジタル出力が得られないことになる。

排他的論理和ゲート４３〜４６は、かくのごとき問題を解決するために挿入されている。各アナログ・ディジタル変換要素３８〜４１のオーバーフロー信号（ａｏｆ，ｂｏｆ，ｃｏｆ，ｄｏｆ）と出力ディジタル信号の最下位ビット（ａ０，ｂ０，ｃ０，ｄ０）との排他的論理和を演算することによって、３２状態を８状態単位で循環的に変化する拡張最下位ビット（ｅａ，ｅｂ，ｅｃ，ｅｄ）を出力する。

図５において、真ん中の列「コード変換器４２内部データ」欄のうち左側の（ｅａ，ｅｂ，ｅｃ，ｅｄ）が、左側の列「コード変換器４２入力」欄のオーバーフロー（ａｏｆ，ｂｏｆ，ｃｏｆ，ｄｏｆ）と最下位ビット（ａ０，ｂ０，ｃ０，ｄ０）とのディジタルデータに対して、コード変換器４２の排他的論理和ゲート４３〜４６から出力される拡張最下位ビット（ｅａ，ｅｂ，ｅｃ，ｅｄ）の演算結果を示しており、破線枠で示すように、「コード変換器４２入力」欄の３２通りの状態に対して、８状態単位で循環的に変化している。

図６は、図４に示すコード変換器４２において拡張最下位ビット（ｅａ，ｅｂ，ｅｃ，ｅｄ）から下位２ビットのディジタルデータＤ１，Ｄ０を得るための論理回路１の入出力データの真理値表の一例を示すテーブルである。例えば、拡張最下位ビット（ｅａ，ｅｂ，ｅｃ，ｅｄ）が、すべて“０”かすべて“１”の場合には、下位２ビットＤ１，Ｄ０は、ともに“０”とし、拡張最下位ビットｅａのみが他の拡張最下位ビット（ｅｂ，ｅｃ，ｅｄ）と異なる値になる場合には、下位２ビットＤ１，Ｄ０は、“０”，“１”とするなど、図６の真理値表に基づいて、論理回路１ ４７において、循環的に変化する下位２ビットＤ１，Ｄ０を演算する。

図７は、図４における論理回路１ ４７のより具体的な実現例を示すブロック構成図である。図７において、５３〜５５は排他的論理和ゲート、５６は論理回路２である。排他的論理和ゲート５３〜５５は、拡張最下位ビットｅｄと他の拡張最下位ビット（ｅａ，ｅｂ，ｅｃ）との排他的論理和をそれぞれ演算することにより、３２状態を４状態単位で循環的に変化する別の拡張最下位ビット（ｅｅａ，ｅｅｂ，ｅｅｃ）を出力する。

図７に示すように、論理回路１ ４７は、当該アナログ・ディジタル変換回路の下位ｌｏｇ_２Ｎビットのディジタル信号にコード変換する論理演算として、Ｎ個のアナログ・ディジタル変換要素３８〜４１のうち、参照電圧を最も低く設定したアナログ・ディジタル変換要素を除く残りの（Ｎ−１）個のアナログ・ディジタル変換要素それぞれごとにそれぞれが出力するディジタル信号の最下位ビットとオーバーフロー信号との排他的論理和演算結果それぞれと、参照電圧を最も低く設定したアナログ・ディジタル変換要素が出力するディジタル信号の最下位ビットとオーバーフロー信号との排他的論理和演算結果との間で、さらに排他的論理和演算を行うことにより得られるＮ種類のディジタルデータを、循環的に変化するｌｏｇ_２Ｎのバイナリコードに変換するという演算を行っている。

つまり、排他的論理和ゲート５３は、拡張最下位ビットｅａと拡張最下位ビットｅｄとを入力して排他的論理和演算を行って別の拡張最下位ビットｅｅａを出力し、排他的論理和ゲート５４は、拡張最下位ビットｅｂと拡張最下位ビットｅｄとを入力して排他的論理和演算を行って別の拡張最下位ビットｅｅｂを出力し、排他的論理和ゲート５５は、拡張最下位ビットｅｃと拡張最下位ビットｅｄとを入力して排他的論理和演算を行って別の拡張最下位ビットｅｅｃを出力する。

図５において、真ん中の列「コード変換器４２内部データ」のうち右側の（ｅｅａ，ｅｅｂ，ｅｅｃ）が、８状態単位で循環する左側の列（ｅａ，ｅｂ，ｅｃ，ｅｄ）の拡張最下位ビット（ｅａ，ｅｂ，ｅｃ，ｅｄ）に対して、論理回路１ ４７の排他的論理和ゲート５３〜５５から出力される別の拡張最下位ビット（ｅａ，ｅｂ，ｅｃ，ｅｄ）の演算結果を示しており、破線枠で示すように、「コード変換器４２入力」欄の３２通りの状態に対して（あるいは、「コード変換器４２内部データ」の左側の欄の８通りの循環状態に対して）、４状態単位で循環的に変化している。

図８は、図７における論理回路２ ５６の入出力データの真理値表の一例を示すテーブルであり、各排他的論理和ゲート５３〜５５それぞれが出力する拡張最下位ビット（ｅｅａ，ｅｅｂ，ｅｅｃ）のＮ種類(図８の場合はＮ＝４)の状態を循環的に変化するｌｏｇ_２Ｎビットのバイナリコードに対応付けて示している。図８に示すように、拡張最下位ビット（ｅｅａ，ｅｅｂ，ｅｅｃ）と下位２ビットのディジタル信号Ｄ１，Ｄ０との間では、簡潔かつ明確な対応が得られているので、簡単な論理回路構成によって下位２ビットのディジタル信号Ｄ１，Ｄ０を出力することができる。

以上のように、４個のアナログ・ディジタル変換要素３８〜４１それぞれの出力である３ビットのディジタル信号（ａｏｆ，ａ２，ａ１，ａ０）〜（ｄｏｆ，ｄ２，ｄ１，ｄ０）を入力して、本発明のアナログ・ディジタル変換回路の出力であるディジタル信号Ｄ４〜Ｄ０として、５ビットに拡張したバイナリデータを出力することができる。

遅延回路９９は、図１に示すように、４個のアナログ・ディジタル変換要素３８〜４１のうち、参照電圧（トップ側、ボトム側）が最も低い第４のアナログ・ディジタル変換要素４１のオーバーフロー信号ｄｏｆに適切な遅延を与え、当該アナログ・ディジタル変換回路のオーバーフロー信号ＯＦとして出力する。オーバーフロー信号ＯＦは、本アナログ・ディジタル変換回路がオーバーフロー（オーバーレンジとも言う）しているか否かの状態を出力するものである。ここで、遅延回路９９は、コード変換器４２から出力される５ビットのディジタル信号Ｄ４〜Ｄ０とオーバーフロー信号とのタイミングを一致させるために挿入されている。

すなわち、アナログ・ディジタル変換要素３８〜４１の出力がディジタル信号Ｄ４〜Ｄ０としてアナログ・ディジタル変換回路のディジタル信号Ｄ４〜Ｄ０出力端子５〜９に現れるまでに、コード変換器４２の動作時間分のレーテンシが発生する。したがって、ディジタル信号Ｄ４〜Ｄ０と同じタイミングでオーバーフロー信号ＯＦをオーバーフロー信号ＯＦ出力端子１０から出力させるために、遅延回路９９が挿入されている。アナログ・ディジタル変換回路の出力であるディジタル信号Ｄ４〜Ｄ０とオーバーフロー信号ＯＦとのタイミングを一致させる必要がない場合や、オーバーフロー信号ＯＦが不要な用途に用いる場合には、遅延回路９９を省略することが可能である。

なお、以上の説明においては、図２の説明図および図３の真理値表に示すように、アナログ信号ＶＩＮの基準となる電圧の電圧レベルが、つまり、アナログ・ディジタル変換回路の出力であるディジタル信号Ｄ４〜Ｄ０がすべてゼロになるアナログ信号ＶＩＮの電圧レベルが、高い側（トップ側）にあるものとして説明した。例えば、デバイスとしてバイポーラトランジスタを用い、回路をエミッタ結合ロジック（ＥＣＬ：Emitter Coupled Logic）によって実現する場合には、ノイズ対策等を考慮して、一般に電圧レベルが高い側（トップ側）をグランドに設定することが多い。このため、前述のように、アナログ信号ＶＩＮの基準となる電圧についても、トップ側をグランドに合わせて設定している例を示している。

しかしながら、本発明はかかる場合に限るものではなく、例えば、デバイスとしてＣＭＯＳを用いる場合には、電圧レベルが低い側（ボトム側）をグランドに設定することもあるので、アナログ信号ＶＩＮの基準となる電圧についても、ボトム側をグランドに合わせて設定するようにしても良い。かかる場合には、電圧の高低に関する説明は、前述した説明とは逆になり、例えば、コード変換器４２の出力であるディジタル信号Ｄ４〜Ｄ０のうち、上位３ビットＤ４〜Ｄ２は、参照電圧（トップ側、ボトム側）を最も低くではなく逆に最も高く設定したアナログ・ディジタル変換要素の出力であるディジタル信号ｄ２〜ｄ０をそのまま利用することになる。

以上に詳細に説明したように、本第１の実施形態のアナログ・ディジタル変換回路は、ｎビットのアナログ・ディジタル変換要素をＮ個利用して、並列的に各アナログ・ディジタル変換要素を電圧方向にインタリーブ動作させることによって、ビット数を、ｎビットからｌｏｇ_２Ｎビット分増加させ、合計（ｎ＋ｌｏｇ_２Ｎ）ビットに増加させた多ビットのアナログ・ディジタル変換回路として構成することができる。さらに、低速のフォールディング回路を利用しないので、サンプルレートを保ったまま、アナログ・ディジタル変換回路の出力であるディジタル信号の下位ビットを得ることができる。また、クロック分配移相器を利用しないので、低コスト化を図ることができる。

（第２の実施形態）
図９は、アナログ・ディジタル変換回路の第２の実施形態の構成（電圧インタリーブ・並列型・拡張最下位ビット出力型）を示すブロック構成図である。図９において、１はクロック信号ＣＬＫ入力端子、２はアナログ信号ＶＩＮ入力端子、３は参照電圧（トップ側）ＶＲＴ入力端子、４は参照電圧（ボトム側）ＶＲＢ入力端子、５〜９はディジタル信号Ｄ４〜Ｄ０出力端子、１０はオーバーフロー信号ＯＦ出力端子、３５はアンプ、３６は電圧発生器、３７はクロック分配器、４８〜５１は第１〜第４のアナログ・ディジタル変換要素、５２はコード変換器、９９は遅延回路である。

本第２の実施形態のアナログ・ディジタル変換回路は、第１〜第４のアナログ・ディジタル変換要素４８〜５１およびコード変換器５２の実現手段が、第１の実施形態の場合と異なる。第１の実施形態においては、図４に示した具体的な実現例として、第１〜第４のアナログ・ディジタル変換要素３８〜４１を構成するチップ側は、オーバーフロー信号（ａｏｆ，ｂｏｆ、ｃｏｆ，ｄｏｆ）と最下位ビットのディジタル信号（ａ０，ｂ０，ｃ０，ｄ０）とをコード変換器４２へ出力し、コード変換器４２を構成するチップ側では、まず、排他的論理和ゲート４３〜４６において各アナログ・ディジタル変換要素３８〜４１からのオーバーフロー信号（ａｏｆ，ｂｏｆ、ｃｏｆ，ｄｏｆ）と最下位ビットのディジタル信号（ａ０，ｂ０，ｃ０，ｄ０）との排他的論理和演算を行う場合を示した。

これに対して、本第２の実施形態においては、第１〜第４のアナログ・ディジタル変換要素４８〜５１を構成するチップ側は、入力されてくるアナログ信号をｎビットのディジタル信号（ａ２〜ａ０，ｂ２〜ｂ０，ｃ２〜ｃ０，ｄ２〜ｄ０）とオーバーフロー信号（ａｏｆ，ｂｏｆ、ｃｏｆ，ｄｏｆ）とに変換する回路のみならず、図４のコード変換器４２に配置していた排他的論理和ゲート４３〜４６に相当する排他的論理和ゲート（つまり、ｎビットのディジタル信号のうち最下位ビットのディジタル信号とオーバーフロー信号との排他的論理和を演算する回路）を少なくとも内部に設け、排他的論理和演算結果である拡張最下位ビット（ｅａ，ｅｂ，ｅｃ，ｅｄ）をも出力するように構成している。

コード変換器５２は、第１〜第４のアナログ・ディジタル変換要素４８〜５１から出力される拡張最下位ビット（ｅａ，ｅｂ，ｅｃ，ｅｄ）を入力し、論理回路１ ４７において、図７にて説明したような論理演算を行うことによって、アナログ・ディジタル変換回路の出力であるディジタル信号Ｄ４〜Ｄ０のうち下位２ビットＤ１，Ｄ０を演算して出力する。

なお、アナログ・ディジタル変換回路の出力であるディジタル信号Ｄ４〜Ｄ０のうち、上位３ビットＤ４〜Ｄ２は、第１の実施形態の図４の場合と同様、参照電圧（トップ側、ボトム側）が最も低い第４のアナログ・ディジタル変換要素５１の出力であるディジタル信号ｄ２〜ｄ０をそのまま利用すれば良く、第４のアナログ・ディジタル変換要素４１のディジタル信号ｄ２〜ｄ０を、コード変換器５２をスルーに、そのまま、上位３ビットのディジタル信号Ｄ４〜Ｄ２として出力する。

第２の実施形態は、第１の実施形態の場合と比較して、アナログ・ディジタル変換要素４８〜５１からコード変換器５２への信号線を減少させることができるので、実装の容易化、タイミング設計の簡易化、低消費電力化、低コスト化を図ることが可能である。

（第３の実施形態）
図１０は、アナログ・ディジタル変換回路の第３の実施形態の構成（電圧インタリーブ・並列型・入力アナログ信号電圧レベルシフト型）を示すブロック構成図である。図１０において、１はクロック信号ＣＬＫ入力端子、２はアナログ信号ＶＩＮ入力端子、３は参照電圧（トップ側）ＶＲＴ入力端子、４は参照電圧（ボトム側）ＶＲＢ入力端子、５〜９はディジタル信号Ｄ４〜Ｄ０出力端子、１０はオーバーフロー信号ＯＦ出力端子、３７はクロック分配器、４８〜５１は第１〜第４のアナログ・ディジタル変換要素、５２はコード変換器、５７はレベルシフト付アンプ、９９は遅延回路である。

本第３の実施形態のアナログ・ディジタル変換回路は、第２の実施形態で用いた電圧発生器３６およびアンプ３５の代わりに、レベルシフト付アンプ５７を備える点が異なる。第１の実施形態、第２の実施形態においては、電圧発生器３６を利用して、Ｎ個のｎビットアナログ・ディジタル変換要素の参照電圧（ＶＲＴａ，ＶＲＴｂ，ＶＲＴｃ，ＶＲＴｄ，ＶＲＢａ，ＶＲＢｂ，等）をそれぞれｖｌｓｂ（＝ＶＬＳＢ／Ｎ）ずつずらすことにより、（ｎ＋ｌｏｇ_２Ｎ）ビットのアナログ・ディジタル変換回路を実現していた。

これに対して、本第３の実施形態においては、Ｎ個のｎビットアナログ・ディジタル変換要素４８〜５１の参照電圧を共通としながら、各アナログ・ディジタル変換要素４８〜５１に入力するアナログ信号（ＶＩＮａ，ＶＩＮｂ，ＶＩＮｃ，ＶＩＮｄ）の直流成分の電圧レベルをそれぞれｖｌｓｂ（＝ＶＬＳＢ／Ｎ）ずつずらすことによって、（ｎ＋ｌｏｇ_２Ｎ）ビットのアナログ・ディジタル変換回路を実現する。

つまり、アナログ・ディジタル変換要素４８〜５１の参照電圧（トップ側）、参照電圧（ボトム側）を同一の電圧レベルに設定して動作させる（アナログ・ディジタル変換要素４８〜５１それぞれの参照電圧の上限値と参照電圧の下限値との電圧差を同一の値に設定して動作させる）とともに、レベルシフト付アンプ５７において、アナログ・ディジタル変換要素４８〜５１それぞれに入力するアナログ信号の直流成分の電圧レベルを、アナログ・ディジタル変換要素４８〜５１それぞれにおけるシフト電圧値ｖｌｓｂとして
シフト電圧値ｖｌｓｂ＝ＶＬＳＢ／Ｎ
＝（ＶＲＴ−ＶＲＢ）／（２^ｎ×Ｎ）
ただし、ＶＲＴ：各アナログ・ディジタル変換要素の参照電圧の上限値
ＶＲＢ：各アナログ・ディジタル変換要素の参照電圧の下限値
ずつ電圧シフトさせる。

図１０において、レベルシフト付アンプ５７は、アナログ信号ＶＩＮを入力し、その直流成分がそれぞれｖｌｓｂずつ異なるアナログ信号（ＶＩＮａ，ＶＩＮｂ，ＶＩＮｃ，ＶＩＮｄ）を発生する。例えば、
ＶＩＮａ＝ＶＩＮ
ＶＩＮｂ＝ＶＩＮａ＋ｖｌｓｂ
ＶＩＮｃ＝ＶＩＮｂ＋ｖｌｓｂ
ＶＩＮｄ＝ＶＩＮｃ＋ｖｌｓｂ
とすれば良い。

また、図１０のコード変換器５２は、Ｎ個のアナログ・ディジタル変換要素４８〜５１のうち、アナログ信号ＶＩＮの直流成分の電圧レベルを最も高く設定した前記アナログ・ディジタル変換要素が出力するｎビットのディジタル信号を、当該アナログ・ディジタル変換回路の上位ｎビットとして、そのまま出力し、かつ、Ｎ個のアナログ・ディジタル変換要素４８〜５１それぞれが出力するｎビットのディジタル信号のうち最下位ビットのディジタル信号とオーバーフロー信号との論理演算を行うことにより、当該アナログ・ディジタル変換回路の下位ｌｏｇ_２Ｎビットのディジタル信号にコード変換して出力するものである。ここで、下位ｌｏｇ_２Ｎビットのディジタル信号にコード変換する論理演算は、例えば第１の実施形態の図４、図７に示す論理演算回路によって構成すれば良い。

なお、レベルシフト付アンプ５７における直流成分の電圧レベルのレベルシフトは、エミッタフォロアやソースフォロアなどの能動素子によるレベルシフトや、バイアスティーなどのパッシブ素子によるレベルシフトによって実現することができる。また、レベルシフト付アンプ５７は、トラックホールド機能やサンプルホールド機能を有していても良いし、また、場合によっては、レベルシフト付アンプ５７を当該アナログ・ディジタル変換回路の外部に配置して、各アナログ・ディジタル変換要素それぞれに異なる直流成分の電圧レベルを重畳したアナログ信号を入力させるようにしても良い。

以上のような回路構成を用いることによって、本第３の実施形態においても、第１の実施形態、第２の実施形態の場合と同一の多ビット化したディジタル信号を出力することができる。

なお、以上の説明においては、アナログ信号ＶＩＮの基準となる電圧の電圧レベルが、第１の実施形態の場合と同様、高い側（トップ側）にあるものとして説明したが、かかる場合に限るものではなく、アナログ信号ＶＩＮの基準となる電圧のボトム側をグランドに合わせて設定するようにしても良い。かかる場合には、電圧の高低に関する説明は、前述した説明とは逆になり、例えば、コード変換器４２の出力であるディジタル信号Ｄ４〜Ｄ０のうち、上位３ビットＤ４〜Ｄ２は、アナログ信号ＶＩＮの直流成分の電圧レベルを最も高くではなく逆に最も低く設定したアナログ・ディジタル変換要素の出力であるディジタル信号ｄ２〜ｄ０をそのまま利用することになる。

第３の実施形態は、各アナログ・ディジタル変換要素４８〜５１への参照電圧の配線を共通化することができるため、実装の簡易化、低コスト化を図ることが可能である。

（第４の実施形態）
図１１は、アナログ・ディジタル変換回路の第４の実施形態の構成（電圧インタリーブ・直列型・基本型）を示すブロック構成図である。図１１において、１はクロック信号ＣＬＫ入力端子、２はアナログ信号ＶＩＮ入力端子、３は参照電圧（トップ側）ＶＲＴ入力端子、４は参照電圧（ボトム側）ＶＲＢ入力端子、５〜９はディジタル信号Ｄ４〜Ｄ０出力端子、１０はオーバーフロー信号ＯＦ出力端子、３５はアンプ、５８は電圧発生器、３７はクロック分配器、３８〜４１は第１〜第４のアナログ・ディジタル変換要素、５９はコード変換器、９９は遅延回路である。

本実施形態の技術は、任意の個数（Ｎ個）のアナログ・ディジタル変換要素を利用して多ビット化することができるが、図１１に示す例においてはＮ＝４の場合について説明する。また、アナログ・ディジタル変換要素のビット数をｎ＝３とし、ｌｏｇ_２Ｎ＝ｌｏｇ_２４＝２の多ビット化により、合計５ビットのディジタル信号を出力する場合を例として説明する。

第１〜第４のアナログ・ディジタル変換要素３８〜４１のそれぞれは、例えば第１の従来例で説明したアナログ・ディジタル変換回路を利用することができる。また、第３の従来例（タイムインタリーブ型）の場合とは異なり、第１〜第４のアナログ・ディジタル変換要素３８〜４１のすべては、クロック分配器３７から同一位相のクロック信号が分配されて同じタイミングで動作する。

なお、本技術においては、Ｎ個のアナログ・ディジタル変換要素をすべて同一の設計とすることが可能であり、その場合には、設計資産（ＩＰ：Intellectual Property）の有効利用、設計コストの低減が可能である。また、Ｎ個のアナログ・ディジタル変換要素を複数チップに分割して実装することが可能であり、その場合には、チップからの発熱の放熱設計を簡易化することができる。

クロック分配器３７は、クロック信号ＣＬＫ入力端子１からクロック信号ＣＬＫを入力し、各アナログ・ディジタル変換要素３８〜４１のクロック信号入力端子（ＣＬＫａ，ＣＬＫｂ，ＣＬＫｃ，ＣＬＫｄ）に、同位相のクロック信号を供給し、Ｎ＝４個のアナログ・ディジタル変換要素３８〜４１のすべてを同じタイミングで動作させる。なお、クロック分配器３７は、同位相のクロック信号の分配であることから、クロック信号ＣＬＫ入力端子１から入力されるクロック信号ＣＬＫの電力レベルが十分に大きく、Ｎ＝４個のアナログ・ディジタル変換要素３８〜４１のすべてを駆動することができる場合には、クロック分配器３７を省略することも可能である。

アンプ３５は、アナログ信号ＶＩＮ入力端子２からアナログ信号ＶＩＮを入力し、各アナログ・ディジタル変換要素３８〜４１のアナログ信号入力端子（ＶＩＮａ，ＶＩＮｂ，ＶＩＮｃ，ＶＩＮｄ）に同位相のアナログ信号を供給する。同位相のアナログ信号の分配であることから、アナログ信号ＶＩＮ入力端子２から入力されるアナログ信号ＶＩＮの電力レベルが十分に大きく、Ｎ＝４個のアナログ・ディジタル変換要素３８〜４１のすべてを駆動することができる場合には、アンプ３５を省略することも可能である。

なお、アンプ３５は、入出力の線形性が十分に高いことが望ましく、線形性が低いと、アナログ・ディジタル変換回路としての有効ビット数（ＥＮＯＢ：Effective Number Of Bits）の減少を引き起こす。また、アンプ３５は、トラック＆ホールドアンプまたはサンプル＆ホールドアンプを利用することが可能であり、その場合には、アンプ３５から各アナログ・ディジタル変換要素３８〜４１までの各線路の位相の相対誤差が、アナログ・ディジタル変換回路としての特性悪化（同時性誤差）に影響を及ぼす耐性を向上させることができる。

電圧発生器５８は、参照電圧（トップ側）ＶＲＴ入力端子３から入力される参照電圧（トップ側）ＶＲＴつまり参照電圧の上限値と参照電圧（ボトム側）ＶＲＢ入力端子４から入力される参照電圧（ボトム側）ＶＲＢつまり参照電圧の下限値とに基づいて、アナログ・ディジタル変換要素３８の参照電圧（トップ側）ＶＲＴａ、参照電圧（ボトム側）ＶＲＢａ、アナログ・ディジタル変換要素３９の参照電圧（トップ側）ＶＲＴｂ、参照電圧（ボトム側）ＶＲＢｂ、アナログ・ディジタル変換要素４０の参照電圧（トップ側）ＶＲＴｃ、参照電圧（ボトム側）ＶＲＢｃ、アナログ・ディジタル変換要素４１の参照電圧（トップ側）ＶＲＴｄ、参照電圧（ボトム側）ＶＲＢｄを発生する。

図１２は、電圧発生器５８の各出力電圧（ＶＲＴａ，ＶＲＢａ，ＶＲＴｂ，ＶＲＢｂ，ＶＲＴｃ，ＶＲＢｃ，ＶＲＴｄ，ＶＲＢｄ）の関係を示す説明図である。第１の従来例で説明した通り、例えばアナログ・ディジタル変換要素３８（ＡＤＣ＿ａ）において、同一のコードを出力する単位電圧幅ＶＬＳＢは、ディジタル信号の出力ビット数をｎビットとした場合、
ＶＬＳＢ＝｛（ＶＲＴａ−ＶＲＢａ）／２^ｎ｝
で与えられる。

ここで、第１の実施形態、第２の実施形態のアナログ・ディジタル変換回路においては、各アナログ・ディジタル変換要素３８〜４１のビット数ｎ（図１、図９の場合はｎ＝３）よりも、合計ビット数をさらにｌｏｇ_２Ｎビット（図１、図９の場合はＮ＝４）分増加させるために、参照電圧（トップ側）、参照電圧（ボトム側）を、アナログ・ディジタル変換要素３８〜４１それぞれについて、
シフト電圧値ｖｌｓｂ＝ＶＬＳＢ／Ｎ
＝（ＶＲＴ−ＶＲＢ）／（２^ｎ×Ｎ）
ただし、ＶＲＴ：各アナログ・ディジタル変換要素の参照電圧の上限値
ＶＲＢ：各アナログ・ディジタル変換要素の参照電圧の下限値
ずつ電圧シフトさせていた。

これに対して、本第４の実施形態のアナログ・ディジタル変換回路においては、識別させるアナログ信号の電圧範囲をＮブロックに分割して、各アナログ・ディジタル変換要素３８〜４１にそれぞれのアナログ信号の電圧範囲におけるアナログ信号ＶＩＮの識別を分担させる。

つまり、本第４の実施形態のアナログ・ディジタル変換回路においては、Ｎ個（図１１の場合はＮ＝４）の各アナログ・ディジタル変換要素３８〜４１のビット数ｎ（図１１の場合はｎ＝３）よりも、合計ビット数をさらにｌｏｇ_２Ｎビット分増加させるために、参照電圧（トップ側）、参照電圧（ボトム側）を、第１から第４までのアナログ・ディジタル変換要素３８〜４１のうち第（ｉ＋１）番目｛ｉ＝１〜（Ｎ−１）｝のアナログ・ディジタル変換要素におけるシフト電圧値ｖｌｓｂ２として、
シフト電圧値ｖｌｓｂ２＝ＶＬＳＢ×２^ｎ
＝ＶＲＴｉ−ＶＲＢｉ
ただし、ＶＲＴｉ：第ｉ番目のアナログ・ディジタル変換要素の
参照電圧の上限値
ＶＲＢｉ：第ｉ番目のアナログ・ディジタル変換要素の
参照電圧の下限値
ずつ電圧シフトさせる。

すなわち、アナログ・ディジタル変換要素３８，３９，４０それぞれの基準電圧（ボトム側）とアナログ・ディジタル変換要素３９，４０，４１それぞれの基準電圧（トップ側）とを
ＶＲＢａ＝ＶＲＴｂ
ＶＲＢｂ＝ＶＲＴｃ
ＶＲＢｃ＝ＶＲＴｄ
の関係を満たすように与える。

この結果、いずれか１つのアナログ・ディジタル変換要素例えばアナログ・ディジタル変換要素３８だけでは、｛２^ｎ＝８｝レベルの識別しかできないにも関わらず、参照電圧をシフト電圧値ｖｌｓｂ２ずつ電圧シフトさせた４つのアナログ・ディジタル変換要素３８〜４１を用いることにより、｛２^ｎ×Ｎ＝３２｝レベルの識別が可能となる。つまり、ビット数で一般化して表現すると、それぞれｎビットのディジタル信号を出力するアナログ・ディジタル変換要素をＮ個利用することによって、ビット数をｎから（ｌｏｇ_２Ｎ）だけさらに増加させ、アナログ・ディジタル変換回路のビット数を合計（ｎ＋ｌｏｇ_２Ｎ）ビットに増加させることができる。

なお、以上に説明した各アナログ・ディジタル変換要素３８〜４１の参照電圧（トップ側）、参照電圧（ボトム側）を場合によっては外部から直接入力することも可能であり、その場合には、電圧発生器５８を省略することが可能である。

コード変換器５９は、アナログ・ディジタル変換要素３８〜４１それぞれの出力であるｎビットのディジタル信号（ａｏｆ，ａ２，ａ１，ａ０）〜（ｄｏｆ，ｄ２，ｄ１，ｄ０）を入力して、ｎビットよりも多いビット数のディジタル信号にコード変換して出力するものであり、本実施形態のアナログ・ディジタル変換回路においては、ディジタル信号Ｄ４〜Ｄ０として、ｎビットよりもｌｏｇ_２Ｎビット分増加させた合計（ｎ＋ｌｏｇ_２Ｎ）ビット（図１１の場合は５ビット）のバイナリデータにコード変換して出力する。

図１３は、図１１におけるコード変換器５９の入出力データの真理値表の一例を示すテーブルである。以降、図１３の真理値表を用いて、４つの３ビットアナログ・ディジタル変換要素３８〜４１の出力であるディジタルデータ（ａｏｆ，ａ２，ａ１，ａ０）〜（ｄｏｆ，ｄ２，ｄ１，ｄ０）に基づいて、どのようにして５ビットのディジタルデータを算出するかを詳細に説明する。

図１２で説明したように、アナログ信号ＶＩＮを変化させると、１つのアナログ・ディジタル変換要素例えばアナログ・ディジタル変換要素３８はディジタル信号を８通りしか出力しないが、参照電圧の電圧レベルをシフト電圧値ｖｌｓｂ２ずつ電圧シフトさせた４つのアナログ・ディジタル変換要素３８〜４１それぞれの出力を組み合わせると、合計３２通りのディジタル信号が出力されていることになる。この３２通りのディジタルデータを一覧表に表示した結果が、図１３左側の列に示す「コード変換器入力」列であり、一方、３２通りの該ディジタルデータそれぞれを判別可能なディジタルデータとして循環的に変化させて出力するコードの一例が、図１３右側の列に示す「コード変換器出力」である。

ここで、アナログ信号ＶＩＮの電圧が一番高い場合に現れるデータを１行目に、アナログ信号ＶＩＮの電圧が一番低い場合に現れるデータを３２行目に記載している。アナログ信号ＶＩＮを高い電圧から低い電圧に連続的に変化させると、図１３のコード変換器入力データは１行目から３２行目まで順番に変化する。

つまり、アナログ信号ＶｌＮの電圧レベルが（ＶＲＴａ−ＶＬＳＢ）よりも高い場合には、図１２に示すように、コード変換器５９に入力されるディジタル信号（ａｏｆ，ａ２，ａ１，ａ０）〜（ｄｏｆ，ｄ２，ｄ１，ｄ０）はすべて“０”となる。アナログ信号ＶＩＮの電圧レベルを下げて行くと、アナログ信号ＶｌＮの電圧レベルが（ＶＲＢａ−ＶＬＳＢ）を下回るまで、単位電圧幅ＶＬＳＢの変化ごとに、アナログ・ディジタル変換要素３８の出力であるディジタル信号（ａｏｆ，ａ２，ａ１，ａ０）が変化する。８状態が出力された後、アナログ信号ＶｌＮの電圧レベルが（ＶＲＢａ−ＶＬＳＢ）つまり（ＶＲＴｂ−ＶＬＳＢ）を下回ると、アナログ・ディジタル変換要素３８の出力であるディジタル信号（ａｏｆ，ａ２，ａ１，ａ０）は、すべて“１”となる。

以降、同様に、アナログ信号ＶＩＮの電圧レベルが（ＶＲＴｂ−ＶＬＳＢ）から（ＶＲＢｂ−ＶＬＳＢ）を下回るまで、アナログ・ディジタル変換要素３９の出力であるディジタル信号（ｂｏｆ，ｂ２，ｂ１，ｂ０）が８状態、さらに、アナログ信号ＶＩＮの電圧レベルが（ＶＲＴｃ−ＶＬＳＢ）から（ＶＲＢｃ−ＶＬＳＢ）を下回るまで、アナログ・ディジタル変換要素４０の出力であるディジタル信号（ｃｏｆ，ｃ２，ｃ１，ｃ０）が８状態、さらに、アナログ信号ＶＩＮの電圧レベルが（ＶＲＴｄ−ＶＬＳＢ）から（ＶＲＢｄ−ＶＬＳＢ）を下回るまで、アナログ・ディジタル変換要素４１の出力であるディジタル信号（ｄｏｆ，ｄ２，ｄ１，ｄ０）が８状態、それぞれ変化して出力され、（ＶＲＢｄ−ＶＬＳＢ）を下回って、コード変換器５９に入力されるディジタル信号（ａｏｆ，ａ２，ａ１，ａ０）〜（ｄｏｆ，ｄ２，ｄ１，ｄ０）が、すべて“１”となるまで、｛２^ｎ×Ｎ＝２^３×４＝３２｝通りのコードが出現する。

コード変換器５９は、アナログ・ディジタル変換要素３８〜４１の出力であるディジタル信号（ａｏｆ，ａ２，ａ１，ａ０）〜（ｄｏｆ，ｄ２，ｄ１，ｄ０）の３２通りのコードを、例えば図１３の真理値表に従って、３２通りの“０００００”〜“１１１１１”（２進数表示）の循環的に変化するバイナリデータに変換して出力する。ただし、図１３の真理値表は、あくまでも一例であり、３２通りの状態を判別することができる任意のコード（バイナリコード、グレイコード、等）を利用することができる。

図１４は、図１１におけるコード変換器５９のより具体的な実現例を示すブロック構成図である。図１４のコード変換器５９の回路構成は、本構成に限るものではないが、図１３の真理価表の出力例を、小さい規模（低消費電力）で実現する場合の回路構成の一例を示している。図１４において、６０は論理回路３、６１はセレクタである。

図１４のコード変換器５９は、Ｎ個のアナログ・ディジタル変換要素３８〜４１のうち、参照電圧を最も低く設定したアナログ・ディジタル変換要素を除く残りの（Ｎ−１）個のアナログ・ディジタル変換要素それぞれが出力するオーバーフロー信号の論理演算を行った結果に基づいて、Ｎ個のアナログ・ディジタル変換要素３８〜４１のいずれかを選択して、選択した該アナログ・ディジタル変換要素が出力するｎビットのディジタル信号を当該アナログ・ディジタル変換回路の下位ｎビットのディジタル信号として出力し、かつ、オーバーフロー信号の論理演算の結果を当該アナログ・ディジタル変換回路の上位ｌｏｇ_２Ｎビットのディジタル信号にコード変換して出力するものである。

つまり、図１３に示すように、各アナログ・ディジタル変換要素３８〜４０のオーバーフロー信号（ａｏｆ，ｂｏｆ，ｃｏｆ）は、アナログ信号ＶＩＮが、Ｎブロックの電圧範囲のどこにあるか（つまり、Ｎ＝４個のアナログ・ディジタル変換要素３８〜４１のうち、どのアナログ・ディジタル変換要素が、図１３の破線枠に示すアナログ信号ＶＩＮの状態を判別しているか）に関する情報を含んでいる。論理回路３ ６０は、Ｎ個（図１３の場合はＮ＝４）のアナログ・ディジタル変換要素３８〜４１のうち、参照電圧を最も低く設定した第４のアナログ・ディジタル変換要素４１を除く残りの（Ｎ−１）個のアナログ・ディジタル変換要素３８〜４０のオーバーフロー信号（ａｏｆ，ｂｏｆ，ｃｏｆ）を入力して、Ｎ＝４個のアナログ・ディジタル変換要素３８〜４１のうち、どのアナログ・ディジタル変換要素がアナログ信号ＶＩＮの状態を判別しているかを示す情報をｌｏｇ_２Ｎビットのデータとして出力する。

セレクタ６１は、論理回路３ ６０の論理演算結果である判別情報つまりｌｏｇ_２Ｎビットのデータを基にして、Ｎ＝４個のアナログ・ディジタル変換要素３８〜４１のうち、アナログ信号ＶＩＮの状態を判別しているアナログ・ディジタル変換要素の出力を、コード変換器５９の下位３ビットの出力であるディジタル信号Ｄ２〜Ｄ０として選択して出力する。また、論理回路３ ６０の出力の判別情報つまりｌｏｇ_２Ｎビットのデータは、アナログ信号ＶＩＮが、Ｎブロックの電圧範囲のどこにあるかを与える情報であることから、コード変換器５９の上位２ビットの出力であるディジタル信号Ｄ４，Ｄ３としてそのまま出力する。

図１５は、図１４における論理回路３ ６０の入出力データの真理値表の一例を示すテーブルである。図１５の真理値表に示すように、Ｎ個のアナログ・ディジタル変換要素３８〜４１のうち、参照電圧を最も低く設定した第４のアナログ・ディジタル変換要素４１を除く残りの（Ｎ−１）個のアナログ・ディジタル変換要素３８〜４０のオーバーフロー信号（ａｏｆ，ｂｏｆ，ｃｏｆ）を論理回路３ ６０へ入力することにより、論理回路３ ６０への入力データである各アナログ・ディジタル変換要素３８〜４０それぞれが出力するオーバーフロー信号（ａｏｆ，ｂｏｆ，ｃｏｆ）の組合せとして得られるＮ種類のディジタルデータから、選択すべきアナログ・ディジタル変換要素を指定するコードとして、すなわち、どのアナログ・ディジタル変換要素がアナログ信号ＶＩＮの状態を判別しているかを示す論理回路３ ６０の出力データとして、循環的に変化するｌｏｇ_２Ｎビットのバイナリコードにコード変換することによって、ディジタル信号Ｄ４，Ｄ３を一意に決定することができる。

すなわち、例えば、各アナログ・ディジタル変換要素３８〜４０のオーバーフロー信号（ａｏｆ，ｂｏｆ，ｃｏｆ）がすべて“０”の場合は、図１３に示すように、第１のアナログ・ディジタル変換要素３８の出力であるディジタル信号（ａ２，ａ１，ａ０）が、アナログ信号ＶＩＮの状態を判別しているディジタルデータであるので、ディジタル信号Ｄ４，Ｄ３は、“００”であり、アナログ・ディジタル変換要素３８のオーバーフロー信号ａｏｆのみが“１”の場合は、第２のアナログ・ディジタル変換要素３９の出力であるディジタル信号（ｂ２，ｂ１，ｂ０）が、アナログ信号ＶＩＮの状態を判別しているディジタルデータであるので、ディジタル信号Ｄ４，Ｄ３は、“０１”である。

図１６は、図１４におけるセレクタ６１の入出力データの真理値表の一例を示すテーブルである。論理回路３ ６０から入力される判別情報つまりディジタル信号Ｄ４，Ｄ３のデータを基にして、４つのアナログ・ディジタル変換要素３８〜４１それぞれの出力であるディジタル信号（ａ２，ａ１，ａ０）〜（ｄ２，ｄ１，ｄ０）のうち、アナログ信号ＶＩＮの状態を判別しているアナログ・ディジタル変換要素の出力であるディジタル信号を、アナログ・ディジタル変換回路の下位３ビットのディジタル信号Ｄ２〜Ｄ０として選択して出力する。

以上のように、４個のアナログ・ディジタル変換要素３８〜４１それぞれの出力である３ビットのディジタル信号（ａｏｆ，ａ２，ａ１，ａ０）〜（ｄｏｆ，ｄ２，ｄ１，ｄ０）を入力して、本発明のアナログ・ディジタル変換回路の出力であるディジタル信号Ｄ４〜Ｄ０として、５ビットに拡張したバイナリデータを出力することができる。

遅延回路９９は、図１１に示すように、４個のアナログ・ディジタル変換要素３８〜４１のうち、参照電圧（トップ側、ボトム側）が最も低い第４のアナログ・ディジタル変換要素４１のオーバーフロー信号ｄｏｆに適切な遅延を与え、当該アナログ・ディジタル変換回路のオーバーフロー信号ＯＦとして出力する。オーバーフロー信号ＯＦは、本アナログ・ディジタル変換回路がオーバーフロー（オーバーレンジとも言う）しているか否かの状態を出力するものである。ここで、遅延回路９９は、コード変換器４２から出力される５ビットのディジタル信号Ｄ４〜Ｄ０とオーバーフロー信号とのタイミングを一致させるために挿入されている。

なお、以上の説明においては、図１２の説明図および図１３の真理値表に示すように、アナログ信号ＶＩＮの基準となる電圧の電圧レベルが、つまり、アナログ・ディジタル変換回路の出力であるディジタル信号Ｄ４〜Ｄ０がすべてゼロになるアナログ信号ＶＩＮの電圧レベルが、高い側（トップ側）にあるものとして説明した。

しかしながら、本発明はかかる場合に限るものではなく、アナログ信号ＶＩＮの基準となる電圧について、ボトム側をグランドに合わせて設定するようにしても良い。かかる場合には、電圧の高低に関する説明は、前述した説明とは逆になり、例えば、コード変換器５９の出力であるディジタル信号Ｄ４〜Ｄ０のうち、下位３ビットＤ２〜Ｄ０は、参照電圧を最も低くではなく逆に最も高く設定したアナログ・ディジタル変換要素を除く残りの３個のアナログ・ディジタル変換要素それぞれが出力するオーバーフロー信号の論理演算を行った結果に基づいて、いずれかのアナログ・ディジタル変換要素を選択して、選択した該アナログ・ディジタル変換要素が出力する３ビットの出力ディジタル信号ｄ２〜ｄ０をそのまま利用することになる。

以上に詳細に説明したように、本第４の実施形態のアナログ・ディジタル変換回路は、ｎビットのアナログ・ディジタル変換要素をＮ個利用して、直列的に各アナログ・ディジタル変換要素を電圧方向にインタリーブ動作させることによって、ビット数を、ｎビットからｌｏｇ_２Ｎビット分増加させ、合計（ｎ＋ｌｏｇ_２Ｎ）ビットに増加させた多ビットのアナログ・ディジタル変換回路として構成することができる。さらに、低速のフォールディング回路を利用しないので、サンプルレートを保ったまま、アナログ・ディジタル変換回路の出力であるディジタル信号の下位ビットを得ることができる。また、クロック分配移相器を利用しないので、低コストを図ることができる。

また、本第４の実施形態は、第１の実施形態、第２の実施形態と比較して、各アナログ・ディジタル変換要素３８〜４１への参照電圧の配線数を削減することができるので、実装の簡易化、低コスト化を図ることも可能である。

（第５の実施形態）
図１７は、アナログ・ディジタル変換回路の第５の実施形態の構成（電圧インタリーブ・直列型・電圧発生器省略型）を示すブロック構成図である。図１７において、１はクロック信号ＣＬＫ入力端子、２はアナログ信号ＶＩＮ入力端子、３は参照電圧（トップ側）ＶＲＴ入力端子、４は参照電圧（ボトム側）ＶＲＢ入力端子、５〜９はディジタル信号Ｄ４〜Ｄ０出力端子、１０はオーバーフロー信号ＯＦ出力端子、３５はアンプ、３７はクロック分配器、３８〜４１は第１〜第４のアナログ・ディジタル変換要素、５９はコード変換器、９９は遅延回路である。

本第５の実施形態は、第４の実施形態に示した図１１における電圧発生回路５８を取り去り、アナログ・ディジタル変換要素３８，３９，４０それぞれの基準電圧（ボトム側）とアナログ・ディジタル変換要素３９，４０，４１それぞれの基準電圧（トップ側）とを直接接続している点、つまり、ＶＲＢａとＶＲＴｂとを、ＶＲＢｂとＶＲＴｃとを、ＶＲＢｃとＶＲＴｄとを、それぞれ、物理的に接続した点で、第４の実施形態の場合とは異なる。

第４の実施形態においては、電圧発生器５８において、Ｎ個のｎビットアナログ・ディジタル変換要素の参照電圧（ＶＲＴａ，ＶＲＢａ，ＶＲＴｂ，ＶＲＢｂ，ＶＲＴｃ，ＶＲＢｃ，ＶＲＴｄ，ＶＲＢｄ）をそれぞれ発生させることにより、（ｎ＋ｌｏｇ_２Ｎ）ビットのアナログ・ディジタル変換回路を実現していた。

これに対して、本第５の実施形態においては、アナログ・ディジタル変換要素３８〜４１それぞれの参照電圧について、直接接続し合うことにより、
ＶＲＢａ＝ＶＲＴｂ
ＶＲＢｂ＝ＶＲＴｃ
ＶＲＢｃ＝ＶＲＴｄ
の関係を満たすように決定するので、同一の電圧値の参照電圧を物理的に接続することによって、配線数を減少させることができる。つまり、本第５の実施形態においては、前述のように、ＶＲＢａとＶＲＴｂとを、ＶＲＢｂとＶＲＴｃとを、ＶＲＢｃとＶＲＴｄとをそれぞれ物理的に接続している。

さらに、各アナログ・ディジタル変換要素３８〜４１が図１９に示したようなフラッシュ型である場合には、ＶＲＴａとＶＲＢａとの間、ＶＲＴｂとＶＲＢｂとの間、ＶＲＴｃとＶＲＢｃとの間、ＶＲＴｄとＶＲＢｄとの間は、抵抗ラダー回路によって実現されている。

したがって、参照電圧（トップ側）ＶＲＴ入力端子３、参照電圧（ボトム側）ＶＲＢ入力端子４の外部から、第１のアナログ・ディジタル変換要素３８のＶＲＴａと第１のアナログ・ディジタル変換要素４１のＶＲＢｄとに参照電圧を印加することにより、その他の参照電圧（ＶＲＢａ，ＶＲＴｂ，ＶＲＢｂ，ＶＲＴｃ，ＶＲＢｃ，ＶＲＴｄ）を、前述の抵抗ラダー回路の分圧動作によって、自動的に与えることができる。この結果、フラッシュ型のアナログ・ディジタル変換要素として構成する本第５の実施形態においては、第４の実施形態で利用した電圧発生器５８を除去することができる。

本第５の実施形態は、電圧発生器を省略することができ、各アナログ・ディジタル変換要素３８〜４１への参照電圧の配線を減少することができるため、実装の簡易化、低コスト化を図ることが可能である。

（第６の実施形態）
図１８は、アナログ・ディジタル変換回路の第６の実施形態の構成（電圧インタリーブ・直列型・アナログ信号入力電圧レベルシフト型）を示すブロック構成図である。図１８において、１はクロック値号ＣＬＫ入力端子、２はアナログ信号ＶＩＮ入力端子、３は参照電圧（トップ側）ＶＲＴ入力端子、４は参照電圧（ボトム側）ＶＲＢ入力端子、５〜９はディジタル信号Ｄ４〜Ｄ０出力端子、１０はオーバーフロー信号ＯＦ出力端子、３７はクロック分配器、３８〜４１は第１〜第４のアナログ・ディジタル変換要素、５７はレベルシフト付アンプ、５９はコード変換器、９９は遅延回路である。

本第６の実施形態のアナログ・ディジタル変換回路は、第４の実施形態で用いた電圧発生器５８およびアンプ３５の代わりに、レベルシフト付アンプ５７を備える点が異なる。第４の実施形態においては、電圧発生器５８から、Ｎ個のｎビットアナログ・ディジタル変換要素３８〜４１に異なる参照電圧（ＶＲＴａ，ＶＲＴｂ，ＶＲＴｃ，ＶＲＴｄ，ＶＲＢａ，ＶＲＢｂ，等）を与えることにより、（ｎ＋ｌｏｇ_２Ｎ）ビットのアナログ・ディジタル変換回路を実現していた。

これに対して、本第６の実施形態においては、Ｎ個のｎビットアナログ・ディジタル変換要素３８〜４１の参照電圧を共通としながら、各アナログ・ディジタル変換要素３８〜４１に入力するアナログ信号（ＶＩＮａ，ＶＩＮｂ，ＶＩＮｃ，ＶＩＮｄ）の直流成分の電圧レベルをそれぞれ（２^ｎ×ＶＬＳＢ）ずつ、つまり、参照電圧の上限値と参照電圧の下限値との間の電圧差ずつ、ずらすことによって、（ｎ＋ｌｏｇ_２Ｎ）ビットのアナログ・ディジタル変換回路を実現する。

つまり、アナログ・ディジタル変換要素３８〜４１の参照電圧（トップ側）、参照電圧（ボトム側）を同一の電圧レベルに設定して動作させるとともに、レベルシフト付アンプ５７において、アナログ・ディジタル変換要素３８〜４１それぞれに入力するアナログ信号の直流成分の電圧レベルを、第１から第４までのアナログ・ディジタル変換要素３８〜４１のうち第（ｉ＋１）番目｛ｉ＝１〜（Ｎ−１）｝のアナログ・ディジタル変換要素におけるシフト電圧値ｖｌｓｂ２として、
シフト電圧値ｖｌｓｂ２＝ＶＬＳＢ×２^ｎ
＝ＶＲＴｉ−ＶＲＢｉ
ただし、ＶＲＴｉ：第ｉ番目のアナログ・ディジタル変換要素の
参照電圧の上限値
ＶＲＴｉ：第ｉ番目のアナログ・ディジタル変換要素の
参照電圧の下限値
ずつ電圧シフトさせる。

図１８において、レベルシフト付アンプ５７は、アナログ信号ＶＩＮを入力し、その直流成分の電圧レベルがそれぞれ（２^ｎ×ＶＬＳＢ）ずつ異なるアナログ信号（ＶＩＮａ，ＶＩＮｂ，ＶＩＮｃ，ＶＩＮｄ）を発生する。例えば、
ＶＩＮａ＝ＶＩＮ
ＶＩＮｂ＝ＶＩＮａ＋２^ｎ×ＶＬＳＢ
＝ＶＩＮａ＋（ＶＲＴａ−ＶＲＢａ）
ＶＩＮｃ＝ＶＩＮｂ＋２^ｎ×ＶＬＳＢ
＝ＶＩＮｂ＋（ＶＲＴｂ−ＶＲＢｂ）
ＶＩＮｄ＝ＶＩＮｃ＋２^ｎ×ＶＬＳＢ
＝ＶＩＮｃ＋（ＶＲＴｃ−ＶＲＢｃ）
とすれば良い。

また、図１８のコード変換器５９は、Ｎ個のアナログ・ディジタル変換要素３８〜４１のうち、アナログ信号ＶＩＮの直流成分の電圧レベルを最も高く設定したアナログ・ディジタル変換要素を除く残りの（Ｎ−１）個のアナログ・ディジタル変換要素それぞれが出力するオーバーフロー信号の論理演算を行った結果に基づいて、Ｎ個のアナログ・ディジタル変換要素３８〜４１のいずれかを選択して、選択した該アナログ・ディジタル変換要素が出力するｎビットのディジタル信号を当該アナログ・ディジタル変換回路の下位ｎビットのディジタル信号として出力し、かつ、オーバーフロー信号の論理演算の結果を当該アナログ・ディジタル変換回路の上位ｌｏｇ_２Ｎビットのディジタル信号にコード変換して出力するものである。ここで、上位ｌｏｇ_２Ｎビットのディジタル信号にコード変換する論理演算は、例えば第４の実施形態の図１５に示すような真理値表の入出力関係が得られる論理演算回路によって構成すれば良い。

なお、レベルシフト付アンプ５７における直流成分の電圧レベルのレベルシフトは、エミッタフォロアやソースフォロアなどの能動素子によるレベルシフトや、バイアスティーなどのパッシブ素子によるレベルシフトによって実現することができる。また、レベルシフト付アンプ５７は、トラックホールド機能やサンプルホールド機能を有していても良いし、また、場合によっては、レベルシフト付アンプ５７を当該アナログ・ディジタル変換回路の外部に配置して、各アナログ・ディジタル変換要素それぞれに異なる直流成分の電圧レベルを重畳したアナログ信号を入力させるようにしても良い。

以上のような回路構成を用いることによって、本第６の実施形態においても、第４の実施形態の場合と同一の多ビット化したディジタル信号を出力することができる。

なお、以上の説明においては、アナログ信号ＶＩＮの基準となる電圧の電圧レベルが、第４の実施形態の場合と同様、高い側（トップ側）にあるものとして説明したが、かかる場合に限るものではなく、アナログ信号ＶＩＮの基準となる電圧のボトム側をグランドに合わせて設定するようにしても良い。かかる場合には、電圧の高低に関する説明は、前述した説明とは逆になり、例えば、コード変換器５９の出力であるディジタル信号Ｄ４〜Ｄ０のうち、下位３ビットＤ２〜Ｄ０は、アナログ信号ＶＩＮの直流成分の電圧レベルを最も高くではなく逆に最も低く設定したアナログ・ディジタル変換要素を除く残りの３個のアナログ・ディジタル変換要素それぞれが出力するオーバーフロー信号の論理演算を行った結果に基づいて、いずれかのアナログ・ディジタル変換要素を選択して、選択した該アナログ・ディジタル変換要素が出力する３ビットの出力ディジタル信号ｄ２〜ｄ０をそのまま利用することになる。

第６の実施形態は、各アナログ・ディジタル変換要素４８〜５１への参照電圧の配線を共通化することができるため、実装の簡易化、低コスト化を図ることが可能である。

（本発明によって生じる効果）
以上に詳細に説明したように、本発明に係るアナログ・ディジタル変換回路においては、クロック分配移相器を用いることなく、サンプルレートとビット数とのトレードオフの関係を緩和させることにより、光通信システムにおけるディジタル信号処理において要求される高いサンプルレート、幅広いビット数の要求を同時に満たすアナログ・ディジタル変換回路を低コストで提供することが可能になる。

アナログ・ディジタル変換回路の第１の実施形態の構成（電圧インタリーブ・並列型・基本型）を示すブロック構成図である。 電圧発生器の各出力電圧（ＶＲＴａ，ＶＲＢａ，ＶＲＴｂ．ＶＲＢｂ，ＶＲＴｃ，ＶＲＢｃ，ＶＲＴｄ，ＶＲＢｄ）の関係を示す説明図である。 図１におけるコード変換器の入出力データの真理値表の一例を示すテーブルである。 図１におけるコード変換器のより具体的な実現例を示すブロック構成図である。 図４におけるコード変換器の入出力データおよび内部データの真理値表の一例を示すテーブルである。 図４に示すコード変換器において拡張最下位ビットから下位２ビットのディジタルデータを得るための論理回路１の入出力データの真理値表の一例を示すテーブルである。 図４における論理回路１のより具体的な実現例を示すブロック構成図である。 図７における論理回路２の入出力データの真理値表の一例を示すテーブルである。 アナログ・ディジタル変換回路の第２の実施形態の構成（電圧インタリーブ・並列型・拡張最下位ビット出力型）を示すブロック構成図である。 アナログ・ディジタル変換回路の第３の実施形態の構成（電圧インタリーブ・並列型・入力アナログ信号電圧レベルシフト型）を示すブロック構成図である。 アナログ・ディジタル変換回路の第４の実施形態の構成（電圧インタリーブ・直列型・基本型）を示すブロック構成図である。 電圧発生器の各出力電圧（ＶＲＴａ，ＶＲＢａ，ＶＲＴｂ，ＶＲＢｂ，ＶＲＴｃ，ＶＲＢｃ，ＶＲＴｄ，ＶＲＢｄ）の関係を示す説明図である。 図１１におけるコード変換器の入出力データの真理値表の一例を示すテーブルである。 図１１におけるコード変換器のより具体的な実現例を示すブロック構成図である。 図１４における論理回路３の入出力データの真理値表の一例を示すテーブルである。 図１４におけるセレクタの入出力データの真理値表の一例を示すテーブルである。 アナログ・ディジタル変換回路の第５の実施形態の構成（電圧インタリーブ・直列型・電圧発生器省略型）を示すブロック構成図である。 アナログ・ディジタル変換回路の第６の実施形態の構成（電圧インタリーブ・直列型・入力アナログ信号電圧レベルシフト型）を示すブロック構成図である。 アナログ・ディジタル変換回路の第１の従来例の構成（フラッシュ型）を示すブロック構成図である。 アナログ・ディジタル変換回路の第１の従来例の動作を示す説明図である。 アナログ・ディジタル変換回路の第２の従来例の構成（フォールディング型）を示すブロック構成図である。 アナログ・ディジタル変換回路の第３の従来例の構成（タイムインタリーブ型）を示すブロック構成図である。

符号の説明

１…クロック信号ＣＬＫ入力端子、２…アナログ信号ＶＩＮ入力端子、３…参照電圧（トップ側）ＶＲＴ入力端子、４…参照電圧（ボトム側）ＶＲＢ入力端子、５〜９…ディジタル信号Ｄ４〜Ｄ０出力端子、１０…オーバーフロー信号ＯＦ出力端子、１１…抵抗ラダー、１２…クロック分配器、１３〜２０…電圧比較器、２１…エンコーダ、２３…クロック分配移相器、２４…アンプ、２５〜２８…第１〜第４のアナログ・ディジタル変換要素、２９…セレクタ、３０…アンプ、３１…クロック分配器、３２…第１のアナログ・ディジタル変換要素ＡＤＣ＿ａ、３３…フォールディング回路、３４…第２のアナログ・ディジタル変換要素ＡＤＣ＿ｂ、３５…アンプ、３６…電圧発生器、３７…クロック分配器、３８〜４１…第１〜第４のアナログ・ディジタル変換要素、４２…コード変換器、４３〜４６…排他的論理和ゲート（排他的論理和回路）、４７…論理回路１、４８〜５１…第１〜第４のアナログ・ディジタル変換要素、５２…コード変換器、５３〜５５…排他的論理和ゲート（排他的論理和回路）、５６…論理回路２、５７…レベルシフト付アンプ、５８…電圧発生器、５９…コード変換器、６０…論理回路３、６１…セレクタ、９９…遅延回路。

Claims (14)

1. アナログ信号を参照電圧に基づいてｎビット（ｎ：自然数）のディジタル信号に変換するＮ個（Ｎ：自然数）のアナログ・ディジタル変換要素と、Ｎ個の前記アナログ・ディジタル変換要素それぞれが出力するｎビットのディジタル信号を組み合わせてコード変換したディジタル信号を出力するコード変換器とを少なくも備えたアナログ・ディジタル変換回路であって、Ｎ個の前記アナログ・ディジタル変換要素それぞれが、同一位相のクロックで、かつ、それぞれの前記参照電圧をあらかじめ定めたシフト電圧値ずつ電圧シフトさせて動作し、前記コード変換器が、Ｎ個の前記アナログ・ディジタル変換要素それぞれが出力するｎビットのディジタル信号を組み合わせて、ｎビットよりも多いビット数のディジタル信号にコード変換することを特徴とするアナログ・ディジタル変換回路。
2. アナログ信号を参照電圧に基づいてｎビット（ｎ：自然数）のディジタル信号に変換するＮ個（Ｎ：自然数）のアナログ・ディジタル変換要素と、Ｎ個の前記アナログ・ディジタル変換要素それぞれが出力するｎビットのディジタル信号を組み合わせてコード変換したディジタル信号を出力するコード変換器とを少なくも備えたアナログ・ディジタル変換回路であって、Ｎ個の前記アナログ・ディジタル変換要素それぞれが、同一位相のクロックで、かつ、それぞれに入力される前記アナログ信号の直流成分の電圧レベルをあらかじめ定めたシフト電圧値ずつ電圧シフトさせて動作し、前記コード変換器が、Ｎ個の前記アナログ・ディジタル変換要素それぞれが出力するｎビットのディジタル信号を組み合わせて、ｎビットよりも多いビット数のディジタル信号にコード変換することを特徴とするアナログ・ディジタル変換回路。
3. 請求項１または２に記載のアナログ・ディジタル変換回路において、前記コード変換器は、Ｎ個の前記アナログ・ディジタル変換要素それぞれが出力するｎビットのディジタル信号を組み合わせることにより、（ｎ＋ｌｏｇ_２Ｎ）ビットのディジタル信号にコード変換することを特徴とするアナログ・ディジタル変換回路。
4. 請求項３に記載のアナログ・ディジタル変換回路において、前記コード変換器が、Ｎ個の前記アナログ・ディジタル変換要素のうち、前記参照電圧を最も低くまたは最も高く設定した前記アナログ・ディジタル変換要素、もしくは、前記アナログ信号の直流成分の電圧レベルを最も高くまたは最も低く設定した前記アナログ・ディジタル変換要素が出力するｎビットのディジタル信号を、当該アナログ・ディジタル変換回路の上位ｎビットとして、そのまま出力し、かつ、Ｎ個の前記アナログ・ディジタル変換要素それぞれが出力するｎビットのディジタル信号のうち最下位ビットのディジタル信号とオーバーフロー信号との論理演算を行うことにより、当該アナログ・ディジタル変換回路の下位ｌｏｇ_２Ｎビットのディジタル信号にコード変換して出力することを特徴とするアナログ・ディジタル変換回路。
5. 請求項４に記載のアナログ・ディジタル変換回路において、当該アナログ・ディジタル変換回路の下位ｌｏｇ_２Ｎビットのディジタル信号にコード変換する前記論理演算として、Ｎ個の前記アナログ・ディジタル変換要素のうち、前記参照電圧を最も低くまたは最も高く設定した前記アナログ・ディジタル変換要素、もしくは、前記アナログ信号の直流成分の電圧レベルを最も高くまたは最も低く設定した前記アナログ・ディジタル変換要素を除く残りの（Ｎ−１）個の前記アナログ・ディジタル変換要素それぞれごとにそれぞれが出力するディジタル信号の最下位ビットとオーバーフロー信号との排他的論理和演算結果それぞれと、前記参照電圧を最も低くまたは最も高く設定した前記アナログ・ディジタル変換要素、もしくは、前記アナログ信号の直流成分の電圧レベルを最も高くまたは最も低く設定した前記アナログ・ディジタル変換要素が出力するディジタル信号の最下位ビットとオーバーフロー信号との排他的論理和演算結果とを、さらに排他的論理和演算を行うことにより得られるＮ種類のディジタルデータを、循環的に変化するｌｏｇ_２Ｎのバイナリコードに変換することを特徴とするアナログ・ディジタル変換回路。
6. 請求項３に記載のアナログ・ディジタル変換回路において、前記コード変換器が、Ｎ個の前記アナログ・ディジタル変換要素のうち、前記参照電圧を最も低くまたは最も高く設定した前記アナログ・ディジタル変換要素、もしくは、前記アナログ信号の直流成分の電圧レベルを最も高くまたは最も低く設定した前記アナログ・ディジタル変換要素を除く残りの（Ｎ−１）個の前記アナログ・ディジタル変換要素それぞれが出力するオーバーフロー信号の論理演算を行った結果に基づいて、Ｎ個の前記アナログ・ディジタル変換要素のいずれかを選択して、選択した該アナログ・ディジタル変換要素が出力するｎビットのディジタル信号を当該アナログ・ディジタル変換回路の下位ｎビットのディジタル信号として出力し、かつ、前記オーバーフロー信号の論理演算の結果を当該アナログ・ディジタル変換回路の上位ｌｏｇ_２Ｎビットのディジタル信号にコード変換して出力することを特徴とするアナログ・ディジタル変換回路。
7. 請求項６に記載のアナログ・ディジタル変換回路において、当該アナログ・ディジタル変換回路の上位ｌｏｇ_２Ｎビットのディジタル信号にコード変換する前記論理演算として、前記参照電圧を最も低くまたは最も高く設定した前記アナログ・ディジタル変換要素、もしくは、前記アナログ信号の直流成分の電圧レベルを最も高くまたは最も低く設定した前記アナログ・ディジタル変換要素を除く残りの(Ｎ−１)個の前記アナログ・ディジタル変換要素それぞれが出力するオーバーフロー信号の組合せとして得られるＮ種類のディジタルデータを、Ｎ個の前記アナログ・ディジタル変換要素のうち選択すべき前記アナログ・ディジタル変換要素を指定するコードとして循環的に変化するｌｏｇ_２Ｎビットのバイナリコードに変換することを特徴とするアナログ・ディジタル変換回路。
8. 請求項１ないし７のいずれかに記載のアナログ・ディジタル変換回路において、Ｎ個の前記アナログ・ディジタル変換要素それぞれの前記参照電圧の上限値と下限値との間の電圧差を同一の値に設定して動作させ、かつ、Ｎ個の前記アナログ・ディジタル変換要素それぞれの前記シフト電圧値ｖｌｓｂを、
   シフト電圧値ｖｌｓｂ＝（ＶＲＴ−ＶＲＢ）／（２^ｎ×Ｎ）
   ただし、ＶＲＴ：各アナログ・ディジタル変換要素の参照電圧の上限値
   ＶＲＢ：各アナログ・ディジタル変換要素の参照電圧の下限値
   とすることを特徴とするアナログ・ディジタル変換回路。
9. 請求項１ないし７のいずれかに記載のアナログ・ディジタル変換回路において、第（ｉ＋１）番目｛ｉ＝１〜（Ｎ−１）｝の前記アナログ・ディジタル変換要素における前記シフト電圧値ｖｌｓｂ２を、
   シフト電圧値ｖｌｓｂ２＝ＶＲＴｉ−ＶＲＢｉ
   ただし、ＶＲＴｉ：第ｉ番目のアナログ・ディジタル変換要素の
   参照電圧の上限値
   ＶＲＢｉ：第ｉ番目のアナログ・ディジタル変換要素の
   参照電圧の下限値
   とすることを特徴とするアナログ・ディジタル変換回路。
10. 請求項１ないし９のいずれかに記載のアナログ・ディジタル変換回路において、前記参照電圧をＮ個の前記アナログ・ディジタル変換要素に分配する電圧発生器を備えていることを特徴とするアナログ・ディジタル変換回路。
11. 請求項１ないし１０のいずれかに記載のアナログ・ディジタル変換回路において、前記アナログ信号をＮ個の前記アナログ・ディジタル変換要素に分配するアンプを備えていることを特徴とするアナログ・ディジタル変換回路。
12. 請求項１１に記載のアナログ・ディジタル変換回路において、前記アンプが、サンプル＆ホールドアンプまたはトラック＆ホールドアンプであることを特徴とするアナログ・ディジタル変換回路。
13. 請求項１ないし１２のいずれかに記載のアナログ・ディジタル変換回路において、少なくとも、Ｎ個の前記アナログ・ディジタル変換要素を複数のチップに分割して実装することを特徴とするアナログ・ディジタル変換回路。
14. 請求項１ないし１３のいずれかに記載のアナログ・ディジタル変換回路において、Ｎ個の前記アナログ・ディジタル変換要素それぞれが、アナログ信号をｎビットのディジタル信号とオーバーフロー信号とに変換する回路と、ｎビットの前記ディジタル信号のうち最下位ビットのディジタル信号と前記オーバーフロー信号との排他的論理和を演算する回路とを含んで構成されていることを特徴とするアナログ・ディジタル変換回路。

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