DE2903718A1

DE2903718A1 - Analog/digital-wandleranordnung fuer eine digitale belichtungsregelung einer fotografischen kamera

Info

Publication number: DE2903718A1
Application number: DE19792903718
Authority: DE
Inventors: Wolfgang Ruf; Eduard Wagensonner
Original assignee: Agfa Gevaert AG
Current assignee: Agfa Gevaert AG
Priority date: 1979-01-31
Filing date: 1979-01-31
Publication date: 1980-08-14
Also published as: US4314235A

Description

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LEVERKUSEN

OAMERA-wERK München

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CW 2220.8 PO - 3 - 30-01.79

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Analog/Digital-Wajidleranordnung für eine digitale Belichtungsregelung einer fotografischen Kamera

Die Erfindung bezieht sich aif .eine Analog/Digital-Wandleranordmmg für eine digitale Belichtungsregelung einer fotografischen oder kinematografischen Kamera. Bei einer derartigen Belichtungsregelung wird das Helligkeitssignal eines Fotoempfangers zunächst mittels eines Analog/Digital-Wandlers in einen digitalen Wert umgewandelt, worauf eine Zeitintegralbildung' durch schnell aufeinanderfolgende Aufaddierung dieses Digitalwertes vorgenommen wird.

Beispielsweise durch das Data Conversions Handbook der Eirma .Hybrid Systems Corp./Neumüller ist es bekannt, für eine Analog/Digital-I&wandlung ein "Successive Approximation -Register" (SAE) au verwenden. Die bekannte Umwandlungsanordnung arbeitet schnell, da keine Kondensatoren verwendet werden und nur soviel. Digitalakte für einen Analog/Digital-Zyklus notwendig sind, wie dem Dynamikbereich, d. h. der Bitzahl des Wandlers entspricht. Ein derartiges Register ist jedoch mit einem Dynamikbereich von höchstens 12 Bit erhältlich, was für den Ein-

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satz in fotografischen Kameras zu wenig ist. Stehbild- und moderne Laufbildkameras besitzen einen Dynamikbereich von ca. 18 Lichtstufen, womit ein Analog/Digital-Wandler mit einem Dynamikbereich von 18 Bits erforderlich wäre.

Der Erfindung liegt die Aufgabe zugrunde, eine Analog/Digital-Wandleranordnung für eine digitale Belichtungsregelung einer fotografischen oder kinematοgrafischen Kamera zu schaffen, bei der mit einem einfach aufgebauten sukzessiven Approximationsregister SAE - insbesondere mit 8 Bit - ein hoher Dynamikbereich des Analog/Digital-Wandlers - insbesondere von mindestens 20 Bit - eraielbar ist.

. Diese Aufgabe wird mit einer Analog/Digital-Wandleranordnung der eingangs genannten Art gelöst durch ein zwischen einem Potοempfänger.und einem A/D-Wandler für η Bit liegendes sukzessives Approximationsregister mit einem Dynamikbereich von η Bits, das für die A/D-Umwandlung m-mal zyklisch durchfahren wird, bis sich nach Durchfahren der ersten a Bits im ersten Zyklus, der ersten.b Bits im zweiten Zyklus, der ersten c Bits im dritten Zyklus und der.ersten d Bits im m-ten Zyklus der gewünschte Dynamikbereich von a+b+c+d Bits erreicht wird, wobei a+b+c+d größer als η ist, und durch einen elektronischen Schalter, der über einen vom SAR beaufschlagten Zähler ge-STeuert wird, und mittels, welchem nach jedem- Zyklus der Strombereich des Komparatos auf einen gewünschten Wert geschaltet wird. Mit a = 5, b = 5> c = 5 und- d = 5 wird ein Dynamikbereich des SAR von 23 Bits erzielt. ·

Ein Wandelzyklus umfaßt zweckmäßig ca. 200 us.

Vorteilhaft ist die erfindungsgemäße Anordnung derart aufgebaut, daß das SAR zu Beginn der Wandlung mit hoher Taktfrequenz weitergeschaltet wird, und daß nach dem Abfragen der Anfangs-

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"% Qi (Πι ^E 7' 1i CW 2220.8 PC - 5 -

bits die Taktfrequenz in einem frequenzteiler geteilt wird, wobei die Umschaltung auf eine niedrigere !Paktfrequenz, abhängig von dem mit dem SAE verbundenen Zähler, erfolgt«

3ei der erfindungsgemäßen Analog/Digital-Wandleranordnung beträgt die Auflösung der A/D-Wandlung mindestens 4 Bits und höchstens 8 Bi"cs. Da 1/10 Lichtstufe ca. 7 % Lichtänderung beträgt und 4 Bits Genauigkeit 1/16 ^Ä6 % entspricht, genügt diese Genauigkeit bei fotografischen Kameras vollständig. '

Die Erfindung ist. im folgenden anhand eines in den Zeichnungen dargestellten Ausführungsbeispiels näher beschrieben» Es zeigen:

Pig. 1 ein Prinzipschaltbild einer digitalen Belichtungsregelung einer fotografischen Kamera,

Jig. 2 ein Prinzipschaltbild einer A/D-Umwandlung mit sukzessiver Approximation,

Fig. 3 ein Zeitdiagramm für das in der Schaltung nach Fig. 2 bs"w. Fig. 4- verwendete sukzessive Approximationsregister SAR, und

Fig. 4 ein Funktionsschaltbild der erfindungsgemäßen Analog/ Digital-Wandleranordnung.

Gemäß Fig. 1 wird das Helligkeitssignal eines Fotoempfängers 10 zunächst in einem A/D-Wandler 1OA in einen digitalen Wert umgewandelt. Eine anschließende Zeitintegralbildung (I χ t-Bildung) ist in der DE-OS 26 .44 205 beschrieben. In einem Ad-. dierer 1OB erfolgt die Zeitintegralbildung durch schnell aufeinanderfolgende Aufaddierung dieser. Digitalwerte aus dem A/D-Wandler. Über einen taktgesteuerten Speicher 10 C werden die Signale einem Digitalkomparator 1OD zugeführt, dem abhängig von der Filmempfindlichkeit eine di~

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tialänderung an 1.4 bewirkt beim nächsten dem SAR 1 zugeführten Taktimpuls ein Zurücksteuern des SAR auf den Anfang. Gleichzeitig wird dabei der Zähler 6 um 1 weitergeschaltet und über den Decoder 5 wird nunmehr der nächste Schaltkontakt des elektronischen Schalters 3 geschaltet, der zur Ausgangsklemme 3.2 geführt ist. Durch eine als Stromteiler arbeitende Widerstandsanordnung 11 bis 16 wird nunmehr der Strom I.. so geteilt, daß der Komparator 4 einen Strom entsprechend dem sechsten Bit erhält, d.h. wie wenn das SAR normal auf das sechste Bit weitergeschaltet hätte. Die vom Generator 17 gelieferte Taktfrequenz schaltet nun das SAR 1 weiter, und zwar bis zum •Ausgang 1.3. Hat sich der Dateneingang an der Klemme 1.1 des SAR noch nicht geändert, schaltet das SAR wieder zurück, und beim -elektronischen Schalter 3 wird der zur Ausgangsklemme 3.3 führende Kontakt durchgeschaltet. Beim vierten Durchgang wird das SAR vom Zähler 6 über die Torschaltung 9 am Eingang 1.7 so gesteuert, daß es auf jeden Fall bis zu seinem niedrigstwertigen Bit (LSB) durchläuft und dann stoppt, wobei 23 Bits abgefragt wurden.

(2) Am Dateneingang 1.1. des SAR 1 ist eine Datenänderung aufgetreten.

Durch die .Datenänderung wird das FF7 gekippt und die ODER-Schaltung 8 sperrt die Verbindung vom SAR-Ausgang 1.3 zur Klemme 1.4 des SAR. Gleichzeitig erhält der Eingang 1.7 des" SAR 1 über die Torschaltung 9 Stoppotential. Dieser Stopbefehl .wirkt sich jedoch erst nach Ablauf aller Bits des laufenden Zyklus aus. Das SAR 1 schaltet, daher nicht zum Ausgang zurück und die an der Klemme 1.1 des SAR 1 einlaufenden Daten werden im SAR gespeichert und stehen zur weiteren Verarbeitung, d.h. zur I χ t-Bildung parallel an den Ausgängen MSB - LSB des SAR 1 und seriell am Ausgang 1.5 desselben zur Verfügung. Für diese weiteren Daten ist das -FF7 gesperrt; dieses Flip-Flop ist so geschal-

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tet, daß es nur beim ersten Datenpotentialwechsel kippt. Damit ist gewährleistet, daß nach der ersten Datenänderung (entsprechend dem höchstwertigen Bit der A/D-Wandlung) noch mindestens drei weitere Bits abgefragt werden, d.h. das- entstandene digitale Wort, das dem Analogwert des Fotoempfängerstromes 1_F entspricht, hat eine Auflösung von mindestens 4 Bits und ist somit auf 1/16 oder näherungswcise 6 % genau. Für den parallelen Datenausgang ist die Wertigkeit der vom SAR gelieferten vier (maximal acht) höchstwertigen Bits der A/D-Wandlung vom Stand des Zählers 6 beim Auftreten des ersten Datenbits zu erhalten.

Die Taktfrequenz des Generators 17 kann nur so hoch gewählt, werden, daß auch beim Abfragen des LSB der A/D-Wand lung der Komparator 4 noch die Aussage I₁-, > I ,„n bzw.

η α/ζ

I₁-, < I,/2 treffen kann, wobei η die Anzahl der abgefragten Bits darstellt. Hierzu wird naturgemäß bei den großen Strömen beim Abfragen der Anfangsbits weniger Zeit benötigt. Wird die Taktfrequenz des Generators 17 in einem Frequenzteiler 18 beispielsweise binär geteilt und mit Hilfe eines Decodierers 20 und eines elektronischen Schal ters 15 jeweils so gewählt, daß am Anfang eine hohe Taktfrequenz das SAR 1 v/eiterschaltet und dann nach beispiels weise 5 Bits die halbe Taktfrequenz usw., so kann ein A/ D-Wandlerzyklus mehr als doppelt so schnell durchgeführt werden.

Durch die erfindungsgemäße A/D-Wandlung ergeben sich folgende Vorteile:

Die ersten fünf Bits eines 8-Bit-SARs. werden zyklisch mehrere Male durchfahren. Wird xvährend eines derartigen Zyklus ein Bit im SAR gespeichert, so wird nur noch dieser Zyklus über das

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Bit hinaus bis zum 8 Bit durchfahren und danach das SAR gestoppt. Damit- ist gewährleistet, daß mindestens die vier' höchstwertigsten Bits,' höchstens jedoch 8 höchstwertigste Bits, der A/D-Wandlung festgestellt werden und am Ausgang verfügbar sind. Diese'vier-bzw. acht höchstwertigsten Bits stehen sowohl in paralleler als auch in serieller Form an den Ausgängen des A/ D-Wandlers zur Bildung des Produktes aus Strom χ Zeit (Ixt) zur. Verfugung.

Zur Erhöhung der Schnelligkeit eines A/D-Wandlerzyklus kann dabei wie beschrieben der Takt durch einen Digitalteiler innerhalb des A/D-Wandlers unterschiedlich gemacht werden, wobei die ersten Takte schnell und die letzten Takte langsam erfolgen.

Die erfindungsgemäße Wandleranordnung arbeitet schnell, da koine Kondensatoren verwendet werden und nur soviel Digitaltakte für einen A/D-Zyklus notwendig sind, wie der Dynmikbereich (Bitzahl) des Wandlers umfaßt. Als Folge der erfindungsgemäßenAusbildung ist die Wandleranordnung für die Vollintegration aller Bauelemente geeignet.

Das wesentliche der Funktionsweise des beschriebenen A/D-Wandlers liegt darin, daß durch mehrmaliges, im vorausgehenden Ausfuhrungsbeispiel viermaliges zyklisches' Durchfahren der ersten fünf Bits ein Dynamikbereich der A/D-Wandlung von im beschriebenen Fall 2.3 Bit erreicht wird, nämlich 5 Bit beim ersten Zyklus, 5 Bit beim zweiten Zyklus, 5 Bit beim dritten Zyklus und 8'Bit beim vierten Zyklus, womit zusammen 23 Bit erzielt werden. Nach jedem Zyklus wird der Strommeßbereich des !Comparators 4 mit Hilfe der Schaltelemente des elektronischen Schalters 3 um den richtigen Wert umgeschaltet. Diese Umschaltung ermöglicht einem Lichtmeßbereich mit 23 Lichtstufen.

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Im·Bereich hoher Lichtintensität wird ein schneller Wandelzyklus von ca. 200 ns möglich und im Bereich sehr geringer Lichtintensität ist immer noch die schnelle Wandelzeit von ca. 1 ms erreichbar. " · -

Die schnelle A/D—Wandlung wird neben dem Stoppen des Wandelzyklus nach ⁷+ bzw. 8 höchstwertigen Bits ferner dadurch erreicht, daß die Taktfrequenz des SAR unterschiedlich gewählt wird, wobei die ersten A/D-Wandeltakte schnell und die letzten langsamer sind. Die Taktfrequenz des Generators 1? kann beispielsweise bei 3>12 kHz liegen.

Um die kurzen gewünschten Belichtungszeiten zu erreichen, .wird wie erwähnt eine bereichsabhängige Taktfrequenzumschaltung angewendet. Diese Taktfrequenzumschaltung wird durch die Bereichsweiterschaltung des A/D-Wandlers über den Zähler gesteuert, der dazu Signale auf einer Leitung Q zum Frequenzteiler 18 abgibt. Abhängig von diesen Signalen erfolgt die Umschaltung des Schalters 19«

Der Frequenzteiler 18 kann als binärer Zähler ausgebildet sein, der abhängig vom Setzzustand des Zahlers 6 zunächst durch vier teilt, womit eine Taktfrequenz von 5^2/4· kHz = 128 kHz als Taktfrequenz zur Verfügung steht, mit welcher .der erste Bereich des A/D-Wandlers durchfahren wird. Liegt der Fotostrom des Fotoempfangers in diesem Bereich, so wird diese schnelle Frequenz für die ganze restliche A/D-Wandlung, beispielsweise entsprechend 18 Bit, beibehalten.

Liegt der Fotostrom des Fotoempfängers 10 beispielsweise im zweiten oder dritten oder vierten Bereich der A/D-Wandlung, εο wird ab dem sechsten oder elften oder sechzehnten Takt

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Teilung des Frequenzteilers 18"7I χ t-Bildung- günstigen

bzw. zweckmäßigen Wert umgeschaltet.

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Claims

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LEVERKUSEN

CAMERA-WERK MÜNCHEN

PATENTADTEIl-UNffl

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Ansprüche

η J Analog/Digital-Wandleranordnung, die mit sukzessiver Approximation arbeitet, für eine digitale Belichtungsregelung einer fotografischen oder kinematografischen Kamera, gekennzeichnet durch ein zwischen einem ITotoempfanger (10) und einem A/D-Wandler für η Bits liegendes sukzessives Approximationsregister· SAS. (1) mit einem Dynamikbereich von η Bits, das für die A/D-Umwandlung-m-mal zyklisch durchfahren wird, bis sich nach .Durchfahren der ersten a Bits im ersten Zyklus, der ersten b Bits Im zweiten Zyklus, der ersten c Bits im dritten Zyklus und der ersten d Bits im m-ten Zyklus der gewünschte Dynamikbereich von a+b+c+d Bits erreicht wird, wobei a+b+c+d größer als η ist, und durch einen elektronischen Schalter (3)»· der über einen vom SAR (1) beaufschlagten Zähler (6) gesteuert wird und mittels welchem nach jedem Zyklus der Strombereich des- Komparators auf einen gewünschten Wert geschaltet wird.

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2. Analog/Mgital-Wandleranordnung nach Anspruch. 1, dadurch, gekennzeichnet, daß mit a = 5,' b « 5» ■ c = 5 .und d = 5 ©in Dynamikbereich des SAR (1) von 23 Bits erzielt wird.
3. Analog/Digital-Wandleranordnung nach Anspruch·1 oder 2, dadurch gekennzeichnet, daß ein Wandelzyklus ca. 200 jls umfaßt.

4-. Analog/Digital-Wandleranordnung nach Anspruch 1, 2 oder 3i dadurch gekennzeichnet, daß das SAR (1) ^: su Beginn der Wandlung mit hoher Taktfrequenz •weitergeschaltet wird, und daß nach dem Abfragen.der Anfangsbits die Taktfrequenz in einem Frequenzteiler(18) geteilt wird, wobei die Umschaltung auf eine niedrigere Taktfrequenz, abhängig von dem mit dem SAR (1) verbundenen Zähler (6), erfolgt.

Hierzu 2 Blatt Zeichnungen

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