JPS63248221A - 逐次比較形アナログ・デジタル変換器 - Google Patents
逐次比較形アナログ・デジタル変換器Info
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- JPS63248221A JPS63248221A JP8336487A JP8336487A JPS63248221A JP S63248221 A JPS63248221 A JP S63248221A JP 8336487 A JP8336487 A JP 8336487A JP 8336487 A JP8336487 A JP 8336487A JP S63248221 A JPS63248221 A JP S63248221A
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- 230000007423 decrease Effects 0.000 claims 2
- 238000013139 quantization Methods 0.000 abstract description 13
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- 238000010586 diagram Methods 0.000 description 12
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- 230000000630 rising effect Effects 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアナログ・デジタル変換器（以下ＡＤＣと略記
する）に関し、特に逐次比較形ＡＬ）Ｃに関する。
する）に関し、特に逐次比較形ＡＬ）Ｃに関する。
従来、逐次比較形ＡＤＣは比較的中速・中精度の領域を
カバーするＬ８Ｉ化に適したＡｔ）Ｃとして広く用いら
れている。第７図はこの逐次比較形ＡＬＳＣの基本榊成
を説明するための図である。同図においてＬ）ＡＣは基
準デジタル・アナログ変換器（以下ＩＪＡｃと略記する
）、５Ａ）ｔは逐次近似レジスタ、ＣＭＰｔｌ［圧比較
器である。
カバーするＬ８Ｉ化に適したＡｔ）Ｃとして広く用いら
れている。第７図はこの逐次比較形ＡＬＳＣの基本榊成
を説明するための図である。同図においてＬ）ＡＣは基
準デジタル・アナログ変換器（以下ＩＪＡｃと略記する
）、５Ａ）ｔは逐次近似レジスタ、ＣＭＰｔｌ［圧比較
器である。
ＭＯ８ＬＳＩにおいては、相対鞘駄がよい墨。
電圧係数・温度係数が小プい事、ＭＯＳ（ランジスタの
ゲートの絶縁性がよく電荷の保持性が良い事、直流電流
がｆｉｔｔない状態でＭＯＳスイ、チがオフセット電圧
のない理想的なアナログスイッチとなる事により、ｎｂ
ｉｔの逐次比較形ＡＬＩＣの基準Ｌ）ＡＣとしてＣ＋
２０＋ ＴＩＣ＋ −−−２＋Ｉ−Ｉ Ｃのように順次
１／２の重み付けをした容量アレーを用いｆｃ電荷栴分
布方式がしはしば用いらｎる。
ゲートの絶縁性がよく電荷の保持性が良い事、直流電流
がｆｉｔｔない状態でＭＯＳスイ、チがオフセット電圧
のない理想的なアナログスイッチとなる事により、ｎｂ
ｉｔの逐次比較形ＡＬＩＣの基準Ｌ）ＡＣとしてＣ＋
２０＋ ＴＩＣ＋ −−−２＋Ｉ−Ｉ Ｃのように順次
１／２の重み付けをした容量アレーを用いｆｃ電荷栴分
布方式がしはしば用いらｎる。
第８図〜第１Ｏ図に従って従来の電荷再分布方式の基＄
１）ＡＣを利用した３ビ、トの逐次比較形Ａｔ）Ｃの動
作を説明する。なお図においては基準ＤＡＣおよび比較
器の部分のみ示しである。この方式においては、Ｍ２Ｒ
からＬＳＢへ１／２の大きさをもった容量が使用され、
さらにＬＳＢの大きさに相当する補助容量が用いられる
。
１）ＡＣを利用した３ビ、トの逐次比較形Ａｔ）Ｃの動
作を説明する。なお図においては基準ＤＡＣおよび比較
器の部分のみ示しである。この方式においては、Ｍ２Ｒ
からＬＳＢへ１／２の大きさをもった容量が使用され、
さらにＬＳＢの大きさに相当する補助容量が用いられる
。
第８図は変換の第１のステップであるサンプルモードで
あって、このモードにおいては容ｎ ＣＩ〜Ｃ６の上部
電極はＳＷＧにより接地さｎ、下部１’を極はＳＷａ
＋８Ｗ＋−８ＷａＫ より人力ＶｎｉＫｉ続される。
あって、このモードにおいては容ｎ ＣＩ〜Ｃ６の上部
電極はＳＷＧにより接地さｎ、下部１’を極はＳＷａ
＋８Ｗ＋−８ＷａＫ より人力ＶｎｉＫｉ続される。
従ってノードＸの電位はｖＸ ＝Ｏｅそこに蓄積さｎる
電荷はＱｘ＝−２ｃｖ、Ｎである。
電荷はＱｘ＝−２ｃｖ、Ｎである。
次のステップでは、まず８ＷＧが開かれ、次にＳＷ１〜
ＳＷ４が接地側に倒さｎｌその後ＳＷＲが基準電位ＶＲ
ＥＦ ＠に倒される。そして変換が始まる。コンパレー
タＣＭＰの入力抵抗は高く、容量Ｃ，−Ｃ４の上部電極
の電荷は保存されるので、ＶＸ”−ＶＩＮとなる。この
状態がホールドモードの初期状態（第９図参照）であり
、続いて逐次比較動作が始まる。まずＭ８Ｒに相当する
ＣＩのスイッチＳＷ１がＶＲＦ、Ｐ側に倒される。ノー
ドＸの電荷が保存されＬ Ｉ ＋ ｃ、 ｌ Ｃ１ｔ
（’４の間で再配分されるので、 となる。したがって、ｖＩＮ ＞ ９ ｖＲＥＦのとき
はＶｘ ＜ Ｌ） ＋ ＶＩＮ ＜ＴＶＲＥＦ １７）
＜！：きはＶｘ＞Ｏとなる。そこでコンパレータによる
判定によりＶｘ ＜０ （ｆ） ト１５ ハＳ Ｗ＋
ｋ ＶＲＥＦ ＠に保チ、ＭＳＢ＝１ 。
ＳＷ４が接地側に倒さｎｌその後ＳＷＲが基準電位ＶＲ
ＥＦ ＠に倒される。そして変換が始まる。コンパレー
タＣＭＰの入力抵抗は高く、容量Ｃ，−Ｃ４の上部電極
の電荷は保存されるので、ＶＸ”−ＶＩＮとなる。この
状態がホールドモードの初期状態（第９図参照）であり
、続いて逐次比較動作が始まる。まずＭ８Ｒに相当する
ＣＩのスイッチＳＷ１がＶＲＦ、Ｐ側に倒される。ノー
ドＸの電荷が保存されＬ Ｉ ＋ ｃ、 ｌ Ｃ１ｔ
（’４の間で再配分されるので、 となる。したがって、ｖＩＮ ＞ ９ ｖＲＥＦのとき
はＶｘ ＜ Ｌ） ＋ ＶＩＮ ＜ＴＶＲＥＦ １７）
＜！：きはＶｘ＞Ｏとなる。そこでコンパレータによる
判定によりＶｘ ＜０ （ｆ） ト１５ ハＳ Ｗ＋
ｋ ＶＲＥＦ ＠に保チ、ＭＳＢ＝１ 。
にする。Ｖｘ＞００ときはｄＷ１ｆ接地側にもどし、Ｍ
８Ｈ＝ｏとする。
８Ｈ＝ｏとする。
ｆ’Ｒａて８Ｗｚ＊ＳＷｓ とＪＩＩ次Ｖａｔｒ Ｋ倒
して１ｍ１ｍに判定をし、第２．第３のビットを決定す
る。
して１ｍ１ｍに判定をし、第２．第３のビットを決定す
る。
この一連の逐次比較動作において、Ｃ４のスイ、チ８Ｗ
４は常に接地側に接続される。このＬＳＢに相当するＣ
４の目的はアナログの１ステツプが吉（ｎは整数）にな
るようにステップ幅を調整するためのものである。第１
０図は上記のようにしてＭＳＢからＬＳＢまで変換が終
了した状態を表す。この例ではデジタルコードは［１０
１］である。
４は常に接地側に接続される。このＬＳＢに相当するＣ
４の目的はアナログの１ステツプが吉（ｎは整数）にな
るようにステップ幅を調整するためのものである。第１
０図は上記のようにしてＭＳＢからＬＳＢまで変換が終
了した状態を表す。この例ではデジタルコードは［１０
１］である。
第１２図の実線はこの例のアナログ入力と対応するテジ
タル出力の図である。Ａｔ）Ｃにおいては連続的なアナ
ログ量を離散的なデジタル世に変換するので、その間に
理想的な関係からのズレ、いわゆる量子化誤差と叶はれ
る誤差が発生する。こｔｌ、を第１３図に示す。この例
では量子化誤差は０〜ＬＬＳＢである。その絶対値は小
さい方が好ましい。
タル出力の図である。Ａｔ）Ｃにおいては連続的なアナ
ログ量を離散的なデジタル世に変換するので、その間に
理想的な関係からのズレ、いわゆる量子化誤差と叶はれ
る誤差が発生する。こｔｌ、を第１３図に示す。この例
では量子化誤差は０〜ＬＬＳＢである。その絶対値は小
さい方が好ましい。
なお、サンプルモードの直後、ホールドモードの初期状
態においてＳＷ４の他端を接地せずに’ＶＲＥＦにし、
その後の変換期間中そのまま固定する（第１１図参照）
。そうすることにより、ｖＸを−１６ＶＲＥＦずらず事
ができ、ＡＬＩＣの変換曲線は第１２図の点線のように
なる。その量子化誤差はフルスクールを除き最大で士、
Ｌ Ｓ Ｂとする事が出来る（第１４図参照）。
態においてＳＷ４の他端を接地せずに’ＶＲＥＦにし、
その後の変換期間中そのまま固定する（第１１図参照）
。そうすることにより、ｖＸを−１６ＶＲＥＦずらず事
ができ、ＡＬＩＣの変換曲線は第１２図の点線のように
なる。その量子化誤差はフルスクールを除き最大で士、
Ｌ Ｓ Ｂとする事が出来る（第１４図参照）。
しかしながら上述した従来の逐次比較形アナログ・デジ
タル変換回路は量子化誤差を±１／２ＬＳＢにするため
の基準電圧として、ＶＲＥＦの他に符号の異る一ｙｖＲ
Ｅｒという第２の基準電圧を必要とするという欠点があ
る。これは単電源で動作をさせるシステムにおいては大
きな欠点となる。
タル変換回路は量子化誤差を±１／２ＬＳＢにするため
の基準電圧として、ＶＲＥＦの他に符号の異る一ｙｖＲ
Ｅｒという第２の基準電圧を必要とするという欠点があ
る。これは単電源で動作をさせるシステムにおいては大
きな欠点となる。
またフルスケール近辺では量子化誤差はＩＬＳＢに達す
るという欠点もある。
るという欠点もある。
上記の逐次比較形アナログ・デジタル変換器に対し、本
発明は極性の異なる基準電圧を使用する弗なく理想的な
量子化誤差を±１／２ＬＳＢ以内にする事が出来るとい
う特徴を有する。
発明は極性の異なる基準電圧を使用する弗なく理想的な
量子化誤差を±１／２ＬＳＢ以内にする事が出来るとい
う特徴を有する。
すなわち本発明の目的はアナログ・デジタル変換した出
力コードを補正する手段を設けることによって上記の欠
点を改良した逐次比セｌ形アナログ・デジタル変換器を
提供することにある。
力コードを補正する手段を設けることによって上記の欠
点を改良した逐次比セｌ形アナログ・デジタル変換器を
提供することにある。
本発明の逐次比較形アナログ・デジタル変換器は、デジ
タル・アナログ変換器と、入力量から前記デジタル・ア
ナログ変換器の、Ｌ Ｓ Ｂ相当分を差し引いた疑似入
力量を作る手段と、前記疑似入力量と前記デジタル・ア
ナログ変換器の出力とを比較する比較器と、前記デジタ
ル・アナログ変換器のコード全すべてゝ０“にして比較
判定したとき、前記入力量の絶対値かＴＬ Ｓ Ｂ相当
分より大きい場合には“１“を記憶し、同じく小さい場
合にはゝゝ０”を記憶する補正用メモリと、前記デジタ
ル・アナログ変換器のＭＳＢからＬＳＢへ順次に１ビッ
トづつ１１“を立てるごとに前記疑似入力量と前記デジ
タル・アナログ変換器の出力とを比較し、前記疑似入力
量が前記出力より大きい場合には前記ビットをゝ１”の
ま＼にし、同じく小さい場合には前記ピラトラ“０“に
して下位ビットに移行する逐次比較レジスタと、前記補
正用メモリの内容がゞゝ１”のときに限り前記逐次比較
レジスタのコードｉｉ （％ １“だけ増加する手段と
を有して構成される。
タル・アナログ変換器と、入力量から前記デジタル・ア
ナログ変換器の、Ｌ Ｓ Ｂ相当分を差し引いた疑似入
力量を作る手段と、前記疑似入力量と前記デジタル・ア
ナログ変換器の出力とを比較する比較器と、前記デジタ
ル・アナログ変換器のコード全すべてゝ０“にして比較
判定したとき、前記入力量の絶対値かＴＬ Ｓ Ｂ相当
分より大きい場合には“１“を記憶し、同じく小さい場
合にはゝゝ０”を記憶する補正用メモリと、前記デジタ
ル・アナログ変換器のＭＳＢからＬＳＢへ順次に１ビッ
トづつ１１“を立てるごとに前記疑似入力量と前記デジ
タル・アナログ変換器の出力とを比較し、前記疑似入力
量が前記出力より大きい場合には前記ビットをゝ１”の
ま＼にし、同じく小さい場合には前記ピラトラ“０“に
して下位ビットに移行する逐次比較レジスタと、前記補
正用メモリの内容がゞゝ１”のときに限り前記逐次比較
レジスタのコードｉｉ （％ １“だけ増加する手段と
を有して構成される。
次に、本発明について図面全参照して説明する。
第１図は本発明による逐次比較形アナログ・デジタル変
換器の第一の実施例を示す回路図である。
換器の第一の実施例を示す回路図である。
同図において、基準Ｌ）ＡＣは容量アレー〇 、 、
ＣＮ。
ＣＮ。
およびＣＡと、周辺のスイッチ群とで構成されている。
０１〜ＣＮｔＬＡの大きさはそれぞれＣ〜十〇、下Ｃで
ある。
ある。
この実施例の動作を第５図に示すタイムチャートに従っ
て説明する。まず、変換スタート信号５ＴＡＲ，Ｔ入力
後、始めてのクロックＣＩ、にの立上りで変換が開始さ
れる。そしてサンプルモードになシ、ＳＷＧは接地脚１
に、ＳＷＲはＶＩＮ側に、ＳＷ１〜ｓｗＮ、ｓｗ人はノ
ードＡ侶１１にそれぞれ倒され、容ｔ ＣＩ”＝”ＮＩ
ＣＡには入力ｖｒｓが取り込まれる。次に初期ホール
ドモードに２いては、まずＳＷＧは開、かれ、次にＳＷ
亘〜ＳＷＮは接地側に。
て説明する。まず、変換スタート信号５ＴＡＲ，Ｔ入力
後、始めてのクロックＣＩ、にの立上りで変換が開始さ
れる。そしてサンプルモードになシ、ＳＷＧは接地脚１
に、ＳＷＲはＶＩＮ側に、ＳＷ１〜ｓｗＮ、ｓｗ人はノ
ードＡ侶１１にそれぞれ倒され、容ｔ ＣＩ”＝”ＮＩ
ＣＡには入力ｖｒｓが取り込まれる。次に初期ホール
ドモードに２いては、まずＳＷＧは開、かれ、次にＳＷ
亘〜ＳＷＮは接地側に。
ＳＷ人はＴｖＲεｖｐ引１ｉＣそれぞれ倒され、ついで
ＳＷＲがＶＲＥＦ （ｔｉｌｌに倒される。この時点に
おいてコンパレータＣＭＰの入力インピーダンスが高く
ノードＸの電荷は保存さするので、 となる。これが疑似入力量である。了・ｐＶＲＥＦは÷
ＬＳＢの大きさに相当し、ＶＩＮが＋ＬＳＢ相当より大
きい場合ＶＸ＜０１小さい場合Ｖｘ＞０となり、セット
・リセット付のフリップ・フロップである補正用メモリ
の内容はそれぞれゝゝ１ ／／または０“になる。次に
セット・リセット付トグル・フリップ・フロップＴｔｔ
”１“に設定し、ｓｗ！６ノードＡ側に倒してＣ１の下
部電極をＶＲＥＦにする。その時、ノードＸの電位Ｖｘ
はとなり、ＶＸＮがフルスケールの半分よｐ−ＬＬｓＢ
相当だけ大きい電圧より大きい時、ｌ１１１はゝ１”に
保たれ、小さいときはＴ１のリセット人力Ｒに入力を入
れることによりゝゝ０“にもどされる。従って以降のＭ
ＳＢの状態ＱＴｌは入力の大きさに ２より変る。以下
ＬＳＢまで同様に変換が行われる。
ＳＷＲがＶＲＥＦ （ｔｉｌｌに倒される。この時点に
おいてコンパレータＣＭＰの入力インピーダンスが高く
ノードＸの電荷は保存さするので、 となる。これが疑似入力量である。了・ｐＶＲＥＦは÷
ＬＳＢの大きさに相当し、ＶＩＮが＋ＬＳＢ相当より大
きい場合ＶＸ＜０１小さい場合Ｖｘ＞０となり、セット
・リセット付のフリップ・フロップである補正用メモリ
の内容はそれぞれゝゝ１ ／／または０“になる。次に
セット・リセット付トグル・フリップ・フロップＴｔｔ
”１“に設定し、ｓｗ！６ノードＡ側に倒してＣ１の下
部電極をＶＲＥＦにする。その時、ノードＸの電位Ｖｘ
はとなり、ＶＸＮがフルスケールの半分よｐ−ＬＬｓＢ
相当だけ大きい電圧より大きい時、ｌ１１１はゝ１”に
保たれ、小さいときはＴ１のリセット人力Ｒに入力を入
れることによりゝゝ０“にもどされる。従って以降のＭ
ＳＢの状態ＱＴｌは入力の大きさに ２より変る。以下
ＬＳＢまで同様に変換が行われる。
なお、各トグル・フリップ・フロ、プＴ １ ＊ Ｔ
＊ ｔ−−−、ＴＮは順次変換が行われる番がくる迄は
ゝゝ０“に設定されている。
＊ ｔ−−−、ＴＮは順次変換が行われる番がくる迄は
ゝゝ０“に設定されている。
ＬＳＢまで変換が行われた結果、第２図に点線で示した
ようなトランスファー特性が得られる。
ようなトランスファー特性が得られる。
’ｒＮｖ Ｔ（Ｎ−＋ ） ｔ −−−−−＊ ’ｒ、
＊ Ｔ １のＱ出力は順次Ｔ（Ｎ−１＋ｌ ’ｌ （
Ｎ−２）＋ −−−−−＋ Ｔ Ｉ ＨＴ Ｏのクロッ
ク入力に接続されている。
＊ Ｔ １のＱ出力は順次Ｔ（Ｎ−１＋ｌ ’ｌ （
Ｎ−２）＋ −−−−−＋ Ｔ Ｉ ＨＴ Ｏのクロッ
ク入力に接続されている。
Ｔｏはリセット付トグル・フリップ・フロップであって
変換がＬＳＢまで行なわれるまでＶ″０“に設定される
。ＣＫの立上り時にトグル動作が行われると’ｒＮｔ
Ｔ（Ｎ−ｓ ）ｔ −−−−−＊ ’ｒｌｌ ’ｒｏは
全体としてカウントアツプのバイナリカウンタを構成し
ている。そして補正用メモリの内容がゝゝ１“、つまり
Ｑ＝Ｏのときのみカウントアツプのパルスを発生しＴＮ
ｅ Ｔ（Ｎ−１） ＋ −−−−−＊ Ｔｌ ｔ ’
１６の内容はコードが１つ大きくなり、結局第３図の様
な階段状のトランスファー特性になる。
変換がＬＳＢまで行なわれるまでＶ″０“に設定される
。ＣＫの立上り時にトグル動作が行われると’ｒＮｔ
Ｔ（Ｎ−ｓ ）ｔ −−−−−＊ ’ｒｌｌ ’ｒｏは
全体としてカウントアツプのバイナリカウンタを構成し
ている。そして補正用メモリの内容がゝゝ１“、つまり
Ｑ＝Ｏのときのみカウントアツプのパルスを発生しＴＮ
ｅ Ｔ（Ｎ−１） ＋ −−−−−＊ Ｔｌ ｔ ’
１６の内容はコードが１つ大きくなり、結局第３図の様
な階段状のトランスファー特性になる。
ＴＮ ＋ ’１（Ｎ−ｔ）＋ −−−−−＊ ’ｒ、
Ｉ ’ｒ、の出力Ｑはそれぞｎ、スリーステート出力バ
ッファに接続されていて、変換終了信号ＥＯＣによりそ
れまでの高インピーダンス状態から入力値に応じて１１
“または１０“を出力する。ここでＢＯはＴＯに対応す
るがそれはオーバーレンジのビットである。この結果各
デジタルコードは対応するアナログ値を中心にして一−
ＬＳＢ〜＋１／２ＬＳＢの範囲でそのコードを取シ得て
、オーバーレンジのビットｔ−含めて考えると第４図の
様に、全範囲で量子化誤差は理想的な誤差の時−１／２
ＬＳＢ〜十丁ＬＳＢにおさまる。この実施例においてス
リーステート出力バッファは必ずしもスリーステートで
ある必要はなく、応用によりマスタースレーブ型の７す
、プ・フロップであってもよいし、場合によってはＥＯ
Ｃ以降に出力を取り出すようにすれば出カバ。
Ｉ ’ｒ、の出力Ｑはそれぞｎ、スリーステート出力バ
ッファに接続されていて、変換終了信号ＥＯＣによりそ
れまでの高インピーダンス状態から入力値に応じて１１
“または１０“を出力する。ここでＢＯはＴＯに対応す
るがそれはオーバーレンジのビットである。この結果各
デジタルコードは対応するアナログ値を中心にして一−
ＬＳＢ〜＋１／２ＬＳＢの範囲でそのコードを取シ得て
、オーバーレンジのビットｔ−含めて考えると第４図の
様に、全範囲で量子化誤差は理想的な誤差の時−１／２
ＬＳＢ〜十丁ＬＳＢにおさまる。この実施例においてス
リーステート出力バッファは必ずしもスリーステートで
ある必要はなく、応用によりマスタースレーブ型の７す
、プ・フロップであってもよいし、場合によってはＥＯ
Ｃ以降に出力を取り出すようにすれば出カバ。
ファは無くてもよい。
第６図は本発明の第２の実施例を示す回路図である。本
実施例においてはＣ１＊Ｃ２〜ＣＮはそれぞれＣ、Ｃ９
〜 Ｃの大きさ、補助容量ＣＡＩ 、 Ｃｈｘｕそ
れぞれ、Ｃの大きさをもつ。この実施例ではＣ幻の下部
電極ＨｓｗＡおよびＳＷＲによりサンプルモードではＶ
ＩＮに、ホールドモードでは変換の期間中接地される。
実施例においてはＣ１＊Ｃ２〜ＣＮはそれぞれＣ、Ｃ９
〜 Ｃの大きさ、補助容量ＣＡＩ 、 Ｃｈｘｕそ
れぞれ、Ｃの大きさをもつ。この実施例ではＣ幻の下部
電極ＨｓｗＡおよびＳＷＲによりサンプルモードではＶ
ＩＮに、ホールドモードでは変換の期間中接地される。
ＣＡ、は直接ノードＡに接続され、サンプルモードでは
ＶｒＮに、ホールドモードではＶＲＥＦ Ｋ接続され固
定される。
ＶｒＮに、ホールドモードではＶＲＥＦ Ｋ接続され固
定される。
この実施例では２ ｖＲＥＦの基準電位を用意する必要
がない。以降の動作および効果は第１の実施例と同じで
ある。
がない。以降の動作および効果は第１の実施例と同じで
ある。
以上説明したように本発明の逐次比較形アナログ・デジ
タル変換器は、デジタル・アナログ変換器、入力量より
デジタル・アナログ変換器のＴＬ較器、デジタル・アナ
ログ変換器のコードを全て１０”にした状態で比較判定
し、入力量が絶対値において、Ｌ ８ Ｂ相当分大きい
場合“ｌ＃全記憶し、小さい場合ゝゝ０“を記憶する補
正用メモリ、デジタル・アナログ変換器のＩＶ Ｓ ｋ
３からＬＳＢに向は順次１ビットづつ“１“を立て、そ
の都度疑似入力量とデジタル・アナログ変換器の出力の
比較動作を行い、疑似入力量が大きい場合に当該ビット
にゝゝ１“を立てたままにし、小さい場合に′″０“を
立てて下位ビットに移行する逐次比較しジスタからなり
、補正用メモリの内容が“１“の場合のみ逐次比較レジ
スタのデジタルコードをゝゝ１“だけ増加させることに
より、極性の異なる基準電圧を使用すること無く、理想
的な量子化誤差を±１／２ＬＳＢ以内にすることが出来
る効果がある。
タル変換器は、デジタル・アナログ変換器、入力量より
デジタル・アナログ変換器のＴＬ較器、デジタル・アナ
ログ変換器のコードを全て１０”にした状態で比較判定
し、入力量が絶対値において、Ｌ ８ Ｂ相当分大きい
場合“ｌ＃全記憶し、小さい場合ゝゝ０“を記憶する補
正用メモリ、デジタル・アナログ変換器のＩＶ Ｓ ｋ
３からＬＳＢに向は順次１ビットづつ“１“を立て、そ
の都度疑似入力量とデジタル・アナログ変換器の出力の
比較動作を行い、疑似入力量が大きい場合に当該ビット
にゝゝ１“を立てたままにし、小さい場合に′″０“を
立てて下位ビットに移行する逐次比較しジスタからなり
、補正用メモリの内容が“１“の場合のみ逐次比較レジ
スタのデジタルコードをゝゝ１“だけ増加させることに
より、極性の異なる基準電圧を使用すること無く、理想
的な量子化誤差を±１／２ＬＳＢ以内にすることが出来
る効果がある。
第１図は本発明の第１の実施例を示す回路図、第２図お
よび第３図はその変換特性を示す説明図、第４図は量子
化誤差を示す説明図、第５図は動作例を示すタイムチャ
ート、第６図は本発明の第２の実施例を示す回路図、第
７図は逐次比較形Ａｔ）Ｃの基本構成を示す説明図、第
８図〜第１１図は従来の逐次比較形ＡＤＣの例を示す説
明図、第１２図〜第１４図はその変換特性および量子化
誤差を示す説明図である。 図において、０１〜ＣＮ、０人、 ０人、 、 ＣＡ、
・・・・・・容量、ＶＲＥＦ ｔ ＴＶＲＥＦ ・−
−−−・基ｏｔ位、ＳＷ、 〜８ＷＮ。 ＳＷＡ 、ＳＷＧ、ＳＷｙ・・・・・・スイッチ、ＶＩ
Ｎ・・・・・・入力、ＣＭＰ・・・・・・比較器、Ｘ、
Ａ・・・・・・ノード、ＣＬＫ・・・・・・基本クロッ
ク、５ＴＡ）ＬＴ・・・・・・変換開始信号、ＥＯＣ・
・・・・・変換終了信号、Ｔｏ、 Ｉｌｌ 、、〜ＴＮ
・・・・・・トグル・フリップ・フロップ、φＳＷ＋〜
φＳＷＮ・・・・・・ＳＷ、〜ＳＷＮのコントロール信
号、ＢＦ。 〜ＢＦＮ・・・・・・出力バッファ、ＣＵ・・・・・・
カウントアツプ信号、ＱＴｏｖＱＴＩ 〜ＱＴＮ−−Ｔ
ｏｒＴｔ〜ＴＮのＱ出力、である。 代理人 弁理士 内 原 １ ・・１″′： 万４図 ＯＴｚ 簿、５図 、、／ＣＩＡ′ ′ｆＪ７ 回 ′ｆｉ δ フ 肩９固 ガ／ρ目
よび第３図はその変換特性を示す説明図、第４図は量子
化誤差を示す説明図、第５図は動作例を示すタイムチャ
ート、第６図は本発明の第２の実施例を示す回路図、第
７図は逐次比較形Ａｔ）Ｃの基本構成を示す説明図、第
８図〜第１１図は従来の逐次比較形ＡＤＣの例を示す説
明図、第１２図〜第１４図はその変換特性および量子化
誤差を示す説明図である。 図において、０１〜ＣＮ、０人、 ０人、 、 ＣＡ、
・・・・・・容量、ＶＲＥＦ ｔ ＴＶＲＥＦ ・−
−−−・基ｏｔ位、ＳＷ、 〜８ＷＮ。 ＳＷＡ 、ＳＷＧ、ＳＷｙ・・・・・・スイッチ、ＶＩ
Ｎ・・・・・・入力、ＣＭＰ・・・・・・比較器、Ｘ、
Ａ・・・・・・ノード、ＣＬＫ・・・・・・基本クロッ
ク、５ＴＡ）ＬＴ・・・・・・変換開始信号、ＥＯＣ・
・・・・・変換終了信号、Ｔｏ、 Ｉｌｌ 、、〜ＴＮ
・・・・・・トグル・フリップ・フロップ、φＳＷ＋〜
φＳＷＮ・・・・・・ＳＷ、〜ＳＷＮのコントロール信
号、ＢＦ。 〜ＢＦＮ・・・・・・出力バッファ、ＣＵ・・・・・・
カウントアツプ信号、ＱＴｏｖＱＴＩ 〜ＱＴＮ−−Ｔ
ｏｒＴｔ〜ＴＮのＱ出力、である。 代理人 弁理士 内 原 １ ・・１″′： 万４図 ＯＴｚ 簿、５図 、、／ＣＩＡ′ ′ｆＪ７ 回 ′ｆｉ δ フ 肩９固 ガ／ρ目
Claims (3)
- （１）デジタル・アナログ変換器と、 入力量から前記デジタル・アナログ変換器の１／２ＬＳ
Ｂ相当分を差し引いた疑似入力量を作る手段と、 前記疑似入力量と前記デジタル・アナログ変換器の出力
とを比較する比較器と、 前記デジタル・アナログ変換器のコードをすべて“０”
にして比較判定したとき、前記入力量の絶対値が１／２
ＬＳＢ相当分より大きい場合にには“１”を記憶し、同
じく小さい場合には“０”を記憶する補正用メモリと、 前記デジタル・アナログ変換器のＭＳＢからＬＳＢへ順
次に１ビットづつ“１”を立てるごとに前記疑似入力量
と前記デジタル・アナログ変換器の出力とを比較し、前
記疑似入力量が前記出力より大きい場合には前記ビット
を“１”のまゝにし、同じく小さい場合には前記ビット
を“０”にして下位ビットに移行する逐次比較レジスタ
と、 前記補正用メモリの内容が“１”のときに限り前記逐次
比較レジスタのコードを“１”だけ増加する手段と を有することを特徴とする逐次比較形アナログ・デジタ
ル変換器。 - （２）デジタル・アナログ変換器と、入力量から前記デ
ジタル・アナログ変換器の１／２ＬＳＢ相当分を差し引
いた疑似入力量を作る手段とを有する逐次比較形アナロ
グ・デジタル変換器において、ＭＳＢからＬＳＢへ順次
に１／２の重みで小さくなる容量アレーと、前記ＬＳＢ
の容量と同一値の補助容量と、前記各容量の上部電極を
同時に接地するスイッチと、前記容量アレーの各下部電
極を個別に入力電位、第１の基準電位、または接地に切
替えるスイッチと、前記補助容量の下部電極を前記入力
電位、前記第１の基準電位、または前記第１の基準電位
の１／２の大きさの第２の基準電位に切替えるスイッチ
とを具備した特許請求の範囲第一項記載の逐次比較形ア
ナログ・デジタル変換器。 - （３）デジタル・アナログ変換器と、入力量から前記デ
ジタル・アナログ変換器の１／２ＬＳＢ相当分を差し引
いた疑似入力量を作る手段とを有する逐次比較形アナロ
グ・デジタル変換器において、ＭＳＢからＬＳＢへ順次
に１／２の重みで小さくなる容量アレーと、前記ＬＳＢ
の容量の１／２の大きさの第１および第２の補助容量と
、前記各容量の上部電極を同時に接地するスイッチと、
前記容量アレーの各下部電極および前記第１の補助容量
の下部電極を個別に入力電位、基準電位、または接地に
切替えるスイッチと、前記第２の補助容量の下部電極を
前記入力電位、または前記基準電位に切替えるスイッチ
とを具備した特許請求の範囲第一項、または第二項記載
の逐次比較形アナログ・デジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8336487A JPS63248221A (ja) | 1987-04-03 | 1987-04-03 | 逐次比較形アナログ・デジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8336487A JPS63248221A (ja) | 1987-04-03 | 1987-04-03 | 逐次比較形アナログ・デジタル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63248221A true JPS63248221A (ja) | 1988-10-14 |
Family
ID=13800371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8336487A Pending JPS63248221A (ja) | 1987-04-03 | 1987-04-03 | 逐次比較形アナログ・デジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63248221A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5028926A (en) * | 1988-12-07 | 1991-07-02 | Fujitsu Limited | Successive type analog-to-digital converter with a variable reference voltage for the digital to analog converter |
-
1987
- 1987-04-03 JP JP8336487A patent/JPS63248221A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5028926A (en) * | 1988-12-07 | 1991-07-02 | Fujitsu Limited | Successive type analog-to-digital converter with a variable reference voltage for the digital to analog converter |
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