JPH0636164B2 - Ｆｆｔ演算装置 - Google Patents
Ｆｆｔ演算装置Info
- Publication number
- JPH0636164B2 JPH0636164B2 JP62184264A JP18426487A JPH0636164B2 JP H0636164 B2 JPH0636164 B2 JP H0636164B2 JP 62184264 A JP62184264 A JP 62184264A JP 18426487 A JP18426487 A JP 18426487A JP H0636164 B2 JPH0636164 B2 JP H0636164B2
- Authority
- JP
- Japan
- Prior art keywords
- fft
- data
- scaling
- target data
- calculation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、ＦＦＴ演算装置に関するものであり、詳しく
は、固定小数点演算によりＦＦＴ演算処理を実行するＦ
ＦＴ演算処理装置におけるオーバーフロー防止に関する
ものである。
は、固定小数点演算によりＦＦＴ演算処理を実行するＦ
ＦＴ演算処理装置におけるオーバーフロー防止に関する
ものである。
（従来の技術） ＦＦＴ演算装置の一種に、ブロックフローティングを用
いた固定小数点演算によりＦＦＴ演算処理を実行するよ
うに構成されたものがある。
いた固定小数点演算によりＦＦＴ演算処理を実行するよ
うに構成されたものがある。
この方法は、Ｎ個のＦＦＴ対象データよりなるデータブ
ロックに対して１つの指数を持たせて演算するものであ
って、ＦＦＴ演算時にオーバーフローが発生しないよう
にＦＦＴ演算に先行して前述のデータブロック全体に対
してＦＦＴアルゴリズムに応じたスケーリング演算が行
われる。
ロックに対して１つの指数を持たせて演算するものであ
って、ＦＦＴ演算時にオーバーフローが発生しないよう
にＦＦＴ演算に先行して前述のデータブロック全体に対
してＦＦＴアルゴリズムに応じたスケーリング演算が行
われる。
これにより、ＦＦＴ演算時にオーバーフローが発生する
ことは防止できるが、オーバーフローが発生しないよう
なデータブロックに対しても一義的にＦＦＴアルゴリズ
ムに応じた所定のスケーリング演算が行われることにな
り、ＦＦＴの精度が低下することになる。
ことは防止できるが、オーバーフローが発生しないよう
なデータブロックに対しても一義的にＦＦＴアルゴリズ
ムに応じた所定のスケーリング演算が行われることにな
り、ＦＦＴの精度が低下することになる。
このような不都合を解決するためには、スケーリング演
算に先行してデータブロックを構成するＦＦＴ対象デー
タの最大値を判別してスケーリング演算の要否を判断す
ることが望ましい。
算に先行してデータブロックを構成するＦＦＴ対象デー
タの最大値を判別してスケーリング演算の要否を判断す
ることが望ましい。
スケーリング演算の要否はソフトウェアで処理すること
もできるが、その分ＦＦＴ演算処理が遅れることになり
好ましくない。
もできるが、その分ＦＦＴ演算処理が遅れることになり
好ましくない。
そこで、第５図のような概略構成の装置が提案されてい
る。第５図において、１はＦＦＴ演算を行うデジタルシ
グナルプロセッサ（ＤＳＰ）であり、ＦＦＴ演算に先立
ってＦＦＴ対象データをデータメモリ２に格納する。３
はスケーリング判別回路であり、データメモリ２に格納
されるＦＦＴ対象データの最大値に基づいて、ＦＦＴ演
算時にオーバーフローを発生させないためのスケーリン
グ値（１，1/2，1/4，1/8など）を判別する。４はＤＳ
Ｐ１，データメモリ２およびスケーリング判別回路３を
共通に接続するメモリバス、５はＤＳＰ１とスケーリン
グ判別回路３を接続するＩ／Ｏバスである。
る。第５図において、１はＦＦＴ演算を行うデジタルシ
グナルプロセッサ（ＤＳＰ）であり、ＦＦＴ演算に先立
ってＦＦＴ対象データをデータメモリ２に格納する。３
はスケーリング判別回路であり、データメモリ２に格納
されるＦＦＴ対象データの最大値に基づいて、ＦＦＴ演
算時にオーバーフローを発生させないためのスケーリン
グ値（１，1/2，1/4，1/8など）を判別する。４はＤＳ
Ｐ１，データメモリ２およびスケーリング判別回路３を
共通に接続するメモリバス、５はＤＳＰ１とスケーリン
グ判別回路３を接続するＩ／Ｏバスである。
第６図，第７図はそれぞれ従来のスケーリング判別回路
３の構成例を示すブロック図である。第６図において、
６は互いに異なる閾値が設定された複数ｎ個のコンパレ
ータで構成されたコンパレータブロックであり、各入力
端子にはＦＦＴ対象データが並列に加えられ、出力端子
は判定結果レジスタ７に接続されている。ここで、例え
ばコンパレータ１はＦＦＴ対象データが1/2よりも大き
い場合には“Ｈ”レべルを出力し、コンパレータ２はＦ
ＦＴ対象データが1/4よりも大きい場合には“Ｈ”レべ
ルを出力するように設定されている。第７図において、
８はリードオンリメモリ（ＲＯＭ）であり、このＲＯＭ
８にはＦＦＴ対象データをアドレスとして第６図のコン
パレータブロック６と同様の出力信号が得られるように
変換データが格納されている。
３の構成例を示すブロック図である。第６図において、
６は互いに異なる閾値が設定された複数ｎ個のコンパレ
ータで構成されたコンパレータブロックであり、各入力
端子にはＦＦＴ対象データが並列に加えられ、出力端子
は判定結果レジスタ７に接続されている。ここで、例え
ばコンパレータ１はＦＦＴ対象データが1/2よりも大き
い場合には“Ｈ”レべルを出力し、コンパレータ２はＦ
ＦＴ対象データが1/4よりも大きい場合には“Ｈ”レべ
ルを出力するように設定されている。第７図において、
８はリードオンリメモリ（ＲＯＭ）であり、このＲＯＭ
８にはＦＦＴ対象データをアドレスとして第６図のコン
パレータブロック６と同様の出力信号が得られるように
変換データが格納されている。
このような構成において、ＤＳＰ１がデータメモリ２に
ＦＦＴ対象データを書き込む毎にスケーリング判別回路
３は前述のようなスケーリング値の判別を行い、その判
別結果をＤＳＰ１に送出する。そして、ＤＳＰ１は、ス
ケーリング判別回路３から加えられるスケーリング値の
判別結果に従ってＦＦＴ対象データに対して所定のスケ
ーリング演算を行った後、ＦＦＴ演算を実行する。
ＦＦＴ対象データを書き込む毎にスケーリング判別回路
３は前述のようなスケーリング値の判別を行い、その判
別結果をＤＳＰ１に送出する。そして、ＤＳＰ１は、ス
ケーリング判別回路３から加えられるスケーリング値の
判別結果に従ってＦＦＴ対象データに対して所定のスケ
ーリング演算を行った後、ＦＦＴ演算を実行する。
（発明が解決しようとする問題点） しかし、第６図，第７図に示すような従来のスケーリン
グ判別回路は、それぞれＦＦＴアルゴリズムに固有のも
のであり、複数のＦＦＴアルゴリズムが選択できる装置
の場合には各ＦＦＴアルゴリズムに対応した複数のスケ
ーリング判別回路を用意しなければならないという欠点
がある。
グ判別回路は、それぞれＦＦＴアルゴリズムに固有のも
のであり、複数のＦＦＴアルゴリズムが選択できる装置
の場合には各ＦＦＴアルゴリズムに対応した複数のスケ
ーリング判別回路を用意しなければならないという欠点
がある。
また、第６図の構成によれば、コンパレータブロック６
を構成していることから部品点数が多くなるという欠点
もある。
を構成していることから部品点数が多くなるという欠点
もある。
本発明は、このような点に着目したものであって、その
目的は、共通の回路構成で、異なるＦＦＴアルゴリズム
によるＦＦＴ演算時のオーバーフロー発生が防止できる
ＦＦＴ演算装置を提供することにある。
目的は、共通の回路構成で、異なるＦＦＴアルゴリズム
によるＦＦＴ演算時のオーバーフロー発生が防止できる
ＦＦＴ演算装置を提供することにある。
（問題点を解決するための手段） 本発明のＦＦＴ演算装置は、 複数のＦＦＴアルゴリズムを有し、選択された所定のＦ
ＦＴアルゴリズムに従って、ブロックフローティングを
用いた固定小数点演算によるＦＦＴ演算処理を実行する
ＦＦＴ演算装置において、 ＦＦＴアルゴリズムの選択に応じたオーバーフロー閾値
データが格納され、ＦＦＴ対象データとオーバーフロー
閾値データとの比較結果を出力するランダムアクセスメ
モリと、 このランダムアクセスメモリの比較結果の最大値をホー
ルドするレジスタとを具備し、 前記レジスタにホールドされた比較結果に従ってＦＦＴ
対象データに対するスケーリング演算を実行することを
特徴とする。
ＦＴアルゴリズムに従って、ブロックフローティングを
用いた固定小数点演算によるＦＦＴ演算処理を実行する
ＦＦＴ演算装置において、 ＦＦＴアルゴリズムの選択に応じたオーバーフロー閾値
データが格納され、ＦＦＴ対象データとオーバーフロー
閾値データとの比較結果を出力するランダムアクセスメ
モリと、 このランダムアクセスメモリの比較結果の最大値をホー
ルドするレジスタとを具備し、 前記レジスタにホールドされた比較結果に従ってＦＦＴ
対象データに対するスケーリング演算を実行することを
特徴とする。
（実施例） 以下、図面を用いて本発明の実施例を詳細に説明する。
第１図は、本発明の一実施例の要部を示すブロック図で
ある。第１図において、１０はランダムアクセスメモリ
（ＲＡＭ）であり、図示しないＤＳＰからＦＦＴアルゴ
リズムの選択に応じたオーバーフロー閾値データが格納
され、ＦＦＴ対象データとオーバーフロー閾値データと
の比較結果を判定結果レジスタ１１に出力する。すなわ
ち、ＲＡＭ１０には、ＦＦＴ対象データをアドレスとし
て従来の第６図のコンパレータブロック６と同様の出力
信号を得ることができる変換データが格納される。判定
結果レジスタ１１はＲＡＭ１０の比較結果の最大値をホ
ールドする。
ある。第１図において、１０はランダムアクセスメモリ
（ＲＡＭ）であり、図示しないＤＳＰからＦＦＴアルゴ
リズムの選択に応じたオーバーフロー閾値データが格納
され、ＦＦＴ対象データとオーバーフロー閾値データと
の比較結果を判定結果レジスタ１１に出力する。すなわ
ち、ＲＡＭ１０には、ＦＦＴ対象データをアドレスとし
て従来の第６図のコンパレータブロック６と同様の出力
信号を得ることができる変換データが格納される。判定
結果レジスタ１１はＲＡＭ１０の比較結果の最大値をホ
ールドする。
第２図は第１図の具体例を示すブロック図であり、第１
図と同一部分には同一符号を付けている。第２図におい
て、１２は図示しないＤＳＰやデータメモリも共通に接
続されるデータバスであり、例えば１６ビットのＦＦＴ
対象データが伝送される。１３はラッチ回路であり、Ｒ
ＡＭ１０に所定の変換データを書き込む時にはＦＦＴ対
象データの一部をアドレスしてラッチするとともに、Ｆ
ＦＴ対象データの値を判定する時にはこのＦＦＴ対象デ
ータの一部をデータとしてラッチする。このラッチ回路
１３のクロック端子ＣＫには、図示しないＤＳＰから、
ゲート１４を介してストローブ信号▲▼およびチ
ップセレクト信号▲▼が加えられている。ＲＡＭ
１０の▲▼端子にはチップセレクト信号▲▼
が加えられている。なお、本実施例では、ＲＡＭ１０は
ＦＦＴ対象データの上位８ビットをアドレスとして４ビ
ットの比較結果Ｄ０〜Ｄ３を個別に出力する例を示して
いる。ここで、例えばＤ０はスケーリングが不要な状態
を示し、Ｄ１は1/2にスケーリングする状態を示し、Ｄ
２は1/4にスケーリングする状態を示し、Ｄ３は1/8にス
ケーリングする状態を示す。１５はＲＡＭ１０に所定の
変換データを書き込むためのトライステートのデータバ
ッファであり、本実施例ではＦＦＴ対象データの下位４
ビットを書き込む例を示している。このデータバッファ
１５の制御端子にはＤＳＰからチップセレクト信号▲
▼が加えられている。１６はオアゲートであり、Ｒ
ＡＭ１０の出力端子Ｄ０〜Ｄ３に対応するように４個設
けられている。１７はフリップフロップであり、オアゲ
ート１６に対応するように４個の入力端子Ｄ０〜Ｄ３と
４個の出力端子Ｑ０〜Ｑ３が設けられている。これらオ
アゲート１６およびフリップフロップ１７は判定結果レ
ジスタ１１を構成している。すなわち、オアゲート１６
の一方の入力端子にはＲＡＭ１０の出力端子Ｄ０〜Ｄ３
がそれぞれ接続され、他方の入力端子にはフリップフロ
ップの出力端子Ｑ０〜Ｑ３が接続されていて、最大値を
ホールドすることができる。なお、フリップフロップ１
７のクロック端子ＣＫにはＲＡＭ１０のアクセスタイム
を補償するためのディレー１８を介してストローブ信号
▲▼がＤＳＰから加えられ、▲▼端子には
ＤＳＰからチップセレクト信号▲▼が加えられて
いる。１９は栄 判定結果レジスタ１１の判定結果をＤＳＰに読み出すた
めのトライステートのデータバッファであり、本実施例
ではＦＦＴ対象データの下位４ビットとして読み出され
ることになる。このデータバッファ１９の制御端子には
ＤＳＰからチップセレクト信号▲▼が加えられて
いる。
図と同一部分には同一符号を付けている。第２図におい
て、１２は図示しないＤＳＰやデータメモリも共通に接
続されるデータバスであり、例えば１６ビットのＦＦＴ
対象データが伝送される。１３はラッチ回路であり、Ｒ
ＡＭ１０に所定の変換データを書き込む時にはＦＦＴ対
象データの一部をアドレスしてラッチするとともに、Ｆ
ＦＴ対象データの値を判定する時にはこのＦＦＴ対象デ
ータの一部をデータとしてラッチする。このラッチ回路
１３のクロック端子ＣＫには、図示しないＤＳＰから、
ゲート１４を介してストローブ信号▲▼およびチ
ップセレクト信号▲▼が加えられている。ＲＡＭ
１０の▲▼端子にはチップセレクト信号▲▼
が加えられている。なお、本実施例では、ＲＡＭ１０は
ＦＦＴ対象データの上位８ビットをアドレスとして４ビ
ットの比較結果Ｄ０〜Ｄ３を個別に出力する例を示して
いる。ここで、例えばＤ０はスケーリングが不要な状態
を示し、Ｄ１は1/2にスケーリングする状態を示し、Ｄ
２は1/4にスケーリングする状態を示し、Ｄ３は1/8にス
ケーリングする状態を示す。１５はＲＡＭ１０に所定の
変換データを書き込むためのトライステートのデータバ
ッファであり、本実施例ではＦＦＴ対象データの下位４
ビットを書き込む例を示している。このデータバッファ
１５の制御端子にはＤＳＰからチップセレクト信号▲
▼が加えられている。１６はオアゲートであり、Ｒ
ＡＭ１０の出力端子Ｄ０〜Ｄ３に対応するように４個設
けられている。１７はフリップフロップであり、オアゲ
ート１６に対応するように４個の入力端子Ｄ０〜Ｄ３と
４個の出力端子Ｑ０〜Ｑ３が設けられている。これらオ
アゲート１６およびフリップフロップ１７は判定結果レ
ジスタ１１を構成している。すなわち、オアゲート１６
の一方の入力端子にはＲＡＭ１０の出力端子Ｄ０〜Ｄ３
がそれぞれ接続され、他方の入力端子にはフリップフロ
ップの出力端子Ｑ０〜Ｑ３が接続されていて、最大値を
ホールドすることができる。なお、フリップフロップ１
７のクロック端子ＣＫにはＲＡＭ１０のアクセスタイム
を補償するためのディレー１８を介してストローブ信号
▲▼がＤＳＰから加えられ、▲▼端子には
ＤＳＰからチップセレクト信号▲▼が加えられて
いる。１９は栄 判定結果レジスタ１１の判定結果をＤＳＰに読み出すた
めのトライステートのデータバッファであり、本実施例
ではＦＦＴ対象データの下位４ビットとして読み出され
ることになる。このデータバッファ１９の制御端子には
ＤＳＰからチップセレクト信号▲▼が加えられて
いる。
このような装置を用いてＦＦＴ演算を実行するのにあた
っては、始めに、選択設定されたＦＦＴアルゴリズムに
対するオーバーフロー閾値データをＲＡＭ１０に格納す
る。例えばＲＡＭ１０に８ビット構成のＦＦＴ対象デー
タが加えられる場合には、各ＦＦＴ対象データのレべル
は２５６ステップのいずれかの大きさになる。そこで、
これら２５６ステップのレべルをアドレスにして、それ
ぞれの大きさに対応して予め割り当てられた４ビットＤ
０〜Ｄ３の出力信号を選択設定されたＦＦＴアルゴリズ
ムに対するオーバーフロー閾値データとしてデータバッ
ファ１５を介してデータバス１２からＲＡＭ１０に書き
込む。このようにしてＲＡＭ１０へのデータの書き込み
が完了した後、データメモリにＦＦＴ対象データを格納
するとともにＦＦＴ対象データを逐次ＲＡＭ１０にも加
えてオーバーフロー閾値データと比較し、スケーリング
判定を行う。すなわち、ＲＡＭ１０からは、ＦＦＴ対象
データの２５６ステップのレべルをアドレスにして予め
割り当てられ格納されている４ビットＤ０〜Ｄ３の出力
信号が選択的に出力される。このようにして選択的に出
力される出力信号の最大値は、判定結果レジスタ１１の
フリップフロップ１７に保持される。ＤＳＰは、このフ
リップフロップ１７に保持されている出力信号をデータ
バッファ１９を介して読み取ってその読み取り値に応じ
たスケーリング演算を含む初段のＦＦＴ演算処理を実行
し、演算結果をデータメモリに格納する。この演算結果
に対しても前述と同様にスケーリング判定が行われ、そ
の判定結果に従って所定のスケーリング演算を含む次段
のＦＦＴ演算処理が実行される。以下同様に、必要段数
のＦＦＴ演算処理が実行されることになる。
っては、始めに、選択設定されたＦＦＴアルゴリズムに
対するオーバーフロー閾値データをＲＡＭ１０に格納す
る。例えばＲＡＭ１０に８ビット構成のＦＦＴ対象デー
タが加えられる場合には、各ＦＦＴ対象データのレべル
は２５６ステップのいずれかの大きさになる。そこで、
これら２５６ステップのレべルをアドレスにして、それ
ぞれの大きさに対応して予め割り当てられた４ビットＤ
０〜Ｄ３の出力信号を選択設定されたＦＦＴアルゴリズ
ムに対するオーバーフロー閾値データとしてデータバッ
ファ１５を介してデータバス１２からＲＡＭ１０に書き
込む。このようにしてＲＡＭ１０へのデータの書き込み
が完了した後、データメモリにＦＦＴ対象データを格納
するとともにＦＦＴ対象データを逐次ＲＡＭ１０にも加
えてオーバーフロー閾値データと比較し、スケーリング
判定を行う。すなわち、ＲＡＭ１０からは、ＦＦＴ対象
データの２５６ステップのレべルをアドレスにして予め
割り当てられ格納されている４ビットＤ０〜Ｄ３の出力
信号が選択的に出力される。このようにして選択的に出
力される出力信号の最大値は、判定結果レジスタ１１の
フリップフロップ１７に保持される。ＤＳＰは、このフ
リップフロップ１７に保持されている出力信号をデータ
バッファ１９を介して読み取ってその読み取り値に応じ
たスケーリング演算を含む初段のＦＦＴ演算処理を実行
し、演算結果をデータメモリに格納する。この演算結果
に対しても前述と同様にスケーリング判定が行われ、そ
の判定結果に従って所定のスケーリング演算を含む次段
のＦＦＴ演算処理が実行される。以下同様に、必要段数
のＦＦＴ演算処理が実行されることになる。
第３図は、このような一連のＦＦＴ演算処理の流れの要
部を示すフローチャートである。
部を示すフローチャートである。
まず、チップセレクト信号▲▼に従ってラッチ回
路１３にアドレスを書き込み（ステップ）、チップセ
レクト信号▲▼に従ってＲＡＭ１０に変換データ
を書き込む（ステップ）。このようなステップをＦＦ
Ｔ対象データのレべルステップ数（２５６ステップ）繰
り返す。その後、判定結果レジスタ１１のフリップフロ
ップ１７をチップセレクト信号▲▼に従ってクリ
アし（ステップ）、ＦＦＴ対象データをデータメモリ
に逐次取り込みながら前回の判定結果に応じてスケール
量を変えてＦＦＴ演算のためのバタフライ演算を実行す
る（ステップ）。その後、チップセレクト信号▲
▼に従って今回の判定結果を読み取る（ステップ
）。このようなステップを２ｎ点ＦＦＴの場合にはｎ
段繰り返す。
路１３にアドレスを書き込み（ステップ）、チップセ
レクト信号▲▼に従ってＲＡＭ１０に変換データ
を書き込む（ステップ）。このようなステップをＦＦ
Ｔ対象データのレべルステップ数（２５６ステップ）繰
り返す。その後、判定結果レジスタ１１のフリップフロ
ップ１７をチップセレクト信号▲▼に従ってクリ
アし（ステップ）、ＦＦＴ対象データをデータメモリ
に逐次取り込みながら前回の判定結果に応じてスケール
量を変えてＦＦＴ演算のためのバタフライ演算を実行す
る（ステップ）。その後、チップセレクト信号▲
▼に従って今回の判定結果を読み取る（ステップ
）。このようなステップを２ｎ点ＦＦＴの場合にはｎ
段繰り返す。
このように構成することにより、ＦＦＴアルゴリズムの
選択に応じてＲＡＭに書き込む変換データを更新するだ
けで基数が２，４，８，…などのＦＦＴアルゴリズムを
はじめとするあらゆるＦＦＴアルゴリズムに対応するこ
とができ、従来のようにＦＦＴアルゴリズムに応じてＲ
ＯＭや回路構成を変更しなくてもよく、装置構成の簡略
化が図れ、高精度の演算を行うことができる。
選択に応じてＲＡＭに書き込む変換データを更新するだ
けで基数が２，４，８，…などのＦＦＴアルゴリズムを
はじめとするあらゆるＦＦＴアルゴリズムに対応するこ
とができ、従来のようにＦＦＴアルゴリズムに応じてＲ
ＯＭや回路構成を変更しなくてもよく、装置構成の簡略
化が図れ、高精度の演算を行うことができる。
なお、上記実施例では、ＤＳＰがデータメモリにデータ
を書き込む時にスケーリング判定を行う例を示したが、
データを読み出す時に判定するようにしてもよい。
を書き込む時にスケーリング判定を行う例を示したが、
データを読み出す時に判定するようにしてもよい。
また、スケーリング判定回路に加えるデータのビット数
は８ビットに限るものではなく、増減してもよく、判定
出力データも４ビットに限るものではなく増減してもよ
い。
は８ビットに限るものではなく、増減してもよく、判定
出力データも４ビットに限るものではなく増減してもよ
い。
また、判定結果レジスタに第４図に示すようにエンコー
ダ２０を付加して２桁２進数に変換して出力するように
してもよい。この場合、例えば００出力は次の演算では
スケーリングが不要を表わし、０１出力は次の演算では
1/2スケーリングが必要であることを表わし、１０出力
は次の演算では1/4スケーリングが必要であることを表
わし、１１出力は次の演算では1/8スケーリングが必要
であることを表わすことになる。
ダ２０を付加して２桁２進数に変換して出力するように
してもよい。この場合、例えば００出力は次の演算では
スケーリングが不要を表わし、０１出力は次の演算では
1/2スケーリングが必要であることを表わし、１０出力
は次の演算では1/4スケーリングが必要であることを表
わし、１１出力は次の演算では1/8スケーリングが必要
であることを表わすことになる。
（発明の効果） 以上説明したように、本発明によれば、共通の回路構成
で、異なるＦＦＴアルゴリズムによるＦＦＴ演算時のオ
ーバーフロー発生が防止できるＦＦＴ演算装置が実現で
き、実用上の効果は大きい。
で、異なるＦＦＴアルゴリズムによるＦＦＴ演算時のオ
ーバーフロー発生が防止できるＦＦＴ演算装置が実現で
き、実用上の効果は大きい。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図の具体例を示すブロック図、第３図はＦＦＴ演算
処理の流れの要部を示すフローチャート、第４図は本発
明の他の実施例の要部を示すブロック図、第５図はＦＦ
Ｔ演算装置の概略構成図、第６図，第７図はそれぞれ従
来のスケーリング判別回路の構成例を示すブロック図で
ある。 １……デジタルシグナルプロセッサ（ＤＳＰ）、２……
データメモリ、３……スケーリング判別回路、１０……
ランダムアクセスメモリ（ＲＡＭ）、１１……判定結果
レジスタ、１２……データバス、１３……ラッチ回路、
１４……ゲート、１５，１９……データバッファ、１６
……オアゲート、１７……フリップフロップ、１８……
ディレー、２０……エンコーダ。
第１図の具体例を示すブロック図、第３図はＦＦＴ演算
処理の流れの要部を示すフローチャート、第４図は本発
明の他の実施例の要部を示すブロック図、第５図はＦＦ
Ｔ演算装置の概略構成図、第６図，第７図はそれぞれ従
来のスケーリング判別回路の構成例を示すブロック図で
ある。 １……デジタルシグナルプロセッサ（ＤＳＰ）、２……
データメモリ、３……スケーリング判別回路、１０……
ランダムアクセスメモリ（ＲＡＭ）、１１……判定結果
レジスタ、１２……データバス、１３……ラッチ回路、
１４……ゲート、１５，１９……データバッファ、１６
……オアゲート、１７……フリップフロップ、１８……
ディレー、２０……エンコーダ。
Claims (1)
- 【請求項１】複数のＦＦＴアルゴリズムを有し、選択さ
れた所定のＦＦＴアルゴリズムに従って、ブロックフロ
ーティングを用いた固定小数点演算によるＦＦＴ演算処
理を実行するＦＦＴ演算装置において、 ＦＦＴアルゴリズムの選択に応じたオーバーフロー閾値
データが格納され、ＦＦＴ対象データとオーバーフロー
閾値データとの比較結果を出力するランダムアクセスメ
モリと、 このランダムアクセスメモリの比較結果の最大値をホー
ルドするレジスタとを具備し、 前記レジスタにホールドされた比較結果に従ってＦＦＴ
対象データに対するスケーリング演算を実行することを
特徴とするＦＦＴ演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62184264A JPH0636164B2 (ja) | 1987-07-23 | 1987-07-23 | Ｆｆｔ演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62184264A JPH0636164B2 (ja) | 1987-07-23 | 1987-07-23 | Ｆｆｔ演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6426975A JPS6426975A (en) | 1989-01-30 |
| JPH0636164B2 true JPH0636164B2 (ja) | 1994-05-11 |
Family
ID=16150275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62184264A Expired - Lifetime JPH0636164B2 (ja) | 1987-07-23 | 1987-07-23 | Ｆｆｔ演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0636164B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2524413B2 (ja) * | 1989-10-30 | 1996-08-14 | 日本電気株式会社 | Ｆｆｔ演算手法自動選択方式 |
| JP2953297B2 (ja) * | 1994-03-30 | 1999-09-27 | 日本電気株式会社 | 受光素子およびその駆動方法 |
-
1987
- 1987-07-23 JP JP62184264A patent/JPH0636164B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6426975A (en) | 1989-01-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0127988B1 (en) | A normalizing circuit | |
| EP0373291B1 (en) | Digital signal processor | |
| JP2692384B2 (ja) | アドレス生成回路 | |
| JP3487903B2 (ja) | 演算装置及び演算方法 | |
| JPS5854472A (ja) | 画像処理装置及び方法 | |
| US4992969A (en) | Integer division circuit provided with a overflow detector circuit | |
| JPH0636164B2 (ja) | Ｆｆｔ演算装置 | |
| US6681314B1 (en) | FIFO memory device suitable for data transfer apparatuses with different data bus widths and method for controlling the same | |
| JPS6044675B2 (ja) | 楽音デ−タ処理装置 | |
| JP3064048B2 (ja) | Ｃｄ−ｒｏｍの削除ビット貯蔵方法及び回路 | |
| US5374776A (en) | System for processing musical sound data having overflow/underflow compensation | |
| JPH06301596A (ja) | マイクロプロセッサ | |
| JP2752220B2 (ja) | 文字列処理装置 | |
| JP3121609B2 (ja) | デジタル信号処理装置 | |
| JP2575856B2 (ja) | 演算回路 | |
| JP2538095B2 (ja) | 同期保護回路 | |
| JPH0793213A (ja) | バンクレジスタ設定回路 | |
| JPS5844417Y2 (ja) | チエンジデイテクタ入力モジユ−ル | |
| JP2536489B2 (ja) | 圧縮デ−タ復号化装置 | |
| JP2861435B2 (ja) | パイプライン形演算装置 | |
| JPH0252901B2 (ja) | ||
| JPH0728220B2 (ja) | デ−タ変換処理回路 | |
| KR19990070644A (ko) | 에러 정정 장치 및 방법 | |
| JP2004362262A (ja) | 半導体集積回路 | |
| JPS6044674B2 (ja) | 楽音デ−タ処理装置 |