JPS63225821A - 信号処理装置 - Google Patents

信号処理装置

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Publication number
JPS63225821A
JPS63225821A JP5886487A JP5886487A JPS63225821A JP S63225821 A JPS63225821 A JP S63225821A JP 5886487 A JP5886487 A JP 5886487A JP 5886487 A JP5886487 A JP 5886487A JP S63225821 A JPS63225821 A JP S63225821A
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JP
Japan
Prior art keywords
conversion
data
register
cpu
lsi
Prior art date
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Pending
Application number
JP5886487A
Other languages
English (en)
Inventor
Hiroyuki Nakajima
裕之 中島
Yoshinori Sato
佐藤 芳則
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Hitachi Microcomputer System Ltd
Hitachi Ltd
Original Assignee
Hitachi Ltd
Hitachi Microcomputer Engineering Ltd
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Publication date
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Priority to JP5886487A priority Critical patent/JPS63225821A/ja
Publication of JPS63225821A publication Critical patent/JPS63225821A/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [産業上の利用分野] この発明は、信号処理技術さらにはアナログ・ディジタ
ル変換回路(以下A/Dコンバータと称する)に適用し
て特に有効な技術に関し、例えば8ビツトマイクロコン
ピユータによって制御可能なA/Dコンバータ内蔵LS
Iに利用して有効な技術に関する。
[従来の技術] 従来、6800系の8ビツトマイクロコンピユータの制
御下におかれ、アナログ入力信号をディジタル値に変換
して保持し、マイクロコンピュータからの要求によって
変換データの読出しが行なえるようにされた周辺LSI
として1例えば、[株]日立製作所製HD46508の
ようなアナログデータ収集用LSIがある。
第2図には、マイクロコンピュータに接続可能にされた
従来のA/Dコンバータ内蔵LSIの一例が示されてい
る。
第2図に示されている回路は逐次比較型A/Dコンバー
タを使用しており、A/Dコンバータ1による変換後の
データは、データレジスタ12に保持される。そして、
A/D変換が終了すると制御回路15からマイクロコン
ピュータに対して・割込み信号IRQが出力され、CP
tJ (マイクロコンピュータ)からのセレクト信号S
によって、データレジスタ12内の変換結果がデータバ
ス13を介して読み出されるようにされている。
ただし、制御回路15内に設けられたコントロールレジ
スタの割込みマスク用のビットにl(Ojlをセットし
ておくと、A/D変換終了後の割込み信号IRQの出力
は留保されるようにされている([株]日立製作所、昭
和60年9月発行、「日立マイクロコンピュータデータ
ブック 8/16ビツトマイクロコンピユ一タ周辺LS
IJ第338頁〜第361頁参照)。
[発明が解決しようとする問題点] 従来のA/D変換用LSIは、CPUによって起動され
、A/D変換が終了するとIRQ (A/D変換終了信
号)を“Low”にすることでCPUに割込みをかけて
、A/D変換が終了したことを伝えるようにされていた
。しかるに、CPUは。
A/D変換用LSIだけでなく、タイマー等複数のl1
0LSIを持っている為、割込みがかかると先ず割込み
要因が何であるかを判断する必要がある。すなわち、ポ
ーリングという処理により各LSIのステータスレジス
タを順次読出し、どのl10LSIが割込みをかけてい
るかを捜す、ポーリングによってA/D変換終了割込み
であることがわかると、A/D変換用LSI内のデータ
レジスタ12よりA/D変換データを読出し、そのデー
タをもとに所定の処理を行なう。以上が1回のA/D変
換に関してCPUが行なう動作の概要である。
以上からCPUがA/D変換用LSIに対し繰返しA/
D変換を行なわせたいときには、第3図(A)に示すよ
うにA/D変換用LSIがCPUを占有する時間が長く
なり、システムのスループットが低下するという問題が
ある。
本発明の目的は、A/D変換用LSIのCPU占有時間
を軽減し、システムのスループットの向上を図ることに
ある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
[問題点を解決するための手段] 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
すなわち、A/D変換データを格納する複数個のデータ
レジスタ群と、A/D変換の繰返し数を設定する回数レ
ジスタを設け、この回数レジスタに設定された回数に達
してから変換終了信号を外部へ出力させるようにすると
ともに、その設定回数に達するまでに得られた変換デー
タは順次上記データレジスタ群に格納しておくようにす
るものである。
[作用] 上記した手段によれば、A/D変換終了ごとにCPUに
対し割込みがかかるというようなことを回避して、設定
された回数だけA/D変換が終了した時点で一括して変
換データを読み出せるようにし、これによって、CPU
によるポーリング処理の回数を減少させ、A/D変換用
LSIによるCPU占有時間を軽減し、システムのスル
ープットの向上を図るという上記目的を達成することが
できる。
[実施例] 第1図には、本発明をマイクロコンピュータに接続可能
なA/D変換用LSIに適用した場合の一実施例が示さ
れている。
第1図において、符号1で示されているのはA/D変換
回路で、このA/D変換回路1は特に制限されないが、
コンパレータと比較レジスタおよびD/Aコンバータか
らなる逐次比較型A/D変換器により構成されている。
この実施例では、上記A/D変換回路1において得られ
た変換データを格納する複数個のデータレジスタDRO
〜DRnからなるレジスタ群2が設けられ、マルチプレ
クサのような切換回路3を介してA/D変換回路1から
の変換データがいずれか一つのデータレジスタ内に格納
されるようになっている。
また、上記データレジスタDRO〜DRnに対応してr
OJ〜r n + I Jまでの値を設定可能な繰返し
回数レジスタ4が設けられている。この回数レジスタ4
は、CPUがデータバスを介して外部から書き込むこと
ができるように構成されており、回数レジスタ4の設定
値は、A/D変換制御回路5に供給されるようにされて
いる。
A/D変換制御回路5は1例えばA/D変換用LSIの
内部の動作状態を示すステータスレジスタや変換回数を
計数するカウンタを有する。このカウンタは例えば、A
/D変換回路1に供給される動作タイミング信号(クロ
ック)をA/D変換制御回路5が監視していて、1回の
A/D変換が終了したときにカウントアツプもしくはカ
ウントダウンされる。そして、A/D変換制御回路5は
、A/D変換回路1における変換終了回数が上記回数レ
ジスタ4に設定された回数に一致すると、ステータスレ
ジスタ内の終了ビットに「1」を立てるともに、A/D
変換回路1に対して停止信号を送って、変換動作を一時
中断させるようになっている。そして、ステータスレジ
スタ内の終了ビットに「1」が立てられると1割込み制
御回路6が。
ロウレベルの割込み信号IRQを外部へ出力するように
されている。
さらに、この実施例では、上記A/D変換制御回路5内
のカウンタの値に基づいて、上記切換回路3の切換制御
信号を形成して切換回路3へ供給するデータ格納制御回
路7が設けられている。このデータ格納制御回路7から
の制御信号によって。
最初の変換データは、データレジスタDROに格納され
、変換データ格納後、A/D変換制御回路5から信号に
よって次の変換動作が開始され、その変換データは第2
のデータレジスタDRIに格納される。
このようにして、上記実施例ではA/D変換回数が1回
数レジスタ4の設定値に一致するまで、A/D変換回路
1における変換動作が連続的に繰り返され、その変換デ
ータは次々と別個のデータレジスタに格納されていく、
そして、その間変換終了を示す割込み信号IRQは出力
されないようにされている。また、回数レジスタ4に設
定された数「i」よりも大きい番号が与えられたデータ
レジスタD Ri ” D Rnすなわち変換データが
格納されなかったデータレジスタは、イニシャライズに
よる「0」が設定されたままの状態にされる。
上記データレジスタD RO” D Rnにはアドレス
が与えられており、CPUがアドレス信号を出力してデ
ータレジスタを指定すると、デコーダ8によって対応す
るデータレジスタが選択され、その内容がデータバス上
に出力される。従って、CPtJはA/D変換用LSI
から割込み信号IRQが入ったならば、ポーリング後、
データレジスタDRO〜DRnのアドレスを次々と出力
することによりデータレジスタDRO〜DRnの内容を
読むことができる。
このときCPUは、変換データの入っているデータレジ
スタの数を自分で設定した回数レジスタ4への設定値よ
り予め知っているので、変換データの入っているデータ
レジスタのみを指定してその内容を知ることができる。
これによって、上記実施例のA/D変換用LSIを使っ
たシステムでは、第3図(A)のようにA/D変換終了
ごとにCPUがデータレジスタを読みに行く必要がなく
なり、第3図(B)のように所望の回数だけA/D変換
が実行された後、割込み信号に基づいてデータレジスタ
をアクセスすることにより、一括して複数のA/D変換
データを得ることができるようになる。その結果、CP
UがA/D変換用LSIにより占有される時間が大幅に
短縮される1例えば、回数レジスタ4に回数[M」を設
定した場合には、−回のCPU占有時間(割込み処理時
間+A/D変換データ読出し格納時間+A/D変換起動
時間)をT1とすると、従来のA/D変換LSIを用い
たシステムでのCPU占有時間は、(M+1)XT□で
あったのに対し、本発明を適用した場合のCPU占有時
間は2T工となる。つまり、(M−1)XT1時間だけ
CPUの占有時間が短縮される。その結果、軽減時間分
CPUは他の処理を行なうことができ、システムのスル
ープットが向上される。
なお、上記実施例においては、繰返し回数レジスタ4が
rOJに設定されると、データレジスタDRO〜DRn
はすべて「0」に設定されるとともに、切換回路3を介
してA/D変換回路1からのA/D変換データが一切格
納されないようにされている。また、この場合割込み信
号も発生されない。ただし、回数レジスタ4は、イニシ
ャライズによって「1」が設定されるように構成するこ
とによって、CPUが回数レジスタ4に対する書込みを
行なわなかったような場合には、自動的に従来のLSI
と同じようにA/D変換終了ごとに毎回割込み信号が発
生されるようにすることが可能である。
また、データレジスタD RO= D Rnの数は任意
の数にすることができるが、あまり多くすると占有面積
が大きくなりチップサイズを増大させてしまうので、例
えば「8」個程度にしておくのが望ましい。
さらに、上記実施例におけるA/D変換回路1を、A/
D変換制御回路5からの制御信号によって、10ビツト
または^ビットいずれの分解能のA/D変換をも実行で
きるように構成したり、割込み信号そのものをマスクで
きるようにしたり、電圧比較用データを設定するレジス
タを設けてそのデータをA/D変換回路1内のD/Aコ
ンバータに入れてD/A変換してからコンパレータに入
れてアナログ入力との電圧比較を行なえるようにしても
よい。
上記の場合、例えばA/D変換制御回路5内に、外部か
ら書込み可能なコントロールレジスタを設けて、上記各
動作モード等の指定を行ない、このコントロールレジス
タのビット状態に応じて対応する動作が実行されるよう
に構成すればよい。
以上説明したように上記実施例は、A/D変換データを
格納する複数個のデータレジスタ群と、A/D変換の繰
返し数を設定する回数レジスタを設け、この回数レジス
タに設定された回数に達してから変換終了信号を外部へ
出力させるようにするとともに、その設定回数に達する
までに得られた変換データは順次データレジスタ群に格
納しておくようにしたので、A/D変換終了ごとにCP
Uに対し割込みがかかるというようなことが回避され、
設定された回数だけA/D変換が終了した時点で一括し
て変換データを読み出せるようになるという作用により
、A/D変換用LSIによるCPU占有時間が軽減され
、システムのスループットが向上されるという効果があ
る。
また、変換繰返し回数を設定する回数レジスタを設けた
ので、ユーザが任意の回数を設定して所望の変換回数ご
とに割込みを発生させることができるという作用により
、A/D変換LSIが使い易くかつシステムの自由度が
高くなるという利点がある。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、上記実施例では
変換繰返し回数を設定する回数レジスタ4を設けている
が、回数レジスタを省略し繰返し回数を固定させておく
ようにしてもよい。また、複数のアナログ入力信号のな
から一つを選択してA/D変換回路へ入力させるマルチ
プレクサを設けるとともに、各チャンルごとにデータレ
ジスタを対応させておき、複数のアナログ入力に関して
A/D変換が終了したときに割込み信号を発生させるよ
うに構成してもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるA/Dコンバータを
内蔵したアナログ信号収集用のマイクロコンピュータ周
辺LSIに適用したものについて説明したが、この発明
はそれに限定されるものでなく、A/Dコンバータを内
蔵するシングルチップマイコンその他A/D変換回路一
般に利用することができる。
[発明の効果] 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
すなわち、所定の回数だけA/D変換が繰り返されてか
らCPUに対して割込みをかけることができるようにな
って、A/Dコンバータを含むマイクロコンピュータシ
ステムにおけるCPUの負担を軽減させ、システムのス
ループットを向上させることができるようになる。
【図面の簡単な説明】
第1図は本発明をA/Dコンバータ内蔵の周辺LSIに
適用した場合の一実施例を示すブロック図、 第2図は従来のA/Dコンバータ内蔵の周辺LSIの一
例を示すブロック図、 第3図(A)、(B)は従来のA/D変換用LSIを用
いたシステムと、本発明に係るA/D変換用LSIを用
いたシステムにおけるそれぞれのCPU占有時間の割合
を示すタイムチャートである。 1・・・・A/D変換回路、2・・・・データレジスタ
群、3・・・・切換手段、4・・・・繰返し回数レジス
タ、5・・・・A/D変換制御回路、6・・・・割込み
制御回路。 第  1  図

Claims (1)

  1. 【特許請求の範囲】 1、アナログ・ディジタル変換回路と、この変換回路に
    おける変換後のデータを格納可能な複数個のデータレジ
    スタ群と、上記変換回路からの変換データを上記データ
    レジスタ群に対し順次振り分けて格納させる切換手段お
    よびその切換回路制御回路とを備え、複数回の変換が終
    了した後に変換終了信号を外部へ出力するように構成さ
    れてなることを特徴とする信号処理装置。 2、アナログ・ディジタル変換動作が開始されてから終
    了信号が出力されるまでの間に実行されるべき変換動作
    の繰返し回数を設定可能なレジスタが設けられてなるこ
    とを特徴とする特許請求の範囲第1項記載の信号処理装
    置。
JP5886487A 1987-03-16 1987-03-16 信号処理装置 Pending JPS63225821A (ja)

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JPS63225821A true JPS63225821A (ja) 1988-09-20

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ID=13096588

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