JPH0226417A - Ａ／ｄ変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、アナログ入力信号をデジタル信号に変換する
為のＡ／Ｄ　（アナログ／デジタル）変換回路に関する
もので、特に素子数の削減を計ったＡ／Ｄ変換回路に関
する。

（ロ）従来の技術 アナログ信号をデジタル信号に変換するＡ／Ｄ変換回路
は、従来から種々提案されており、用途に応じて選択使
用されている。例えば、変換時間が数ｍｇ以上の低速用
のＡ／Ｄ変換回路としては、主に積分型のＡ／Ｄ変換回
路が用いられ、これはデジタルマルチメータや電子はか
り等に応用されている。また、変換時間が数μｓから数
百μｓの中速用Ａ／Ｄ変換回路としては、逐次比較方式
のＡ／Ｄ変換回路が用いられ、これはＰＣＭ通信やデジ
タルオーディオ等に応用詐れている。更に、変換時間が
数百ｎｓ以下の高速用Ａ／Ｄ変換回路としては、並列比
較方式のＡ／Ｄ変換回路が用いられ、ビデオ信号処理や
計測分野で応用されている。尚、Ａ／Ｄ変換回路に関し
ては、昭和６０年７月３０日付で発行された「図解Ａ／
Ｄコンバータ入門」に詳述されている。

ところで、高速用の並列比較方式のＡ／Ｄ変換回路は、
高次ビットにすると、回路が複雑になり、ＩＣ化したと
きチップ面積が増大したり、消費電流が大になるという
問題があった。第２図は、並列比較方式の４ピツ）Ａ／
Ｄ変挽変格回路すもので、電源端子（１）とアースとの
間に直列接続された１６個の抵抗（２ａ）乃至（２ｐ）
と、前記抵抗（２ａ）乃至（２ｐ）の各接続点に一方の
入力端子が接続され、他方の入力端子が信号入力端子（
３）に接続された１５個の比較回路（４ａ）乃室（４０
）と、前記比較回路（４８）乃至（４０）の出力信号を
エンコードするエンコーダ（５）とによって構成されて
いる。第２図から明らかな如く、並列比較方式の場合、
高々４ビツトのＡ／Ｄ変換回路を構成しても、１６個の
抵抗と１５個の比較回路を必要とし、一般にｎビットの
Ａ／Ｄ変換回路を構成する場合、抵抗が２・個、比較回
路が２ａ−１個必要となる。

並列比較方式のＡ／Ｄ変換回路を改良し、素子数の低減
を計ったものとして、直並列比較方式のＡ／Ｄ変換回路
が提案されている。このＡ／Ｄ変換回路は、４ビツトの
場合、第３図に示す如く、電源端子（６）とアースとの
間に直列接続された１６個の抵抗（７ａ）乃至（７ｐ）
と、前記抵抗（７ａ）乃至（７ｐ）の所定接続点番こ一
方の入力端子が接続され、他方の入力端子が信号入力端
子（８〉に接続された３個の上位ビット用比較回路（９
ａ）乃至（９Ｃ）と、前記比較回路（９ａ）乃至（９ｃ
）の出力信号をエンコードし、上位２ビツトの出力信号
を発生する第１エンフーダと、入力端が前記抵抗（７ａ
）乃至（７ｐ）の所定接続点に接続きれた第１乃至第４
スイッチ群（１１ａ）乃至（ｌｉｄ）と、信号入力端子
（８）に印加される入力信号と前記第１乃至第４スイッ
チ群（ｌｌａ）乃至（ｌｉｄ）から得られる基準電圧と
を比較する３個の下位ビット用比較回路（１２ａ）乃至
（１２ｃ）と、前記比較回路（１２ａ）乃至（１２ｃ）
の出力信号をエンコードし、下位２ビツトの出力信号を
発生する第２エンコーダ（１３）とによって構成される
。第３図のＡ／Ｄ変換回路の場合、まず第１乃至第４ス
イッチ群（ｌｌａ）乃至（ｌｉｄ）を構成する全スイッ
チが開放され、上位２ビツトのＡ／Ｄ変換が行なわれる
。すなわち、第１乃至第３比較回路（９ａ）乃至（９Ｃ
）により基準電圧と入力電圧との比較が行なわれ、前記
第１乃至第３比較回路（９ａ）乃至（９ｃ）の出力端に
ｒ　Ｈ、又は「Ｌ、の出力信号が発生する。前記第１乃
至第３比較回路（９ａ）乃至（９Ｃ）の出力信号は、第
１エンフーダ＜１０）に印加されてエンコードきれる。

その為、前記第１エンコーダ（１０）の出力端には、デ
ジタル信号の上位２ビツトを示す出力信号が発生する。

前記第１エンコーダ（１０）の出力信号は、入力信号の
レベルに応じて、（０，０）。

（０，１）、（１，０）、（１，１）となる。

比較回路（９ａ）乃至（９ｃ）と第１エンコーダ（１０
）とによる上位２ビツトのＡ／Ｄ変換が行なわれると、
前記第１エンコーダ（１０）の出力信号に応じて、第１
乃至第４スイッチ群＜１ｌａ）乃至（ｌｉｄ）の１つが
選択され、選択されたスイッチ群を構成するスイッチが
閉成する０例えば、第１エンコーダ（１０）の出力信号
が（０、０）のときは第４スイッチ群（ｌｉｄ）が選択
され、同様に（０，１）のときは第３スイッチ群（ｌｉ
ｅ）が、（１，０）のときは第２スイッチ群（ｌｌｂ）
が、（１，１）のときは第１スイッチ群（ｌｌａ）がそ
れぞれ選択される。第１乃至第４スイッチ群（ｌｌａ）
乃至（ｌｌｄ）の１つが選択されると、選択されたスイ
ッチ群に応じた基準電圧が下位ビット用比較回路（１２
ａ）乃至（１２ｃ）に印加され、入力信号と比較される
。その為、前記比較回路（１２ａ）乃至（１２ｃ）の出
力端にｒ　Ｈ、又は「Ｌ、の出力信号が発生し、前記出
力信号が第２エンコーダ（１３）でエンコードされる。

その結果、前記第２エンコーダ（１３）から下位２ビツ
トの出力信号が発生する。

第３図のＡ／Ｄ変換回路を用いれば、アナログ信号を４
ビツトのデジタル信号に変換することが出来る。その時
、比較回路の数が６個でよいから、第２図の回路に比べ
、エンコーダ及び第１乃至第４スイッチ群が増加してい
るといえども、全体として回路の簡略化を計ることが出
来る。特に、ビット数が多くなった場合、（例えば８ビ
ツトの場合、第２図の回路においては２５５個の比較回
路を必要とするが、第３図の回路の場合３０個で事足り
る）素子数の大幅な減少が計れる。

（ハ）発明が解決しようとする課題 しかしながら、第３図のＡ／Ｄ変換回路においても高次
ビットのデジタル信号を得る場合には素子数が非常に多
くなり問題であった０例えば、前記Ａ／Ｄ変換回路を１
６ビツトで構成する場合、比較回路は５１０個、抵抗は
６５５３６個必要となる。その為、更に構成が簡略化さ
れたＡ／Ｄ変換回路が希求されていた。

（ニ）課題を解決するだめの手段 本発明は、上述の点に鑑み成されたもので、第１基準電
源と、第２基準電源と、該第１及び第２基準電源を選択
する第１スイッチと、該第１スイッチとアースとの間に
直列接続された複数の抵抗と、前記複数の抵抗の接続点
に得られる基準電圧とアナログ入力信号との減算を行な
う減算回路と、前記複数の抵抗の接続点に得られる基準
電圧をそれぞれ前記減算回路に印加するスイッチ群と、
前記アナログ入力信号と前記減算回路の出力信号とを選
択出力する第２スイッチと、該第２スイッチからの信号
と前記複数の抵抗の接続点に得られる基準電圧とを比較
する複数の比較回路から成る比較回路群と、該比較回路
群の出力信号をエンコードするエンコーダと、該エンコ
ーダの出力信号を格納する第１及び第２レジスタと、該
第１及び第２レジスタの出力信号に応じて前記第１スイ
ッチ、前記第２スイッチ及び、前記スイッチ群の一つの
スイッチを選択駆動する選択回路とから成り、前記第１
レジスタの出力端に上位ビットのデジタル信号を、前記
第２レジスタの出力端に下位ビットのデジタル信号を発
生するようにしたことを特徴とする。

（ホ）作用 本発明に依れば、まず第１スイッチに依って選択された
第１基準電源からの第１基準電圧が直列接続された複数
の抵抗に依って分圧され、複数の第１の基準電圧が発生
する。そして、アナログ入力信号と前記第１の基準電圧
との比較が比較回路群において行なわれ、エンコーダか
ら発生する上位ビットに対応するデジタル信号が第１レ
ジスタに格納される。該第１レジスタに格納されたデジ
タル信号に応じて、選択回路は、第１スイッチ及び第２
スイッチの切換えを行なうと共にスイッチ群の内の一つ
のスイッチを選択駆動する。

すると、第２基準電源からの第２基準電圧を前記抵抗は
分圧し、複数の第２基準電圧が発生する０発生した複数
の第２基準電圧の内、前記スイッチ群の選択によって選
択された一つの第２基準！圧は、アナログ入力信号と減
算回路で減算される。そして、その減算結果が第２スイ
ッチを介して前記比較回路群に印加される。その為、比
較回路群において、前記第２基準電圧とアナログ入力信
号との比較が行なわれ、エンコーダから発生する下位ビ
ットに対応するデジタル信号が第２レジスタに格納され
る。前記第２レジスタにデジタル信号が格納されると、
前記第２レジスタから制御信号が発生し、選択回路が前
記第１及び第２スイッチの切換えを行ない、以下同様の
動作が繰り返されてＡ／Ｄ変換が行なわれる。

（へ）実施例 第１図は、本発明の一実施例を示す回路図で、（１４）
は第１基準電源、（１５）は前記第１基準電源（１４）
の第１基準電圧の％の第２基準電圧を発生する第２基準
′ｒＩｔ源、（１６〉は前記第１及び第２基準寛源（１
４）及び（１５）からの基準電圧を選択出力する第１ス
イッチ、（１７ａ）乃至（１７ｄ）は電源端子（１８）
とアースとの間に直列接続された基準電圧発生用の抵抗
、（１９）は前記抵抗（１７ａ）乃至＜１７ｄ）の各接
続点に発生する基準電圧と入力端子（２０）に印加諮れ
るアナログ入力信号との減算を行なう減算回路、（２１
）は前記抵抗（１７ａ）乃至（１７ｄ）の各接続点に発
生する基準電圧を、前記減算回路（１９）に印加する為
の第３乃至第６スイッチ（２２ａ　）乃至（２２ｄ）か
ら成るスイッチ群、（２３）は前記減算回路（１９）の
出力信号又は入力端子（２０）に印加されるアナログ入
力信号を選択出力する第２スイッチ、（２４）は前記抵
抗（１７ａ）乃至（１７ｄ）の各接続点に発生する基準
電圧と前記第２スイッチ（２３）の出力信号とを比較し
１Ｈ」又はｒ　Ｌ　、の出力信号を発生する第１乃至第
３比較回路（２５ａ＞乃至（２５ｃ）から成る比較回路
群、（２６〉は前記第１乃至第３比較回路（２５ａ）乃
至（２５ｃ　）の出力信号をエンコードし、２ビツトの
デジタル信号を発生するエンコーダ、（２７）は該エン
コーダ（２６）から得られる上位２ビツトのデジタル信
号を格納する第１レジスタ、（２８）は前記エンコーダ
（２６）から得られる下位２ビツトのデジタル信号を格
納する第２レジスタ、及び（２９）は前記第１及び第２
レジスタ（２７）及び（２８）から発生する制御信号に
応じて、第１乃至第６スイッチ（１６）乃至（２２ａ）
を選択駆動する選択回路である。

第１図は、アナログ入力信号を上位下位等しく２ビツト
づつの合計４ビツトのデジタル信号に変換する場合であ
る。この場合、第１基準電源（１４）の第１基準電圧を
Ｖｒｅｆとすると、第２基準電源（１５）の第２基準電
圧はＶｒｅｆ／Ｎ（ただし、Ｎ−２゜ｎは上位ビットの
ビット数）にする必要がある。

そこで、第１図においてはＮ−４に設定している。エン
コーダ（２６）は、比較回路群（２４）の３ビツトの出
力信号を２ビツトのデジタル信号に変換するもので、例
えば４図の如き変換を行なう、又、選択回路（２９）は
第１及び第２レジスタ（２７）及び（２８）からの２ビ
ツトの制御信号を４ビツトのデジタル信号（Ａ乃至Ｆ）
に変換するもので例えば第５図の如き変換を行なう。

次にＡ／Ｄ変換動作について説明する。初期動作におい
て、第１及び第２レジスタ（２７）及び（２８）がクリ
アされ、選択回路〈２９）から第１及び第２スイッチ（
１６）及び（２３）を接点ａ側に切換える為の制御信号
Ｅ及びＦが発生する。

その為、電源端子（１８）には第１基準ｔｍ（ｔ４）か
らの第１基準電圧（Ｖｒｅｆ）が加わり、抵抗（１７ａ
）乃至（１７ｄ）に依り分圧される。すると、前記抵抗
（１７ａ）乃至（１７ｄ）の各接続点には第を基準電圧
（■１゜Ｖ、　、　Ｖ、　）が発生し、第１乃至第３比
較回路（２５ａ）乃至（２５ｃ）に印加され、アナログ
入力信号Ｖ１ｍと比較される。その際、前記アナログ入
力信号Ｖ、。のレベルに応じて第１乃至第３比較回路（
２５ａ）乃至（２５Ｃ）の出力端にｒ　Ｈ、又は「Ｌヨ
の出力信号が発生し、エンコーダ（２６）でエンコード
される為、前記エンコーダ（２６）の出力端に第４図に
示す如き２ビツトのデジタル信号が発生する。前記エン
コーダ（２６）の出力デジタル信号は、第１レジスタ（
２７）に格納され、第１及び第２出力端子（３０）及び
（３１）に上位２ビツトのデジタル信号が発生するとと
もに、選択回路（２９）に第５図に示す如き２ビツトの
制御信号が印加される。前記制御信号に応じて選択回路
（２９）は、第３乃至第６スイッチ（２２ａ）乃至（２
２ｄ）の一つを選択する信号（Ａ、Ｂ、Ｃ，Ｄ）を発生
するとともに、第１及び第２スイッチ（１６）及び（２
３）の接点をｂ側に切換える信号（Ｅ、Ｆ）を発生する
。その為、電源端子（１８）には第２基準電源（１５）
からの第２基準電圧（Ｖｒｅｆ／４）が加わり、抵抗（
１７ａ）乃至（１７ｄ）の各接続点には第２基準電圧（
Ｖ４．　Ｖ＋＋　、　Ｖｓ）が発生する。

又、前記選択回路（２９）からの信号に応じてスイッチ
群（２１）の内、選択されたスイッチが閉成するので、
対応する第２基準電圧が減算回路（１９）に印加され、
アナログ入力信号と減算される。減算回路（１９）の出
力重圧ΔＶは、第２スイッチ（２３）を介して第１乃至
第３比較回路（２５ａ）乃至（２５ｃ）に印加され、前
述の三つの第２基準電圧（Ｖａ　、　Ｖｉ　、　Ｖｓ）
と比較きれる。この場合にも、前記出力電圧ΔＶのレベ
ルに応じて第１乃至第３比較回路（２５ａ）乃至（２５
ｃ）の出力端にｒ　Ｈ、又はｒＬ、の出力信号が発生し
、エンコーダ（２６）でエンフードされる為、２ビツト
のデジタル信号が発生し、第２レジスタ（２８）に格納
され、第３及び第４出力端子（３２）及び（３３）に下
位２ビツトのデジタル信号が発生する。

いま、入力信号Ｖ１ｍとシテ、Ｖ　ｔ　＜　Ｖ　ｌ−＜
　Ｖ　＊　（７）　レベルを有するアナログ入力信号が
印加されたとすれば、上位２ビツトの変換動作により、
まず第１レジスタ（２７）に（０，１）のデジタル信号
が格納される。そして、第１レジスタ（１７〉から選択
回路（２９）に制御信号が印加きれ、前記選択回路（２
９）から第４スイッチ（２２ｂ）をオンさせる為の信号
Ｂが発生する。第４スイッチ（２２ｂ）がオンすると、
前記入力信号Ｖｉｍと第１基準電圧Ｖ、との減算が行な
われ、その減算出力ΔＶ（＝Ｖ、、−Ｖ、　）に応じて
下位２ビツトの変換動作が行なわれる。前記減算出力Δ
■がＶ、＜ΔＶ＜　Ｖ、のレベルを有するとすると、第
２レジスタ（２８）に（１，０）のデジタル信号が格納
きれる。従って、第１乃至第４出力端子（３０）乃至（
３３）にはアナログ入力信号レベルに応じた４ビツトの
デジタル信号（０，１，１，０）が発生する。

第１図から明らかな如く、本発明に依れば上位ビットを
決定してからその結果に基づき下位ビットを決定してい
るので、上位ビットと下位ビットとが等しい場合、上位
・下位ビットをそれぞれ決定するＡ／Ｄ変換回路のビッ
ト数をににすることが出来る。又、本発明に依れば、上
位・下位ビットを得るの際して、抵抗、比較回路、エン
コーダを共用しているので、上位・下位に分けて変換し
ても素子数の増加を招かない、その為、ＮビットのＡ／
Ｄ変換回路を第１図の如く構成すれば、抵抗数は２Ｎ″
個、比較回路はｚＮ／２　１個となり、従来のそれに比
べ大幅に少なくすることが出来る、これは、高次ビット
のデジタル信号を得る場合はど、その効果が大となり、
例えば１６ビツトの場合は 第１図　第２図　第３図 抵抗の数　　　　２５６　　６５．５３６　　６５．５
３６比較回路の数　　２５５　　６５．５３５　　　５
１０となる。

尚、第１図の実施例においては、上位ビットと下位ビッ
トのビット数が等しい場合について説明したが、これは
必らずしも等しくする必要は無い。又、実施例において
は、電源端子（１８）に加える基準電圧を正極性とした
為、減算回路（１９）を用いたが、前記基準電圧の極性
によっては減算回路（１９）は加算回路として動作する
場合がある。しかしながら、これは実質的に減算動作で
ある。

（ト）発明の効果 以上述べた如く、本発明に依れば高速用のＡ／Ｄ変換回
路を簡単な構成で提供出来る。特に本発明においては、
上位ビットを決定してから下位ビットを決定するのに際
し、基準電圧を切換えるようにしているので、同一の回
路を用いて変換することが出来、抵抗及び比較回路の数
を大幅に削減することが出来る。

【図面の簡単な説明】

第１図は、本発明の一実施例を示す回路図、第２図及び
第３図は、従来のＡ／Ｄ変換回路を示す回路図、第４図
及び第５図は、第１図のＡ／Ｄ変換回路から得られる出
力デジタル信号を示す図である。 （１４）・・・第１基準電源、　（１５）・・・第２基
準寛源、（１６）・・・第１スイッチ、　（１７ａ）乃
至（１７ｄ）・・・抵抗、（１９）・・・減算回路、　
（２１）・・・スイッチ群、　（２３）・・・第２スイ
ッチ、　（２４）・・・比較回路群、　（２６）・・・
エンコーダ、（２７）・・・第１レジスタ、（２８）・
・・第２レジスタ、　（２９）・・・選択回路。

Claims (3)

【特許請求の範囲】
1. （１）第１基準電源と、第２基準電源と、該第１及び第
   ２基準電源を選択する第１スイッチと、該第１スイッチ
   とアースとの間に直列接続された複数の抵抗と、前記複
   数の抵抗の接続点に得られる基準電圧とアナログ入力信
   号との減算を行なう減算回路と、前記複数の抵抗の接続
   点に得られる基準電圧をそれぞれ前記減算回路に印加す
   るスイッチ群と、前記アナログ入力信号と前記減算回路
   の出力信号とを選択出力する第２スイッチと、該第２ス
   イッチからの信号と前記複数の抵抗の接続点に得られる
   基準電圧とを比較する複数の比較回路から成る比較回路
   群と、該比較回路群の出力信号をエンコードするエンコ
   ーダと、該エンコーダの出力信号を格納する第１及び第
   ２レジスタと、該第１及び第２レジスタの出力信号に応
   じて前記第１スイッチ、前記第２スイッチ及び、前記ス
   イッチ群の一つのスイッチを選択駆動する選択回路とか
   ら成り、前記第１レジスタの出力端に上位ビットのデジ
   タル信号を、前記第２レジスタの出力端に下位ビットの
   デジタル信号を発生する様にしたことを特徴とするＡ／
   Ｄ変換回路。
2. （２）前記第１基準電源の第１基準電圧をＶｒｅｆとし
   、前記第２基準電源の第２基準電圧をＶｒｅｆ／Ｎ（Ｎ
   ＝２＾ｎ、ｎは上位ビットのビット数）としたことを特
   徴とする請求項第１項記載のＡ／Ｄ変換回路。
3. （３）前記第１レジスタの出力端に発生する上位ビット
   のデジタル信号のビット数と、前記第２レジスタの出力
   端に発生する下位ビットのデジタル信号のビット数とを
   等しくしたことを特徴とする請求項第１項記載のＡ／Ｄ
   変換回路。